JP2002064137A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 166
- 239000011229 interlayer Substances 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 17
- 230000002209 hydrophobic effect Effects 0.000 claims description 13
- 230000005764 inhibitory process Effects 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 6
- 239000011295 pitch Substances 0.000 abstract description 37
- 239000010408 film Substances 0.000 description 19
- 230000002401 inhibitory effect Effects 0.000 description 15
- 239000010409 thin film Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 4
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000003112 inhibitor Substances 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 1
- 101100333170 Oryza sativa subsp. japonica EHD1 gene Proteins 0.000 description 1
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 1
- 101150048609 RR21 gene Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Abstract
(57)【要約】
【課題】 配線遅延が軽減されるとともに配線の信頼性
が高い半導体装置およびその製造方法を提供する。 【解決手段】 下地絶縁層１０上に、配線間のピッチＰ
１〜Ｐ３が異なる複数の配線１２ａ〜１２ｆを形成す
る。ついで、配線設計上配線遅延が所定値を超えると予
測される、配線間のピッチの小さい隣り合う配線間に、
この配線上に形成される層間絶縁層１６との密着を阻害
する密着阻害層を形成する。形成される半導体装置１８
は、配線ピッチが小さい配線間に誘電率の小さい空隙部
が形成されるとともに（Ｃ部）、配線ピッチが大きい配
線間に絶縁膜が選択的に埋め込まれる（Ａ部、Ｂ部）。
が高い半導体装置およびその製造方法を提供する。 【解決手段】 下地絶縁層１０上に、配線間のピッチＰ
１〜Ｐ３が異なる複数の配線１２ａ〜１２ｆを形成す
る。ついで、配線設計上配線遅延が所定値を超えると予
測される、配線間のピッチの小さい隣り合う配線間に、
この配線上に形成される層間絶縁層１６との密着を阻害
する密着阻害層を形成する。形成される半導体装置１８
は、配線ピッチが小さい配線間に誘電率の小さい空隙部
が形成されるとともに（Ｃ部）、配線ピッチが大きい配
線間に絶縁膜が選択的に埋め込まれる（Ａ部、Ｂ部）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】半導体装置は、通常、ウェハ等を用いた
基板上に複数本の配線と複数個の電子部品を配設するこ
とによって形成される。
基板上に複数本の配線と複数個の電子部品を配設するこ
とによって形成される。
【０００３】この場合、例えば、ドライエッチング等に
よって配線を基板上に突設して形成するときは、配線の
形成されていない基板表面をさらに層間絶縁層によって
覆うとともに配線間を埋め込むことが行われ、また、こ
の場合、層間絶縁層を多層に形成するときは、これら配
線を形成する工程と、層間絶縁層を形成する工程が所望
の回数繰り返される。なお、これに対して、ダマシン法
等によって配線を基板に埋め込み形成することも行われ
ている。
よって配線を基板上に突設して形成するときは、配線の
形成されていない基板表面をさらに層間絶縁層によって
覆うとともに配線間を埋め込むことが行われ、また、こ
の場合、層間絶縁層を多層に形成するときは、これら配
線を形成する工程と、層間絶縁層を形成する工程が所望
の回数繰り返される。なお、これに対して、ダマシン法
等によって配線を基板に埋め込み形成することも行われ
ている。
【０００４】上記の半導体装置においては、配線遅延が
問題となる。この配線遅延は、配線に用いられる金属の
電気抵抗と、基板または他の配線との間の寄生容量に比
例する。近年、微細化の進展に伴い、配線幅の減少によ
る電気抵抗の増加と配線ピッチの減少による上記容量の
増加が顕著となり、配線遅延の増大をもたらしている。
問題となる。この配線遅延は、配線に用いられる金属の
電気抵抗と、基板または他の配線との間の寄生容量に比
例する。近年、微細化の進展に伴い、配線幅の減少によ
る電気抵抗の増加と配線ピッチの減少による上記容量の
増加が顕著となり、配線遅延の増大をもたらしている。
【０００５】この配線遅延を軽減するために、例えば、
層間絶縁層として誘電率の小さい材料を選択することが
行われ、あるいは、配線遅延が問題となる箇所について
回路設計段階で配線ピッチを大きくすること等が考慮さ
れている。
層間絶縁層として誘電率の小さい材料を選択することが
行われ、あるいは、配線遅延が問題となる箇所について
回路設計段階で配線ピッチを大きくすること等が考慮さ
れている。
【０００６】一方、これに対して、配線間に層間絶縁層
を設けないこと、すなわち、配線間に空隙部を形成する
ことによって、配線間の誘電率を空気並に低減する、い
わゆるエアアイソレーション法が提案されている。
を設けないこと、すなわち、配線間に空隙部を形成する
ことによって、配線間の誘電率を空気並に低減する、い
わゆるエアアイソレーション法が提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来の技術のうち、前者の場合、層間絶縁層として誘
電率の小さい材料を選択する方法については、誘電率を
せいぜい２程度に下げることができるに止まり、配線遅
延を軽減する効果は必ずしも十分ではなく、また、配線
ピッチを大きくする方法については、細密化が進展する
なかでその対応がとれる余地はわずかであり、また、特
に、電子部品の配置等のレイアウト上の制約から配線ピ
ッチの変更が不可能な場合もあり、この方法において
も、配線遅延を軽減する効果は必ずしも十分ではない。
た従来の技術のうち、前者の場合、層間絶縁層として誘
電率の小さい材料を選択する方法については、誘電率を
せいぜい２程度に下げることができるに止まり、配線遅
延を軽減する効果は必ずしも十分ではなく、また、配線
ピッチを大きくする方法については、細密化が進展する
なかでその対応がとれる余地はわずかであり、また、特
に、電子部品の配置等のレイアウト上の制約から配線ピ
ッチの変更が不可能な場合もあり、この方法において
も、配線遅延を軽減する効果は必ずしも十分ではない。
【０００８】また、後者のエアアイソレーション法につ
いては、配線の信頼性の確保、言いかえれば、形成した
配線の変形あるいは断線の防止を始めとする多くの課題
が残されており、実用化には至っていない。
いては、配線の信頼性の確保、言いかえれば、形成した
配線の変形あるいは断線の防止を始めとする多くの課題
が残されており、実用化には至っていない。
【０００９】本発明は、上記の問題に鑑みてなされたも
のであり、配線遅延が軽減されるとともに配線の信頼性
が高い半導体装置およびその製造方法を提供することを
目的とする。
のであり、配線遅延が軽減されるとともに配線の信頼性
が高い半導体装置およびその製造方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、少なくとも２本以上の配線が突設された基板上に絶
縁層が形成されてなる半導体装置において、配線設計上
配線遅延が所定値を下回ると予測される、隣り合う配線
間に選択的に絶縁膜が埋め込まれてなることを特徴とす
る。
は、少なくとも２本以上の配線が突設された基板上に絶
縁層が形成されてなる半導体装置において、配線設計上
配線遅延が所定値を下回ると予測される、隣り合う配線
間に選択的に絶縁膜が埋め込まれてなることを特徴とす
る。
【００１１】ここで、配線遅延は、配線の電気抵抗およ
び配線間寄生容量のそれぞれに比例し、前者の電気抵抗
は配線幅に、また後者の容量は配線間のピッチにそれぞ
れ反比例するため、配線毎の配線遅延の大小を予測する
ことができる。したがって、配線設計上、配線遅延が所
定値を超える配線間と所定値を超えない配線間とを特定
することができる。
び配線間寄生容量のそれぞれに比例し、前者の電気抵抗
は配線幅に、また後者の容量は配線間のピッチにそれぞ
れ反比例するため、配線毎の配線遅延の大小を予測する
ことができる。したがって、配線設計上、配線遅延が所
定値を超える配線間と所定値を超えない配線間とを特定
することができる。
【００１２】前記したように、エアアイソレーション法
は、配線間に空隙部を形成するため、配線遅延を軽減す
ることができるものの、その反面、配線間に絶縁膜が埋
め込まれていないために、形成した配線の変形あるいは
断線を生じるおそれがある。これに対して、本発明によ
れば、配線設計上配線遅延が所定値を下回ると予測され
る、隣り合う配線間に選択的に絶縁膜が埋め込まれてな
るため、配線遅延が軽減されるとともに配線の信頼性が
高い半導体装置を得ることができる。
は、配線間に空隙部を形成するため、配線遅延を軽減す
ることができるものの、その反面、配線間に絶縁膜が埋
め込まれていないために、形成した配線の変形あるいは
断線を生じるおそれがある。これに対して、本発明によ
れば、配線設計上配線遅延が所定値を下回ると予測され
る、隣り合う配線間に選択的に絶縁膜が埋め込まれてな
るため、配線遅延が軽減されるとともに配線の信頼性が
高い半導体装置を得ることができる。
【００１３】この場合、半導体装置は、前記隣り合う配
線間の上下に設けられた絶縁層は、一方が親水性材料に
よって形成され、他方が疎水性材料によって形成されて
なると、空隙部が好適に形成された半導体装置を得るこ
とができる。このとき、例えば、上下の絶縁層（層間絶
縁層）がいずれも親水性材料によって形成されるととも
に、上下の層間絶縁層の間に疎水性材料によって形成さ
れた格別の層を設ける構成としてもよい。
線間の上下に設けられた絶縁層は、一方が親水性材料に
よって形成され、他方が疎水性材料によって形成されて
なると、空隙部が好適に形成された半導体装置を得るこ
とができる。このとき、例えば、上下の絶縁層（層間絶
縁層）がいずれも親水性材料によって形成されるととも
に、上下の層間絶縁層の間に疎水性材料によって形成さ
れた格別の層を設ける構成としてもよい。
【００１４】また、この場合、半導体装置は、前記配線
と前記絶縁層とが交互にそれぞれ２層以上形成されてな
ると好適である。２層目の配線は、第１層目の絶縁層
（層間絶縁層）上に突設され、２層目の絶縁層（層間絶
縁層）は、第１層目の絶縁層上および２層目の配線上に
形成される。
と前記絶縁層とが交互にそれぞれ２層以上形成されてな
ると好適である。２層目の配線は、第１層目の絶縁層
（層間絶縁層）上に突設され、２層目の絶縁層（層間絶
縁層）は、第１層目の絶縁層上および２層目の配線上に
形成される。
【００１５】また、本発明に係る半導体装置の製造方法
は、基板上に少なくとも２本以上の配線を突設する配線
形成工程と、層間絶縁層を形成する層間絶縁層形成工程
とを含む半導体装置の製造方法において、該配線形成工
程と該層間絶縁層形成工程との間に、該層間絶縁層との
密着を阻害する密着阻害層を形成する密着阻害層形成工
程を有することを特徴とする。
は、基板上に少なくとも２本以上の配線を突設する配線
形成工程と、層間絶縁層を形成する層間絶縁層形成工程
とを含む半導体装置の製造方法において、該配線形成工
程と該層間絶縁層形成工程との間に、該層間絶縁層との
密着を阻害する密着阻害層を形成する密着阻害層形成工
程を有することを特徴とする。
【００１６】ここで、配線形成工程において、基板上に
少なくとも２本以上の配線を突設する方法は、例えば、
配線層を形成し、その後に所定のマスクを用いてドライ
エッチングする方法が好適であるが、この方法に限定す
るものではない。
少なくとも２本以上の配線を突設する方法は、例えば、
配線層を形成し、その後に所定のマスクを用いてドライ
エッチングする方法が好適であるが、この方法に限定す
るものではない。
【００１７】また、層間絶縁層形成工程において、層間
絶縁層を形成する方法は、無機、有機の絶縁材料ペース
トを塗布等する方法が好適であるが、この方法に限定す
るものではない。
絶縁層を形成する方法は、無機、有機の絶縁材料ペース
トを塗布等する方法が好適であるが、この方法に限定す
るものではない。
【００１８】また、密着阻害層形成工程において、密着
を阻害する密着阻害層を形成する方法としては、濡れ性
を低下させる観点から、前記層間絶縁層および前記密着
阻害層はいずれか一方を親水性材料により形成し、他方
を疎水性材料により形成すると好適である。そして、例
えば、印刷法等によって配線設計上配線遅延が所定値を
超えると予測される、隣り合う配線間の領域のみに密着
阻害材料を塗布し、あるいは表面処理によって付着させ
る等の方法を用いることができるが、これらの方法に限
定するものではない。
を阻害する密着阻害層を形成する方法としては、濡れ性
を低下させる観点から、前記層間絶縁層および前記密着
阻害層はいずれか一方を親水性材料により形成し、他方
を疎水性材料により形成すると好適である。そして、例
えば、印刷法等によって配線設計上配線遅延が所定値を
超えると予測される、隣り合う配線間の領域のみに密着
阻害材料を塗布し、あるいは表面処理によって付着させ
る等の方法を用いることができるが、これらの方法に限
定するものではない。
【００１９】上記の発明の構成より、表面の密着性、絶
縁ペーストの表面張力、粘性および自重の兼ね合いで、
配線ピッチが小さい部分の配線間に絶縁膜が埋め込まれ
ることがない一方で配線ピッチが大きい部分の配線間に
絶縁膜が埋め込まれるため、少ない工程数で好適に密着
阻害層を形成することができ、配線遅延の小さい半導体
装置を得ることができる。
縁ペーストの表面張力、粘性および自重の兼ね合いで、
配線ピッチが小さい部分の配線間に絶縁膜が埋め込まれ
ることがない一方で配線ピッチが大きい部分の配線間に
絶縁膜が埋め込まれるため、少ない工程数で好適に密着
阻害層を形成することができ、配線遅延の小さい半導体
装置を得ることができる。
【００２０】また、この場合、より好ましくは、密着阻
害層は、配線設計上配線遅延が所定値を超えると予測さ
れる、隣り合う配線間のみに形成すると、配線ピッチが
大きい部分の配線間に絶縁膜が確実に埋め込まれるた
め、配線の変形や断線のより少ない半導体装置を得るこ
とができる。
害層は、配線設計上配線遅延が所定値を超えると予測さ
れる、隣り合う配線間のみに形成すると、配線ピッチが
大きい部分の配線間に絶縁膜が確実に埋め込まれるた
め、配線の変形や断線のより少ない半導体装置を得るこ
とができる。
【００２１】また、この場合、前記配線形成工程および
前記層間絶縁層形成工程を２回以上繰り返すとともに、
前記配線間のみに該層間絶縁層を形成する材料である絶
縁性ペーストが進入しないように該絶縁性ペーストの粘
度を調整する絶縁性ペースト粘度調整工程を、前記密着
阻害層形成工程の代わりに、少なくとも１回入れ替えて
行うことができる。
前記層間絶縁層形成工程を２回以上繰り返すとともに、
前記配線間のみに該層間絶縁層を形成する材料である絶
縁性ペーストが進入しないように該絶縁性ペーストの粘
度を調整する絶縁性ペースト粘度調整工程を、前記密着
阻害層形成工程の代わりに、少なくとも１回入れ替えて
行うことができる。
【００２２】また、密着阻害層形成工程を設けることな
く、層間絶縁層形成工程において、配線設計上配線遅延
が所定値を超えると予測される、隣り合う配線間のみ
に、該層間絶縁層を形成する材料である絶縁性ペースト
が進入しないように、該絶縁性ペーストの粘度を調整す
る絶縁性ペースト粘度調整工程を有することによって
も、本発明の効果を得ることができる。
く、層間絶縁層形成工程において、配線設計上配線遅延
が所定値を超えると予測される、隣り合う配線間のみ
に、該層間絶縁層を形成する材料である絶縁性ペースト
が進入しないように、該絶縁性ペーストの粘度を調整す
る絶縁性ペースト粘度調整工程を有することによって
も、本発明の効果を得ることができる。
【００２３】この場合、配線設計上配線遅延が所定値を
超えると予測される、隣り合う配線は、通常、配線幅が
均一に形成されるときに、配線ピッチが小さい。したが
って、このピッチの小さい配線間に絶縁性ペーストが進
入して配線間を充填することのない程度に絶縁性ペース
トの粘度を所定の大きな値に調整することにより配線間
に空隙部を残すことができる。このような絶縁性ペース
トの所定の粘度は、配線ピッチが種々異なる基板に粘度
が種々異なる絶縁性ペーストを塗布形成する試験を繰り
返してデータを採取することにより、適宜設定すること
ができる。
超えると予測される、隣り合う配線は、通常、配線幅が
均一に形成されるときに、配線ピッチが小さい。したが
って、このピッチの小さい配線間に絶縁性ペーストが進
入して配線間を充填することのない程度に絶縁性ペース
トの粘度を所定の大きな値に調整することにより配線間
に空隙部を残すことができる。このような絶縁性ペース
トの所定の粘度は、配線ピッチが種々異なる基板に粘度
が種々異なる絶縁性ペーストを塗布形成する試験を繰り
返してデータを採取することにより、適宜設定すること
ができる。
【００２４】
【発明の実施の形態】本発明に係る半導体装置およびそ
の製造方法の好適な実施の形態について、図を参照し
て、以下に説明する。 [実施の形態１]実施の形態１に係る半導体装置およびそ
の製造方法について、図１の工程図および図２〜図８の
半導体装置の部分断面図を参照して説明する。
の製造方法の好適な実施の形態について、図を参照し
て、以下に説明する。 [実施の形態１]実施の形態１に係る半導体装置およびそ
の製造方法について、図１の工程図および図２〜図８の
半導体装置の部分断面図を参照して説明する。
【００２５】まず、例えば、ウェハからなる基板にトラ
ンジスタ（半導体素子）を形成する（トランジスタ形成
工程 Ｓ１：基板およびトランジスタは図示せず。）。
ついで、その上に、例えば、ＳｉＯ２系のＴＥＯＳ(テ
トラエチルオルソシリケート)等からなる下地絶縁層１
０を形成する（下地絶縁層形成工程 Ｓ２、図２）。
ンジスタ（半導体素子）を形成する（トランジスタ形成
工程 Ｓ１：基板およびトランジスタは図示せず。）。
ついで、その上に、例えば、ＳｉＯ２系のＴＥＯＳ(テ
トラエチルオルソシリケート)等からなる下地絶縁層１
０を形成する（下地絶縁層形成工程 Ｓ２、図２）。
【００２６】ついで、下地絶縁層１０上に配線層を形成
する。そして、配線間のピッチＰ１〜Ｐ３が異なる複数
の配線（配線パターン）１２ａ〜１２ｆをドライエッチ
ング法により形成する（配線形成工程 Ｓ３、図３）。
配線材料として、この場合、Ａｌを用いる。この際、配
線形成と併せて、必要なコンタクトホール等を下地絶縁
層１０に形成し、さらにコンタクト等を形成する（図示
せず。）。
する。そして、配線間のピッチＰ１〜Ｐ３が異なる複数
の配線（配線パターン）１２ａ〜１２ｆをドライエッチ
ング法により形成する（配線形成工程 Ｓ３、図３）。
配線材料として、この場合、Ａｌを用いる。この際、配
線形成と併せて、必要なコンタクトホール等を下地絶縁
層１０に形成し、さらにコンタクト等を形成する（図示
せず。）。
【００２７】ついで、配線設計上配線遅延が所定値を超
えると予測される、隣り合う配線間のみに、後述する層
間絶縁層との密着を阻害するための密着阻害層を形成す
る（密着阻害層形成工程 Ｓ４、図４）。
えると予測される、隣り合う配線間のみに、後述する層
間絶縁層との密着を阻害するための密着阻害層を形成す
る（密着阻害層形成工程 Ｓ４、図４）。
【００２８】具体的には、この場合、配線ピッチの小さ
い（図３中、Ｐ１）配線１２ａ、１２ｂ間、配線１２
ｂ、１２ｃ間、配線１２ｃ、１２ｄ間および配線１２
ｅ、１２ｆ間の配線遅延が所定値を超えると予測され、
一方、配線ピッチの大きい（図３中、Ｐ２、Ｐ３）配線
１２ｄ、１２ｅ間、配線１２ａとその配線１２ａと隣り
合う図示しない配線との間および配線１２ｆとその配線
１２ｆ隣り合う図示しない配線との間の配線遅延が所定
値を下回ると予測される。したがって、配線ピッチの大
きい配線１２ｄ、１２ｅ間、配線１２ａと配線１２ａが
隣り合う図示しない配線との間および配線１２ｆとその
配線１２ｆが隣り合う図示しない配線との間に、例え
ば、図示しないマスクを施す等した上で、配線ピッチの
小さい配線１２ａ、１２ｂ間、配線１２ｂ、１２ｃ間、
配線１２ｃ、１２ｄ間および配線１２ｅ、１２ｆ間の箇
所に、密着阻害剤をコーティングして、密着阻害層１４
を形成する。この場合、密着阻害剤をコーティングする
方法に代えて、チャンバ内に、密着阻害剤として、例え
ば、ＨＭＤＳ（ヘキサメチルジシラザン）蒸気を流通し
て表面処理してもよい。
い（図３中、Ｐ１）配線１２ａ、１２ｂ間、配線１２
ｂ、１２ｃ間、配線１２ｃ、１２ｄ間および配線１２
ｅ、１２ｆ間の配線遅延が所定値を超えると予測され、
一方、配線ピッチの大きい（図３中、Ｐ２、Ｐ３）配線
１２ｄ、１２ｅ間、配線１２ａとその配線１２ａと隣り
合う図示しない配線との間および配線１２ｆとその配線
１２ｆ隣り合う図示しない配線との間の配線遅延が所定
値を下回ると予測される。したがって、配線ピッチの大
きい配線１２ｄ、１２ｅ間、配線１２ａと配線１２ａが
隣り合う図示しない配線との間および配線１２ｆとその
配線１２ｆが隣り合う図示しない配線との間に、例え
ば、図示しないマスクを施す等した上で、配線ピッチの
小さい配線１２ａ、１２ｂ間、配線１２ｂ、１２ｃ間、
配線１２ｃ、１２ｄ間および配線１２ｅ、１２ｆ間の箇
所に、密着阻害剤をコーティングして、密着阻害層１４
を形成する。この場合、密着阻害剤をコーティングする
方法に代えて、チャンバ内に、密着阻害剤として、例え
ば、ＨＭＤＳ（ヘキサメチルジシラザン）蒸気を流通し
て表面処理してもよい。
【００２９】ついで、親水性の、例えば、無機材料であ
るＭＳＱ（メチルシルセシロキサン）を塗布して、層間
絶縁層１６を形成する（層間絶縁層形成工程 Ｓ５、図
５）。このとき、層間絶縁層１６は密着阻害層１４が設
けられていない下地絶縁層１０の部分と密着して隣り合
う配線間に絶縁膜が埋め込まれるが（図５中、Ａ部、Ｂ
部）、密着阻害層１４が設けられた下地絶縁層１０の部
分とは密着せず隣り合う配線間に空隙部が形成されるこ
とになる（図５中、Ｃ部）。なお、図５は、説明の便宜
上、絵画的に（模式的に）表示している。
るＭＳＱ（メチルシルセシロキサン）を塗布して、層間
絶縁層１６を形成する（層間絶縁層形成工程 Ｓ５、図
５）。このとき、層間絶縁層１６は密着阻害層１４が設
けられていない下地絶縁層１０の部分と密着して隣り合
う配線間に絶縁膜が埋め込まれるが（図５中、Ａ部、Ｂ
部）、密着阻害層１４が設けられた下地絶縁層１０の部
分とは密着せず隣り合う配線間に空隙部が形成されるこ
とになる（図５中、Ｃ部）。なお、図５は、説明の便宜
上、絵画的に（模式的に）表示している。
【００３０】上記した層間絶縁層形成工程（Ｓ５）終了
後、さらに、ベーク、キュアの処理を行う（図示せ
ず。）。これにより、配線が突設された基板上に層間絶
縁層が形成された、すなわち、配線層と層間絶縁層がそ
れぞれ１層形成された半導体装置１８が完成する（Ｓ
６、図５）。
後、さらに、ベーク、キュアの処理を行う（図示せ
ず。）。これにより、配線が突設された基板上に層間絶
縁層が形成された、すなわち、配線層と層間絶縁層がそ
れぞれ１層形成された半導体装置１８が完成する（Ｓ
６、図５）。
【００３１】この場合、必要に応じて、引き続き、上
記、配線形成工程、密着阻害層形成工程および層間絶縁
層形成工程をさらに１回または複数回繰り返し、配線層
および層間絶縁層が多層に形成された半導体装置を形成
する。
記、配線形成工程、密着阻害層形成工程および層間絶縁
層形成工程をさらに１回または複数回繰り返し、配線層
および層間絶縁層が多層に形成された半導体装置を形成
する。
【００３２】すなわち、ステップ６（Ｓ６）に引き続
き、ステップ３（Ｓ３）からステップ５（Ｓ５）までの
工程である、配線形成工程（図６）、密着阻害層形成工
程（図７）および層間絶縁層形成工程（図８）並びにベ
ーク処理等の工程を繰り返す（多層化工程 Ｓ７、図６
〜図８）。これにより、配線層および層間絶縁層が多層
に形成された半導体装置２０が完成する（ステップ８、
図８）。
き、ステップ３（Ｓ３）からステップ５（Ｓ５）までの
工程である、配線形成工程（図６）、密着阻害層形成工
程（図７）および層間絶縁層形成工程（図８）並びにベ
ーク処理等の工程を繰り返す（多層化工程 Ｓ７、図６
〜図８）。これにより、配線層および層間絶縁層が多層
に形成された半導体装置２０が完成する（ステップ８、
図８）。
【００３３】上記のように構成される実施の形態１に係
る半導体装置１８、２０は、配線ピッチが小さい隣り合
う配線間に空隙部が形成されるため、配線間の誘電率が
低下し、配線遅延が小さくなるとともに、配線ピッチの
大きい隣り合う配線間に選択的に絶縁膜が埋め込まれる
ため、配線の信頼性を確保することができる。
る半導体装置１８、２０は、配線ピッチが小さい隣り合
う配線間に空隙部が形成されるため、配線間の誘電率が
低下し、配線遅延が小さくなるとともに、配線ピッチの
大きい隣り合う配線間に選択的に絶縁膜が埋め込まれる
ため、配線の信頼性を確保することができる。
【００３４】なお、上記半導体装置２０の複数の層間絶
縁層を形成する際、密着を阻害するために、いずれの層
間絶縁層にも密着阻害層を介在させる構成としている
が、これに代えて、いずれか１層の層間絶縁層の密着を
阻害する方法として、後述するように層間絶縁層を形成
する際に絶縁性ペーストの粘度を調整する方法を用いて
もよい。 [実施の形態２]つぎに、実施の形態２に係る半導体装置
およびその製造方法について、図９を参照して説明す
る。なお、実施の形態２および以下の実施の形態におい
て半導体装置の製造方法は基本的には同様であるため、
実施の形態１と同じ構成要素については実施の形態１と
同じ参照符号を付すとともに各製造工程の図示を省く。
また、層間絶縁層等の第２層以降の製造工程については
説明を省略する。
縁層を形成する際、密着を阻害するために、いずれの層
間絶縁層にも密着阻害層を介在させる構成としている
が、これに代えて、いずれか１層の層間絶縁層の密着を
阻害する方法として、後述するように層間絶縁層を形成
する際に絶縁性ペーストの粘度を調整する方法を用いて
もよい。 [実施の形態２]つぎに、実施の形態２に係る半導体装置
およびその製造方法について、図９を参照して説明す
る。なお、実施の形態２および以下の実施の形態におい
て半導体装置の製造方法は基本的には同様であるため、
実施の形態１と同じ構成要素については実施の形態１と
同じ参照符号を付すとともに各製造工程の図示を省く。
また、層間絶縁層等の第２層以降の製造工程については
説明を省略する。
【００３５】まず、基板にトランジスタを形成した後
（トランジスタ形成工程）、その上に、ＴＥＯＳ等から
なる下地絶縁層１０を形成する（下地絶縁層形成工
程）。さらに、下地絶縁層１０上に、配線間のピッチＰ
１〜Ｐ３が異なる（図３参照）複数の配線１２ａ〜１２
ｆをドライエッチング法によりＡｌ材料を用いて形成す
るとともに（配線形成工程）、コンタクト等を形成す
る。
（トランジスタ形成工程）、その上に、ＴＥＯＳ等から
なる下地絶縁層１０を形成する（下地絶縁層形成工
程）。さらに、下地絶縁層１０上に、配線間のピッチＰ
１〜Ｐ３が異なる（図３参照）複数の配線１２ａ〜１２
ｆをドライエッチング法によりＡｌ材料を用いて形成す
るとともに（配線形成工程）、コンタクト等を形成す
る。
【００３６】ついで、絶縁性ペーストとして、疎水性
の、例えば、有機材料であるＳｉＬＫ（ダウ ケミカル
社の登録商標）を塗布して、層間絶縁層１６を形成する
（層間絶縁層形成工程）。このとき、配線設計上配線遅
延が所定値を超えると予測される、配線ピッチの小さい
（Ｐ１）、隣り合う配線１２ａ、１２ｂ間、配線１２
ｂ、１２ｃ間、配線１２ｃ、１２ｄ間および配線１２
ｅ、１２ｆ間に、ＳｉＬＫが進入しないように、ＳｉＬ
Ｋの粘度を所定値に調整した後（絶縁性ペースト粘度調
整工程）、下地絶縁層１０に塗布する。粘度調整は、Ｓ
ｉＬＫの溶媒の比率を変化させることによって行う。
の、例えば、有機材料であるＳｉＬＫ（ダウ ケミカル
社の登録商標）を塗布して、層間絶縁層１６を形成する
（層間絶縁層形成工程）。このとき、配線設計上配線遅
延が所定値を超えると予測される、配線ピッチの小さい
（Ｐ１）、隣り合う配線１２ａ、１２ｂ間、配線１２
ｂ、１２ｃ間、配線１２ｃ、１２ｄ間および配線１２
ｅ、１２ｆ間に、ＳｉＬＫが進入しないように、ＳｉＬ
Ｋの粘度を所定値に調整した後（絶縁性ペースト粘度調
整工程）、下地絶縁層１０に塗布する。粘度調整は、Ｓ
ｉＬＫの溶媒の比率を変化させることによって行う。
【００３７】これにより、層間絶縁層１６は、配線が形
成されておらずかつ配線ピッチの大きい（Ｐ２、Ｐ３）
配線１２ｄ、１２ｅ間、配線１２ａとその配線１２ａが
隣り合う図示しない配線との間および配線１２ｆとその
配線１２ｆが隣り合う図示しない配線との間の下地絶縁
層１０の部分とは密着するが（図９中、Ａ部、Ｂ部）、
粘度の高いＳｉＬＫが進入しにくい配線１２ａ、１２ｂ
間、配線１２ｂ、１２ｃ間、配線１２ｃ、１２ｄ間およ
び配線１２ｅ、１２ｆ間の下地絶縁層１０の部分とは密
着せず（図９中、Ｃ部）、したがって、このＣ部には空
隙部が形成されることになる。
成されておらずかつ配線ピッチの大きい（Ｐ２、Ｐ３）
配線１２ｄ、１２ｅ間、配線１２ａとその配線１２ａが
隣り合う図示しない配線との間および配線１２ｆとその
配線１２ｆが隣り合う図示しない配線との間の下地絶縁
層１０の部分とは密着するが（図９中、Ａ部、Ｂ部）、
粘度の高いＳｉＬＫが進入しにくい配線１２ａ、１２ｂ
間、配線１２ｂ、１２ｃ間、配線１２ｃ、１２ｄ間およ
び配線１２ｅ、１２ｆ間の下地絶縁層１０の部分とは密
着せず（図９中、Ｃ部）、したがって、このＣ部には空
隙部が形成されることになる。
【００３８】上記により、配線層と層間絶縁層がそれぞ
れ１層形成された半導体装置２２が完成する（図９）。
れ１層形成された半導体装置２２が完成する（図９）。
【００３９】上記実施の形態２に係る半導体装置２２
は、配線ピッチが小さい配線間に空隙部が形成されるた
め、配線間の誘電率が低下し、配線遅延が小さくなると
ともに、配線ピッチの大きい隣り合う配線間に選択的に
絶縁膜が埋め込まれるため、配線の信頼性を確保するこ
とができる。 [実施の形態３]つぎに、実施の形態３に係る半導体装置
およびその製造方法について、図１０を参照して説明す
る。
は、配線ピッチが小さい配線間に空隙部が形成されるた
め、配線間の誘電率が低下し、配線遅延が小さくなると
ともに、配線ピッチの大きい隣り合う配線間に選択的に
絶縁膜が埋め込まれるため、配線の信頼性を確保するこ
とができる。 [実施の形態３]つぎに、実施の形態３に係る半導体装置
およびその製造方法について、図１０を参照して説明す
る。
【００４０】まず、上記した実施の形態２の半導体装置
２２と同様に各層を形成する。すなわち、下地絶縁層１
０にＡｌを用いて配線１２ａ〜１２ｆを形成した後（配
線形成工程）、粘度を所定値に調整したＳｉＬＫを塗布
して、層間絶縁層１６を形成する（層間絶縁層形成工
程）。そして、キュア処理等の層間絶縁層１６の安定化
処理を行う。
２２と同様に各層を形成する。すなわち、下地絶縁層１
０にＡｌを用いて配線１２ａ〜１２ｆを形成した後（配
線形成工程）、粘度を所定値に調整したＳｉＬＫを塗布
して、層間絶縁層１６を形成する（層間絶縁層形成工
程）。そして、キュア処理等の層間絶縁層１６の安定化
処理を行う。
【００４１】ついで、第２層目の配線層および層間絶縁
層を形成するが、その方法は、第１層目の場合とはやや
異なる。
層を形成するが、その方法は、第１層目の場合とはやや
異なる。
【００４２】すなわち、第２層目の配線３０ａ〜３０ｆ
を第１層目の層間絶縁層１６に突設した後、第２の層間
絶縁層を形成する前に、配線ピッチの小さい（Ｐ１）配
線３０ａ、３０ｂ間、配線３０ｂ、３０ｃ間、配線３０
ｃ、３０ｄ間および配線３０ｅ、３０ｆ間に、選択的
に、例えば、ＣＶＤ法により、親水性のＳｉ０２からな
る酸化膜３２を形成する。
を第１層目の層間絶縁層１６に突設した後、第２の層間
絶縁層を形成する前に、配線ピッチの小さい（Ｐ１）配
線３０ａ、３０ｂ間、配線３０ｂ、３０ｃ間、配線３０
ｃ、３０ｄ間および配線３０ｅ、３０ｆ間に、選択的
に、例えば、ＣＶＤ法により、親水性のＳｉ０２からな
る酸化膜３２を形成する。
【００４３】ついで、第１層目の場合と同様に、粘度を
所定値に調整したＳｉＬＫを塗布して、第２の層間絶縁
層３４を形成する（層間絶縁層形成工程）。このとき、
配線ピッチの小さい（Ｐ１）配線３０ａ、３０ｂ間、配
線３０ｂ、３０ｃ間、配線３０ｃ、３０ｄ間および配線
３０ｅ、３０ｆ間は、親水性の酸化膜３２が形成されて
いるため、疎水性の層間絶縁層３４は疎水性の層間絶縁
層１６と密着せず（図１０中、Ｃ部）、このＣ部には空
隙部が形成される。一方、配線ピッチの大きい（Ｐ２、
Ｐ３）配線３０ｄ、３０ｅ間、配線３０ａとその配線３
０ａが隣り合う図示しない配線との間および配線３０ｆ
とその配線３０ｆが隣り合う図示しない配線との間は、
露出した疎水性の層間絶縁層１６に疎水性の層間絶縁層
３４が良好に密着する（図１０中、Ａ部、Ｂ部）。
所定値に調整したＳｉＬＫを塗布して、第２の層間絶縁
層３４を形成する（層間絶縁層形成工程）。このとき、
配線ピッチの小さい（Ｐ１）配線３０ａ、３０ｂ間、配
線３０ｂ、３０ｃ間、配線３０ｃ、３０ｄ間および配線
３０ｅ、３０ｆ間は、親水性の酸化膜３２が形成されて
いるため、疎水性の層間絶縁層３４は疎水性の層間絶縁
層１６と密着せず（図１０中、Ｃ部）、このＣ部には空
隙部が形成される。一方、配線ピッチの大きい（Ｐ２、
Ｐ３）配線３０ｄ、３０ｅ間、配線３０ａとその配線３
０ａが隣り合う図示しない配線との間および配線３０ｆ
とその配線３０ｆが隣り合う図示しない配線との間は、
露出した疎水性の層間絶縁層１６に疎水性の層間絶縁層
３４が良好に密着する（図１０中、Ａ部、Ｂ部）。
【００４４】上記により、配線層と層間絶縁層が複数層
形成された半導体装置３６が完成する（図１０）。
形成された半導体装置３６が完成する（図１０）。
【００４５】上記実施の形態３に係る半導体装置３６
は、配線ピッチが小さい配線間に空隙部が形成され、誘
電率が低下しているため配線遅延が小さくなるととも
に、配線ピッチの大きい隣り合う配線間に選択的に絶縁
膜が埋め込まれるため、配線の信頼性を確保することが
できる。 [実施の形態４]つぎに、本実施の形態４に係る半導体装
置およびその製造方法について、図１１を参照して説明
する。
は、配線ピッチが小さい配線間に空隙部が形成され、誘
電率が低下しているため配線遅延が小さくなるととも
に、配線ピッチの大きい隣り合う配線間に選択的に絶縁
膜が埋め込まれるため、配線の信頼性を確保することが
できる。 [実施の形態４]つぎに、本実施の形態４に係る半導体装
置およびその製造方法について、図１１を参照して説明
する。
【００４６】まず、前記した実施の形態２の半導体装置
２２と同様に各層を形成する。すなわち、下地絶縁層１
０にＡｌを用いて配線１２ａ〜１２ｆを形成した後（配
線形成工程）、粘度を所定値に調整したＳｉＬＫを塗布
して、層間絶縁層１６を形成する（層間絶縁層形成工
程）。そして、キュア処理等の層間絶縁層１６の安定化
処理を行う。
２２と同様に各層を形成する。すなわち、下地絶縁層１
０にＡｌを用いて配線１２ａ〜１２ｆを形成した後（配
線形成工程）、粘度を所定値に調整したＳｉＬＫを塗布
して、層間絶縁層１６を形成する（層間絶縁層形成工
程）。そして、キュア処理等の層間絶縁層１６の安定化
処理を行う。
【００４７】ついで、第２層目の配線層および層間絶縁
層を形成するが、その方法は、第１層目の場合とは異な
る。
層を形成するが、その方法は、第１層目の場合とは異な
る。
【００４８】すなわち、第２層目の配線４０ａ〜４０ｆ
を第１層目の層間絶縁層１６に突設した後、第２の層間
絶縁層を形成する前に、配線ピッチの小さい（Ｐ１ 図
３参照）配線４０ａ、４０ｂ間、配線４０ｂ、４０ｃ
間、配線４０ｃ、４０ｄ間および配線４０ｅ、４０ｆ間
ならびに配線４０ａ〜４０ｆに、選択的に、例えば、Ｃ
ＶＤ法により、ポリマー材料からなる有機薄膜４２を形
成する。第１層目の層間絶縁層１６は疎水性であるが、
この有機薄膜４２を層間絶縁層１６上に形成することに
よりさらに疎水性化の度合いを強化することができる。
この有機薄膜４２は、以下の説明で明らかなように、密
着を阻害する層となる（密着阻害層形成工程）。
を第１層目の層間絶縁層１６に突設した後、第２の層間
絶縁層を形成する前に、配線ピッチの小さい（Ｐ１ 図
３参照）配線４０ａ、４０ｂ間、配線４０ｂ、４０ｃ
間、配線４０ｃ、４０ｄ間および配線４０ｅ、４０ｆ間
ならびに配線４０ａ〜４０ｆに、選択的に、例えば、Ｃ
ＶＤ法により、ポリマー材料からなる有機薄膜４２を形
成する。第１層目の層間絶縁層１６は疎水性であるが、
この有機薄膜４２を層間絶縁層１６上に形成することに
よりさらに疎水性化の度合いを強化することができる。
この有機薄膜４２は、以下の説明で明らかなように、密
着を阻害する層となる（密着阻害層形成工程）。
【００４９】ついで、上記実施の形態１の場合と同様
に、無機材料であるＭＳＱを塗布して、第２の層間絶縁
層４４を形成する（層間絶縁層形成工程）。
に、無機材料であるＭＳＱを塗布して、第２の層間絶縁
層４４を形成する（層間絶縁層形成工程）。
【００５０】このとき、配線４０ｄ、４０ｅ間、配線４
０ａとその配線４０ａが隣り合う図示しない配線との間
および配線４０ｆとその配線４０ｆが隣り合う図示しな
い配線との間に比べて、有機薄膜４２が形成された配線
４０ａ、４０ｂ間、配線４０ｂ、４０ｃ間、配線４０
ｃ、４０ｄ間および配線４０ｅ、４０ｆ間は一層疎水性
化されているため、前者においては層間絶縁層４４は層
間絶縁層１６に密着し（図１１中、Ａ部、Ｂ部）、一
方、後者においては、層間絶縁層４４が層間絶縁層１６
（有機薄膜４２）と密着せず（図９中、Ｃ部）、このＣ
部には空隙部が形成されることになる。この場合、ＭＳ
Ｑの粘度を所定値に調整しておくと、粘度調整効果と有
機薄膜４２の効果とが相俟って発揮されて、好適であ
る。
０ａとその配線４０ａが隣り合う図示しない配線との間
および配線４０ｆとその配線４０ｆが隣り合う図示しな
い配線との間に比べて、有機薄膜４２が形成された配線
４０ａ、４０ｂ間、配線４０ｂ、４０ｃ間、配線４０
ｃ、４０ｄ間および配線４０ｅ、４０ｆ間は一層疎水性
化されているため、前者においては層間絶縁層４４は層
間絶縁層１６に密着し（図１１中、Ａ部、Ｂ部）、一
方、後者においては、層間絶縁層４４が層間絶縁層１６
（有機薄膜４２）と密着せず（図９中、Ｃ部）、このＣ
部には空隙部が形成されることになる。この場合、ＭＳ
Ｑの粘度を所定値に調整しておくと、粘度調整効果と有
機薄膜４２の効果とが相俟って発揮されて、好適であ
る。
【００５１】上記により、配線層と層間絶縁層が複数層
形成された半導体装置４６が完成する（図１１）。この
半導体装置４６は、疎水性の層間絶縁膜１６と親水性の
層間絶縁膜４４とが交互に積層された形態となってい
る。
形成された半導体装置４６が完成する（図１１）。この
半導体装置４６は、疎水性の層間絶縁膜１６と親水性の
層間絶縁膜４４とが交互に積層された形態となってい
る。
【００５２】上記実施の形態４に係る半導体装置４６
は、配線ピッチが小さい配線間に空隙部が形成され、誘
電率が低下しているため配線遅延が小さくなるととも
に、配線ピッチの大きい隣り合う配線間に選択的に絶縁
膜が埋め込まれるため、配線の信頼性を確保することが
できる。
は、配線ピッチが小さい配線間に空隙部が形成され、誘
電率が低下しているため配線遅延が小さくなるととも
に、配線ピッチの大きい隣り合う配線間に選択的に絶縁
膜が埋め込まれるため、配線の信頼性を確保することが
できる。
【００５３】以上説明した実施の形態１〜４に関わら
ず、本発明の半導体装置の製造方法は、密着阻害層形成
工程において、基板全面に密着阻害層を形成してもよ
い。
ず、本発明の半導体装置の製造方法は、密着阻害層形成
工程において、基板全面に密着阻害層を形成してもよ
い。
【００５４】これにより、表面の密着性、絶縁ペースト
の表面張力、粘性および自重の兼ね合いで、配線ピッチ
が小さい部分の配線間に絶縁膜が埋め込まれることがな
い一方で配線ピッチが大きい部分の配線間に絶縁膜が埋
め込まれて、より少ない工程数で本発明の効果を奏する
ことができる。
の表面張力、粘性および自重の兼ね合いで、配線ピッチ
が小さい部分の配線間に絶縁膜が埋め込まれることがな
い一方で配線ピッチが大きい部分の配線間に絶縁膜が埋
め込まれて、より少ない工程数で本発明の効果を奏する
ことができる。
【００５５】
【発明の効果】本発明に係る半導体装置によれば、配線
設計上配線遅延が所定値を下回ると予測される、隣り合
う配線間に選択的に絶縁膜が埋め込まれてなるため、配
線遅延が小さく、配線の信頼性も高い半導体装置を得る
ことができる。
設計上配線遅延が所定値を下回ると予測される、隣り合
う配線間に選択的に絶縁膜が埋め込まれてなるため、配
線遅延が小さく、配線の信頼性も高い半導体装置を得る
ことができる。
【００５６】また、本発明に係る半導体装置の製造方法
によれば、配線形成工程と該層間絶縁層形成工程との間
に、該層間絶縁層との密着を阻害する密着阻害層を形成
する密着阻害層形成工程を有し、あるいは、絶縁性ペー
ストの粘度を調整する絶縁性ペースト粘度調整工程を有
することにより、誘電率を低下させ、配線遅延の小さい
半導体装置を得ることができる。
によれば、配線形成工程と該層間絶縁層形成工程との間
に、該層間絶縁層との密着を阻害する密着阻害層を形成
する密着阻害層形成工程を有し、あるいは、絶縁性ペー
ストの粘度を調整する絶縁性ペースト粘度調整工程を有
することにより、誘電率を低下させ、配線遅延の小さい
半導体装置を得ることができる。
【図１】実施の形態１に係る半導体装置の製造方法を説
明するための、製造工程のブロック図である。
明するための、製造工程のブロック図である。
【図２】実施の形態１に係る半導体装置の製造方法を説
明するための半導体装置の部分断面図であり、下地絶縁
層を形成する工程を示す。
明するための半導体装置の部分断面図であり、下地絶縁
層を形成する工程を示す。
【図３】実施の形態１に係る半導体装置の製造方法を説
明するための半導体装置の部分断面図であり、配線を形
成する工程を示す。
明するための半導体装置の部分断面図であり、配線を形
成する工程を示す。
【図４】実施の形態１の例に係る半導体装置の製造方法
を説明するための半導体装置の部分断面図であり、密着
阻害層を形成する工程を示す。
を説明するための半導体装置の部分断面図であり、密着
阻害層を形成する工程を示す。
【図５】実施の形態１に係る半導体装置の製造方法を説
明するための半導体装置の部分断面図であり、層間絶縁
層を形成する工程を示す。
明するための半導体装置の部分断面図であり、層間絶縁
層を形成する工程を示す。
【図６】実施の形態１に係る半導体装置の製造方法を説
明するための半導体装置の部分断面図であり、配線をさ
らに形成する工程を示す。
明するための半導体装置の部分断面図であり、配線をさ
らに形成する工程を示す。
【図７】実施の形態１に係る半導体装置の製造方法を説
明するための半導体装置の部分断面図であり、密着阻害
層をさらに形成する工程を示す。
明するための半導体装置の部分断面図であり、密着阻害
層をさらに形成する工程を示す。
【図８】実施の形態１に係る半導体装置の製造方法を説
明するための半導体装置の部分断面図であり、層間絶縁
層をさらに形成する工程を示す。
明するための半導体装置の部分断面図であり、層間絶縁
層をさらに形成する工程を示す。
【図９】実施の形態２に係る半導体装置の部分断面図で
ある。
ある。
【図１０】実施の形態３に係る半導体装置の部分断面図
である。
である。
【図１１】実施の形態４の例に係る半導体装置の部分断
面図である。
面図である。
１０ 下地絶縁層 １２ａ〜１２ｆ、３０ａ〜３０ｆ、４０ａ〜４０ｆ 配
線 １４ 密着阻害層 １６、３４、４４ 層間絶縁層 １８、２０、２２、３６、４６ 半導体装置 ３２ 酸化膜 ４２ 有機薄膜
線 １４ 密着阻害層 １６、３４、４４ 層間絶縁層 １８、２０、２２、３６、４６ 半導体装置 ３２ 酸化膜 ４２ 有機薄膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 JJ01 JJ08 KK01 QQ00 QQ08 QQ11 QQ37 RR01 RR04 RR21 RR30 SS04 SS11 SS21 SS22 XX00 XX25 XX27 XX33
Claims (9)
- 【請求項１】 少なくとも２本以上の配線が突設された
基板上に絶縁層が形成されてなる半導体装置において、 配線設計上配線遅延が所定値を下回ると予測される、隣
り合う配線間に選択的に絶縁膜が埋め込まれてなること
を特徴とする半導体装置。 - 【請求項２】 前記隣り合う配線間の上下に設けられた
絶縁層は、一方が親水性材料によって形成され、他方が
疎水性材料によって形成されてなることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 前記配線と前記絶縁層とが交互にそれぞ
れ２層以上形成されてなることを特徴とする請求項１ま
たは２に記載の半導体装置。 - 【請求項４】 基板上に少なくとも２本以上の配線を突
設する配線形成工程と、層間絶縁層を形成する層間絶縁
層形成工程とを含む半導体装置の製造方法において、 該配線形成工程と該層間絶縁層形成工程との間に、該層
間絶縁層との密着を阻害する密着阻害層を形成する密着
阻害層形成工程を有することを特徴とする半導体装置の
製造方法。 - 【請求項５】 前記密着阻害層は、配線設計上配線遅延
が所定値を超えると予測される、隣り合う配線間のみに
形成することを特徴とする請求項４記載の半導体装置の
製造方法。 - 【請求項６】 前記層間絶縁層および前記密着阻害層は
いずれか一方を親水性材料により形成し、他方を疎水性
材料により形成することを特徴とする請求項４に記載の
半導体装置の製造方法。 - 【請求項７】 前記配線形成工程および前記層間絶縁層
形成工程を２回以上繰り返すとともに、前記配線間のみ
に該層間絶縁層を形成する材料である絶縁性ペーストが
進入しないように該絶縁性ペーストの粘度を調整する絶
縁性ペースト粘度調整工程を、少なくとも１回入れ替え
て行うことを特徴とする請求項４または５に記載の半導
体装置の製造方法。 - 【請求項８】 基板上に少なくとも２本以上の配線を突
設する配線形成工程と、層間絶縁層を形成する層間絶縁
層形成工程とを含む半導体装置の製造方法において、 該層間絶縁層形成工程は、配線設計上配線遅延が所定値
を超えると予測される、隣り合う配線間のみに、該層間
絶縁層を形成する材料である絶縁性ペーストが進入しな
いように、該絶縁性ペーストの粘度を調整する絶縁性ペ
ースト粘度調整工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項９】 前記配線形成工程および前記層間絶縁層
形成工程を２回以上繰り返すことを特徴とする請求項
４、５または８のいずれかに記載の半導体装置の製造方
法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000246494A JP2002064137A (ja) | 2000-08-15 | 2000-08-15 | 半導体装置およびその製造方法 |
| EP01956884A EP1316995B1 (en) | 2000-08-15 | 2001-08-14 | Semiconductor device and method for manufacturing the same |
| KR1020027009550A KR20030020260A (ko) | 2000-08-15 | 2001-08-14 | 반도체 장치 및 그 제조 방법 |
| DE60137057T DE60137057D1 (de) | 2000-08-15 | 2001-08-14 | Halbleiterbauelement und verfahren zu seiner herstellung |
| PCT/JP2001/007017 WO2002015263A1 (en) | 2000-08-15 | 2001-08-14 | Semiconductor device and method for manufacturing the same |
| US10/344,748 US20030170970A1 (en) | 2000-08-15 | 2001-08-14 | Semiconductor device and method of manufacturing the same |
| AT01956884T ATE418159T1 (de) | 2000-08-15 | 2001-08-14 | Halbleiterbauelement und verfahren zu seiner herstellung |
| TW090120003A TWI293792B (ja) | 2000-08-15 | 2001-08-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000246494A JP2002064137A (ja) | 2000-08-15 | 2000-08-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064137A true JP2002064137A (ja) | 2002-02-28 |
Family
ID=18736793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000246494A Pending JP2002064137A (ja) | 2000-08-15 | 2000-08-15 | 半導体装置およびその製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US20030170970A1 (ja) |
| EP (1) | EP1316995B1 (ja) |
| JP (1) | JP2002064137A (ja) |
| KR (1) | KR20030020260A (ja) |
| AT (1) | ATE418159T1 (ja) |
| DE (1) | DE60137057D1 (ja) |
| TW (1) | TWI293792B (ja) |
| WO (1) | WO2002015263A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8188602B2 (en) | 2002-06-10 | 2012-05-29 | Fujitsu Semiconductor Limited | Semiconductor device having multilevel copper wiring layers and its manufacture method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015176869A (ja) | 2014-03-12 | 2015-10-05 | 株式会社東芝 | 半導体装置の製造方法 |
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| KR19980064176A (ko) * | 1996-12-17 | 1998-10-07 | 윌리엄비.켐플러 | 집적 회로 유전체 |
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| JP2001044191A (ja) * | 1999-07-27 | 2001-02-16 | Sony Corp | 積層絶縁膜とその製造方法および半導体装置とその製造方法 |
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-
2000
- 2000-08-15 JP JP2000246494A patent/JP2002064137A/ja active Pending
-
2001
- 2001-08-14 KR KR1020027009550A patent/KR20030020260A/ko not_active Application Discontinuation
- 2001-08-14 US US10/344,748 patent/US20030170970A1/en not_active Abandoned
- 2001-08-14 WO PCT/JP2001/007017 patent/WO2002015263A1/ja active Application Filing
- 2001-08-14 AT AT01956884T patent/ATE418159T1/de active
- 2001-08-14 EP EP01956884A patent/EP1316995B1/en not_active Expired - Lifetime
- 2001-08-14 DE DE60137057T patent/DE60137057D1/de not_active Expired - Lifetime
- 2001-08-15 TW TW090120003A patent/TWI293792B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1316995A1 (en) | 2003-06-04 |
| KR20030020260A (ko) | 2003-03-08 |
| ATE418159T1 (de) | 2009-01-15 |
| TWI293792B (ja) | 2008-02-21 |
| EP1316995A4 (en) | 2005-05-11 |
| DE60137057D1 (de) | 2009-01-29 |
| EP1316995B1 (en) | 2008-12-17 |
| WO2002015263A1 (en) | 2002-02-21 |
| US20030170970A1 (en) | 2003-09-11 |
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