JPH0832244A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPH0832244A JPH0832244A JP16018194A JP16018194A JPH0832244A JP H0832244 A JPH0832244 A JP H0832244A JP 16018194 A JP16018194 A JP 16018194A JP 16018194 A JP16018194 A JP 16018194A JP H0832244 A JPH0832244 A JP H0832244A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- conductor
- film thickness
- layer
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Abstract
(57)【要約】
【目的】 本発明は、マルチチップ用の多層配線基板に
おいて、高密度化に伴う配線のアスペクト比の増大によ
って生ずる絶縁層形成プロセス上の困難を低減すること
によって、高密度なマルチチップ用多層配線基板を実現
する。 【構成】 ベース基板１０上に導体配線（１２、１４）
層と絶縁層（１６）とを交互に積層した多層配線基板に
おいて、同一配線層内に配線幅が略同一で厚さが異なる
２種類以上の導体配線（１２、１４）有することを特徴
とする。
おいて、高密度化に伴う配線のアスペクト比の増大によ
って生ずる絶縁層形成プロセス上の困難を低減すること
によって、高密度なマルチチップ用多層配線基板を実現
する。 【構成】 ベース基板１０上に導体配線（１２、１４）
層と絶縁層（１６）とを交互に積層した多層配線基板に
おいて、同一配線層内に配線幅が略同一で厚さが異なる
２種類以上の導体配線（１２、１４）有することを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線基板に関し、
特に配線密度を向上させた多層配線基板に関する。
特に配線密度を向上させた多層配線基板に関する。
【０００２】
【従来の技術】近年ＬＳＩ技術の進展に伴い電子装置の
高速度化、高実装密度化の進展が著しく、これに対応し
た実装技術の開発が盛んに行われている。ＬＳＩの高速
化が進展するとＬＳＩのパッケージを含めた配線基板で
の実装遅延が無視できなくなり、ＬＳＩをベアチップで
多層配線基板に直接搭載するマルチチップモジュールの
開発も盛んに行われている。このマルチチップモジュー
ル用の配線基板は、半導体配線技術と同レベルの配線密
度が可能な薄膜多層配線基板が使用されるのが一般的で
ある。
高速度化、高実装密度化の進展が著しく、これに対応し
た実装技術の開発が盛んに行われている。ＬＳＩの高速
化が進展するとＬＳＩのパッケージを含めた配線基板で
の実装遅延が無視できなくなり、ＬＳＩをベアチップで
多層配線基板に直接搭載するマルチチップモジュールの
開発も盛んに行われている。このマルチチップモジュー
ル用の配線基板は、半導体配線技術と同レベルの配線密
度が可能な薄膜多層配線基板が使用されるのが一般的で
ある。
【０００３】図４はこのようなマルチチップモジュール
の概略構成を断面的に示したものである。図においてセ
ラミック等のベース基板３０の上に蒸着やスパッタで形
成されたＣｕ等の配線層３１〜３４とポリイミド等の絶
縁層３５を交互に積層し、ヴィアホール３６で配線層間
を接続した薄膜多層配線部３７（この例では４層）が形
成されている。薄膜多層配線部３７の最上層の配線層３
４には半導体チップ３８が搭載されボンディングワイヤ
３９で配線層３４に接続されている。半導体チップ３８
の配線層３４への接続法は、この他にフリップチップ法
やＴＡＢ（TapeAutomated Bonding）が使用される場合
もある。
の概略構成を断面的に示したものである。図においてセ
ラミック等のベース基板３０の上に蒸着やスパッタで形
成されたＣｕ等の配線層３１〜３４とポリイミド等の絶
縁層３５を交互に積層し、ヴィアホール３６で配線層間
を接続した薄膜多層配線部３７（この例では４層）が形
成されている。薄膜多層配線部３７の最上層の配線層３
４には半導体チップ３８が搭載されボンディングワイヤ
３９で配線層３４に接続されている。半導体チップ３８
の配線層３４への接続法は、この他にフリップチップ法
やＴＡＢ（TapeAutomated Bonding）が使用される場合
もある。
【０００４】図５はこのような薄膜多層配線部３７の第
１層を形成した状態を示す。この図では導体配線は幅方
向の断面図を示しており、幅狭の導体配線３１ａと幅広
の導体配線３１ｂとが示されている。さらにこの導体配
線（３１ａ、３１ｂ）は、配線層間の絶縁や配線間の絶
縁のために、スピンコート法等により塗布されたポリイ
ミド絶縁層３５で覆われている。
１層を形成した状態を示す。この図では導体配線は幅方
向の断面図を示しており、幅狭の導体配線３１ａと幅広
の導体配線３１ｂとが示されている。さらにこの導体配
線（３１ａ、３１ｂ）は、配線層間の絶縁や配線間の絶
縁のために、スピンコート法等により塗布されたポリイ
ミド絶縁層３５で覆われている。
【０００５】このような配線基板をさらに高密度化する
為には、配線幅を減少させる必要があるが、このことは
一方では配線抵抗の増大を引き起こし、結果的にマルチ
チップモジュール全体の性能を劣化させる恐れがある。
そこでこの問題を回避するために、一般的には配線幅を
減少した分だけ導体膜厚を厚くして配線抵抗の増大を抑
える等の対策がとられる。
為には、配線幅を減少させる必要があるが、このことは
一方では配線抵抗の増大を引き起こし、結果的にマルチ
チップモジュール全体の性能を劣化させる恐れがある。
そこでこの問題を回避するために、一般的には配線幅を
減少した分だけ導体膜厚を厚くして配線抵抗の増大を抑
える等の対策がとられる。
【０００６】図５において導体配線３１ｂは幅広にして
導体配線３１ａよりも低抵抗にしている。この導体配線
の膜厚を大きくすることによって配線密度を上げたもの
を図６に示す。図６の導体配線（３１ｃ，３１ｄ）の配
線幅は図５の導体配線（３１ａ、３１ｂ）の幅のそれぞ
れ約２分の１となっており、膜厚は図５の導体配線のそ
れぞれ約２倍になっている。このように図６の構成を採
ることにより全体的には高密度化が達成されるが、導体
配線３１ｄの部分は導体配線３１ｃの部分よりも低抵抗
にするために、幅広にしただけ相対的に低密度配線領域
になってしまう。この低密度配線の部分を低抵抗のまま
高密度化を図るものとして、図７に示すように全体的に
導体膜厚をさらに厚くして、配線幅が３１ｃ（図６）と
同一で導体膜厚が約２倍の導体配線３１ｅを形成する構
成が考えられる。しかし図７のように配線のアスペクト
比（膜厚／線幅の比）が大きくなってくると、スピンコ
ート法で絶縁層３５を均一かつ平坦に形成することが著
しく困難になる。その結果導体配線３１ｅ間にボイド４
０が発生し、絶縁層３５の硬化の際これが膨張して絶縁
層３５に穴を発生させたりして、信頼性の高い高密度多
層配線基板を実現できないという問題があった。
導体配線３１ａよりも低抵抗にしている。この導体配線
の膜厚を大きくすることによって配線密度を上げたもの
を図６に示す。図６の導体配線（３１ｃ，３１ｄ）の配
線幅は図５の導体配線（３１ａ、３１ｂ）の幅のそれぞ
れ約２分の１となっており、膜厚は図５の導体配線のそ
れぞれ約２倍になっている。このように図６の構成を採
ることにより全体的には高密度化が達成されるが、導体
配線３１ｄの部分は導体配線３１ｃの部分よりも低抵抗
にするために、幅広にしただけ相対的に低密度配線領域
になってしまう。この低密度配線の部分を低抵抗のまま
高密度化を図るものとして、図７に示すように全体的に
導体膜厚をさらに厚くして、配線幅が３１ｃ（図６）と
同一で導体膜厚が約２倍の導体配線３１ｅを形成する構
成が考えられる。しかし図７のように配線のアスペクト
比（膜厚／線幅の比）が大きくなってくると、スピンコ
ート法で絶縁層３５を均一かつ平坦に形成することが著
しく困難になる。その結果導体配線３１ｅ間にボイド４
０が発生し、絶縁層３５の硬化の際これが膨張して絶縁
層３５に穴を発生させたりして、信頼性の高い高密度多
層配線基板を実現できないという問題があった。
【０００７】
【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであり、マルチチップ用の
多層配線基板において、高密度化に伴う配線のアスペク
ト比の増大によって生ずる絶縁層形成プロセス上の困難
を低減することによって、高密度なマルチチップ用多層
配線基板を実現するものである。
解決するためになされたものであり、マルチチップ用の
多層配線基板において、高密度化に伴う配線のアスペク
ト比の増大によって生ずる絶縁層形成プロセス上の困難
を低減することによって、高密度なマルチチップ用多層
配線基板を実現するものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の多層配線基板では、基板上に導体配線層と絶
縁層とを交互に積層した多層配線基板において、同一配
線層内に配線幅が略同一で厚さが異なる２種類以上の導
体配線を有することを特徴としている。
に本発明の多層配線基板では、基板上に導体配線層と絶
縁層とを交互に積層した多層配線基板において、同一配
線層内に配線幅が略同一で厚さが異なる２種類以上の導
体配線を有することを特徴としている。
【０００９】さらに具体的には、基板と、この基板の１
主面上に形成され、銅を主体とした導体配線層とポリイ
ミドの絶縁層を交互に積層した多層配線部とを有する多
層配線基板であって、前記導体配線層の少なくとも１層
の同一層に形成された第１の膜厚を有する第１導体配線
と、この第１導体配線と配線幅が略同一で第１の膜厚よ
り膜厚の大きい第２の膜厚を有する第２導体配線とを有
することを特徴としている。
主面上に形成され、銅を主体とした導体配線層とポリイ
ミドの絶縁層を交互に積層した多層配線部とを有する多
層配線基板であって、前記導体配線層の少なくとも１層
の同一層に形成された第１の膜厚を有する第１導体配線
と、この第１導体配線と配線幅が略同一で第１の膜厚よ
り膜厚の大きい第２の膜厚を有する第２導体配線とを有
することを特徴としている。
【００１０】前記第２の膜厚の前記第１の膜厚に対する
比は、１．５〜２．５にすることが望ましい。また本発
明の多層配線基板の望ましい製造方法は、基板表面にめ
っき用電極層を形成する工程と、前記めっき用電極層上
に配線形成用の開口部を設けためっきレジストを形成す
る工程と、前記開口部に銅めっきを行い第１の導体配線
を形成する工程と、前記第１の導体配線のうち所定の配
線を露出する開口部を有するめっきレシストを形成する
工程と、前記所定の配線に銅めっきを行い、前記第１の
導体配線よりも膜厚が大なる第２の導体配線を形成する
工程と、前記めっきレジストを除去する工程と、前記め
っき用電極の露出部分を除去する工程と、前記第１の導
体配線および前記第２の導体配線を被覆する絶縁層を形
成する工程とを備えることである。
比は、１．５〜２．５にすることが望ましい。また本発
明の多層配線基板の望ましい製造方法は、基板表面にめ
っき用電極層を形成する工程と、前記めっき用電極層上
に配線形成用の開口部を設けためっきレジストを形成す
る工程と、前記開口部に銅めっきを行い第１の導体配線
を形成する工程と、前記第１の導体配線のうち所定の配
線を露出する開口部を有するめっきレシストを形成する
工程と、前記所定の配線に銅めっきを行い、前記第１の
導体配線よりも膜厚が大なる第２の導体配線を形成する
工程と、前記めっきレジストを除去する工程と、前記め
っき用電極の露出部分を除去する工程と、前記第１の導
体配線および前記第２の導体配線を被覆する絶縁層を形
成する工程とを備えることである。
【００１１】
【作用】上記のように本発明の多層配線基板では、同一
配線層内に配線幅が略同一で厚さの異なる導体配線を設
けるようにしている。これによって配線密度の高密度化
を達成しつつ、配線抵抗が問題になる導体配線のみを膜
厚を大きくして配線抵抗を低下させることが可能にな
る。
配線層内に配線幅が略同一で厚さの異なる導体配線を設
けるようにしている。これによって配線密度の高密度化
を達成しつつ、配線抵抗が問題になる導体配線のみを膜
厚を大きくして配線抵抗を低下させることが可能にな
る。
【００１２】またアスペクト比の大きい（膜厚の大き
い）配線を、設計段階で基板上に散在させることによ
り、アスペクト比の大きい配線が集中する場所に発生し
がちなポリイミド等の絶縁層のボイドの発生を防止でき
る。これにより配線基板の信頼性を向上させることがで
きる。
い）配線を、設計段階で基板上に散在させることによ
り、アスペクト比の大きい配線が集中する場所に発生し
がちなポリイミド等の絶縁層のボイドの発生を防止でき
る。これにより配線基板の信頼性を向上させることがで
きる。
【００１３】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１には本発明の一実施例に係る薄膜多層配線基板
の第１層を示す。セラミック（たとえばＡｌＮ、Ａｌ2
Ｏ3 ）製の基板１０上に配線幅が同一で膜厚の異なる２
種のＣｕを主体とした導体配線１２、１４を形成してお
り、かつ膜厚が大きい導体配線１４が隣あわないように
している。この場合第１の導体配線１２は配線幅１０μ
ｍ，膜厚１０μｍであり、第２の導体配線１４は配線幅
１０μｍ，膜厚２０μｍである。このような構成にする
ことにより、配線抵抗を導体配線１２ではおよそ1.8 Ω
／ｃｍ，導体配線１４においては0.9 Ω／ｃｍを実現す
ることができた。このような導体配線上にポリイミドの
絶縁層１６を形成すると、絶縁層１６は導体配線１２、
１４の間を充分に充填し、ボイド等の発生はなかった。
る。図１には本発明の一実施例に係る薄膜多層配線基板
の第１層を示す。セラミック（たとえばＡｌＮ、Ａｌ2
Ｏ3 ）製の基板１０上に配線幅が同一で膜厚の異なる２
種のＣｕを主体とした導体配線１２、１４を形成してお
り、かつ膜厚が大きい導体配線１４が隣あわないように
している。この場合第１の導体配線１２は配線幅１０μ
ｍ，膜厚１０μｍであり、第２の導体配線１４は配線幅
１０μｍ，膜厚２０μｍである。このような構成にする
ことにより、配線抵抗を導体配線１２ではおよそ1.8 Ω
／ｃｍ，導体配線１４においては0.9 Ω／ｃｍを実現す
ることができた。このような導体配線上にポリイミドの
絶縁層１６を形成すると、絶縁層１６は導体配線１２、
１４の間を充分に充填し、ボイド等の発生はなかった。
【００１４】次に図２を参照して本実施例の製造方法を
説明する。なお図１と同一部分には同一符号を付し重複
する説明を省略する。先ず図２（ａ）に示すようにセラ
ミック基板１０上にめっき電極１１として、Ｔｉを膜厚
３０ｎｍ、その上にＣｕを膜厚２μｍ、真空蒸着法によ
って形成した。次に図２（ｂ）に示すように、めっきレ
ジスト１３として例えばＡＺ４９０３（ヘキスト社製）
を膜厚１０μｍでめっき電極１１上に形成し、よく知ら
れたフォトリソグラフィ技術で幅１０μｍの配線パター
ン用の開口部１５を形成した。
説明する。なお図１と同一部分には同一符号を付し重複
する説明を省略する。先ず図２（ａ）に示すようにセラ
ミック基板１０上にめっき電極１１として、Ｔｉを膜厚
３０ｎｍ、その上にＣｕを膜厚２μｍ、真空蒸着法によ
って形成した。次に図２（ｂ）に示すように、めっきレ
ジスト１３として例えばＡＺ４９０３（ヘキスト社製）
を膜厚１０μｍでめっき電極１１上に形成し、よく知ら
れたフォトリソグラフィ技術で幅１０μｍの配線パター
ン用の開口部１５を形成した。
【００１５】次ぎに図２（ｃ）に示すように、この開口
部１５に電気めっき法によりＣｕめっき膜１８を膜厚８
μｍで形成した。その後図２（ｄ）に示すように再度め
っきレジスト２０を膜厚１０μｍで形成し、配線膜厚を
厚くしたい部分だけ、前記と同じフォトリソグラフィ技
術により、幅１０μｍの配線パターン用の開口部２１を
形成した。そして図２（ｅ）に示すように、この開口部
２１にＣｕめっき膜２２を膜厚１０μｍで形成した。
部１５に電気めっき法によりＣｕめっき膜１８を膜厚８
μｍで形成した。その後図２（ｄ）に示すように再度め
っきレジスト２０を膜厚１０μｍで形成し、配線膜厚を
厚くしたい部分だけ、前記と同じフォトリソグラフィ技
術により、幅１０μｍの配線パターン用の開口部２１を
形成した。そして図２（ｅ）に示すように、この開口部
２１にＣｕめっき膜２２を膜厚１０μｍで形成した。
【００１６】次ぎに図２（ｆ）に示すように、めっきレ
ジスト１３、２０を除去し、この下に形成されていため
っき電極１１をエッチングで除去した後、ポリイミド絶
縁層１６をスピンコート法により膜厚３０μｍで形成し
た。このようにしてトータル膜厚１０μｍの導体配線１
２とトータル膜厚２０μｍの導体配線１４とが同一配線
層に形成された。その後図３に示すように絶縁層１６に
ヴィアホール接続用の開口部２４を設け、ポリイミド層
が形成された基板全面に第２層の導体配線層形成用のめ
っき電極２６を、めっき電極１１と同様な方法で形成す
る。この後ヴィアホール部のめっきを含め、上述のプロ
セスを繰り返すことにより、同一配層線層に異なる膜厚
の導体配線を有する図４に示すものと類似な４層の薄膜
多層配線基板が製作できた。この場合の基板のトータル
歩留りは約９０％であった。
ジスト１３、２０を除去し、この下に形成されていため
っき電極１１をエッチングで除去した後、ポリイミド絶
縁層１６をスピンコート法により膜厚３０μｍで形成し
た。このようにしてトータル膜厚１０μｍの導体配線１
２とトータル膜厚２０μｍの導体配線１４とが同一配線
層に形成された。その後図３に示すように絶縁層１６に
ヴィアホール接続用の開口部２４を設け、ポリイミド層
が形成された基板全面に第２層の導体配線層形成用のめ
っき電極２６を、めっき電極１１と同様な方法で形成す
る。この後ヴィアホール部のめっきを含め、上述のプロ
セスを繰り返すことにより、同一配層線層に異なる膜厚
の導体配線を有する図４に示すものと類似な４層の薄膜
多層配線基板が製作できた。この場合の基板のトータル
歩留りは約９０％であった。
【００１７】一方比較例として図５の配線基板を、図７
に示した膜厚を低抵抗配線に合わせてすべて厚くする従
来技術による高密度化を試みた。このとき導体配線３１
ｅの配線幅は１０μｍ，配線厚さは２０μｍ，配線間ス
ペースは１０μｍであった。ポリイミド絶縁層３５をス
ピンコート法により膜厚３０μｍで形成すると、１層当
たり約４０％の割合でポリイミドの塗りむら不良（ボイ
ド）が生じた。従って４層の多層基板としてのトータル
分留りは約１０％となってしまった。
に示した膜厚を低抵抗配線に合わせてすべて厚くする従
来技術による高密度化を試みた。このとき導体配線３１
ｅの配線幅は１０μｍ，配線厚さは２０μｍ，配線間ス
ペースは１０μｍであった。ポリイミド絶縁層３５をス
ピンコート法により膜厚３０μｍで形成すると、１層当
たり約４０％の割合でポリイミドの塗りむら不良（ボイ
ド）が生じた。従って４層の多層基板としてのトータル
分留りは約１０％となってしまった。
【００１８】本実施例における改善効果は以下のような
理由によって生じたと考えられる。比較例に用いた多層
配線基板は、図５において低抵抗配線３１ｂが全配線の
約３０％であった。これを本実施例によって高密度化し
た場合、なるべく低抵抗配線が隣あわないように設計し
たが、低抵抗配線のうち１０％は隣あって配置されるこ
とになった。このため１層当たりのポリイミドの塗りむ
ら不良は約１．２％となった。従って理論上は４層の多
層配線基板のトータル分留りは９５％となるが、前述の
ように実際のトータル歩留りも約９０％となり理論計算
とほぼ一致した。このように高アスペクト比の配線を必
要最小限にとどめ、かつ基板上で隣あわないように配置
することが歩留り向上の上から望ましい。
理由によって生じたと考えられる。比較例に用いた多層
配線基板は、図５において低抵抗配線３１ｂが全配線の
約３０％であった。これを本実施例によって高密度化し
た場合、なるべく低抵抗配線が隣あわないように設計し
たが、低抵抗配線のうち１０％は隣あって配置されるこ
とになった。このため１層当たりのポリイミドの塗りむ
ら不良は約１．２％となった。従って理論上は４層の多
層配線基板のトータル分留りは９５％となるが、前述の
ように実際のトータル歩留りも約９０％となり理論計算
とほぼ一致した。このように高アスペクト比の配線を必
要最小限にとどめ、かつ基板上で隣あわないように配置
することが歩留り向上の上から望ましい。
【００１９】本実施例では第１の導体配線の膜厚を１０
μｍ，第２の導体配線の膜厚を２０μｍとその比率を２
倍としたが、この比率が１に近くてはあまり効果がな
く、一方比率が高すぎると工程の繰り返しが多くなり工
程が煩雑になるので、比率としては１．５〜２．５の範
囲が好ましい。この範囲を外れるものは、導体配線幅の
調節と併用する方が良い。導体配線幅の調節範囲はあま
り大きくなると配線の高密度化を損なうので、標準の配
線幅に対し大きい配線幅を１〜１．５倍の範囲に収める
ことが望ましい。
μｍ，第２の導体配線の膜厚を２０μｍとその比率を２
倍としたが、この比率が１に近くてはあまり効果がな
く、一方比率が高すぎると工程の繰り返しが多くなり工
程が煩雑になるので、比率としては１．５〜２．５の範
囲が好ましい。この範囲を外れるものは、導体配線幅の
調節と併用する方が良い。導体配線幅の調節範囲はあま
り大きくなると配線の高密度化を損なうので、標準の配
線幅に対し大きい配線幅を１〜１．５倍の範囲に収める
ことが望ましい。
【００２０】以上本発明を実施例に基づいて説明した
が、本発明は上記実施例に限られるものではなく、発明
の主旨を逸脱しない範囲で種々の変形が考えられる。例
えば絶縁層にはポリイミドを用いたが、エポキシ樹脂で
あってもよい。ポリイミドは電気的性能が優秀である
が、硬化温度が高いので基板の材質がセラミックやシリ
コンに限られてくる。一方エポキシはポリイミドに比較
して誘電率等が劣るが、硬化温度が比較的低いので、ガ
ラスエポキシ基板等を使用したローコストのマルチチッ
プモジュールには使用できる。
が、本発明は上記実施例に限られるものではなく、発明
の主旨を逸脱しない範囲で種々の変形が考えられる。例
えば絶縁層にはポリイミドを用いたが、エポキシ樹脂で
あってもよい。ポリイミドは電気的性能が優秀である
が、硬化温度が高いので基板の材質がセラミックやシリ
コンに限られてくる。一方エポキシはポリイミドに比較
して誘電率等が劣るが、硬化温度が比較的低いので、ガ
ラスエポキシ基板等を使用したローコストのマルチチッ
プモジュールには使用できる。
【００２１】また導体配線の形成方法はめっき法に限ら
ず蒸着やスパッタリングであってもよい。ただし比較的
大きい膜厚が要求される場合には厚膜化が可能なめっき
法が好適である。
ず蒸着やスパッタリングであってもよい。ただし比較的
大きい膜厚が要求される場合には厚膜化が可能なめっき
法が好適である。
【００２２】
【発明の効果】以上説明したように本発明では、多層配
線基板の配線幅を狭めて高密度化を図り、配線抵抗の増
大が問題となる部分のみを膜厚を大きくして配線抵抗を
低下させている。膜厚の大きい導体配線の全体の配線に
対する割合が限られてくるので、ポリイミド等の絶縁層
を形成する際に発生するボイドが少なくなり、配線基板
の信頼性が向上する。このような配線基板を使用するこ
とにより、マルチチップモジュールの性能を落とすこと
なく高密度化が可能になる。
線基板の配線幅を狭めて高密度化を図り、配線抵抗の増
大が問題となる部分のみを膜厚を大きくして配線抵抗を
低下させている。膜厚の大きい導体配線の全体の配線に
対する割合が限られてくるので、ポリイミド等の絶縁層
を形成する際に発生するボイドが少なくなり、配線基板
の信頼性が向上する。このような配線基板を使用するこ
とにより、マルチチップモジュールの性能を落とすこと
なく高密度化が可能になる。
【図１】本発明の一実施例に係る多層配線基板の第１層
の断面図。
の断面図。
【図２】上記実施例の製造方法を段階的に示した多層配
線基板の断面図。
線基板の断面図。
【図３】本実施例の図２に続く工程を示した多層配線基
板の断面図。
板の断面図。
【図４】一般的なマルチチップモジュールの断面図。
【図５】従来技術による多層基板の第１層の断面図。
【図６】従来技術において導体膜厚を厚くして配線密度
を上げた多層基板の第１層の断面図。
を上げた多層基板の第１層の断面図。
【図７】従来技術において導体膜厚をさらに厚くして配
線密度を上げた多層基板の第１層の断面図。
線密度を上げた多層基板の第１層の断面図。
１０…ベース基板、１２、１４…導体配線、１６…絶縁
層
層
Claims (3)
- 【請求項１】 基板上に導体配線層と絶縁層とを交互に
積層した多層配線基板において、同一配線層内に配線幅
が略同一で厚さが異なる２種類以上の導体配線を具備す
ることを特徴とする多層配線基板。 - 【請求項２】 基板と、この基板の１主面上に形成さ
れ、銅を主体とした導体配線層とポリイミドの絶縁層を
交互に積層した多層配線部とを有する多層配線基板であ
って、 前記導体配線層の少なくとも１層の同一層に形成された
第１の膜厚を有する第１導体配線と、この第１導体配線
と配線幅が略同一で第１の膜厚より膜厚の大きい第２の
膜厚を有する第２導体配線とを具備することを特徴とす
る多層配線基板。 - 【請求項３】 前記導体配線層がめっきにより形成され
たものであることを特徴とする請求項１あるいは請求項
２のいずれかに記載の多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16018194A JPH0832244A (ja) | 1994-07-12 | 1994-07-12 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16018194A JPH0832244A (ja) | 1994-07-12 | 1994-07-12 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832244A true JPH0832244A (ja) | 1996-02-02 |
Family
ID=15709587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16018194A Pending JPH0832244A (ja) | 1994-07-12 | 1994-07-12 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832244A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280745A (ja) * | 2001-03-21 | 2002-09-27 | Sony Corp | 高周波モジュール装置及びその製造方法 |
| US6683260B2 (en) | 2000-07-04 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Multilayer wiring board embedded with transmission line conductor |
| CN103841753A (zh) * | 2012-11-20 | 2014-06-04 | 三星电机株式会社 | 印刷电路板及其制造方法 |
| JP2017038055A (ja) * | 2015-08-14 | 2017-02-16 | 恆勁科技股分有限公司Ｐｈｏｅｎｉｘ Ｐｉｏｎｅｅｒ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． | パッケージ基板及びその製造方法 |
| WO2021117501A1 (ja) * | 2019-12-10 | 2021-06-17 | 日東電工株式会社 | 配線回路基板の製造方法 |
-
1994
- 1994-07-12 JP JP16018194A patent/JPH0832244A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683260B2 (en) | 2000-07-04 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Multilayer wiring board embedded with transmission line conductor |
| JP2002280745A (ja) * | 2001-03-21 | 2002-09-27 | Sony Corp | 高周波モジュール装置及びその製造方法 |
| JP4608794B2 (ja) * | 2001-03-21 | 2011-01-12 | ソニー株式会社 | 高周波モジュール装置及びその製造方法 |
| CN103841753A (zh) * | 2012-11-20 | 2014-06-04 | 三星电机株式会社 | 印刷电路板及其制造方法 |
| JP2014103383A (ja) * | 2012-11-20 | 2014-06-05 | Samsung Electro-Mechanics Co Ltd | 印刷回路基板及びその製造方法 |
| JP2017038055A (ja) * | 2015-08-14 | 2017-02-16 | 恆勁科技股分有限公司Ｐｈｏｅｎｉｘ Ｐｉｏｎｅｅｒ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． | パッケージ基板及びその製造方法 |
| WO2021117501A1 (ja) * | 2019-12-10 | 2021-06-17 | 日東電工株式会社 | 配線回路基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7188502B2 (ja) | 多層配線構造体とその製造方法 | |
| US7690109B2 (en) | Method of manufacturing a multilayer wiring board | |
| US6841862B2 (en) | Semiconductor package board using a metal base | |
| JP5331958B2 (ja) | 配線基板及び半導体パッケージ | |
| US6242279B1 (en) | High density wire bond BGA | |
| US6281448B1 (en) | Printed circuit board and electronic components | |
| US8163642B1 (en) | Package substrate with dual material build-up layers | |
| JPH1154921A (ja) | 多層配線基板 | |
| JP2007027706A (ja) | 配線基板及びその製造方法並びに半導体パッケージ | |
| KR20010071080A (ko) | 고밀도 상호접속 공통 회로기판 상에 증착된 박막층에서의응력을 제어하는 방법 | |
| US6440641B1 (en) | Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates | |
| JPH07235768A (ja) | 薄膜多層配線基板の製造方法 | |
| JPH0832244A (ja) | 多層配線基板 | |
| JP2006041122A (ja) | 電子部品内蔵要素、電子装置及びそれらの製造方法 | |
| JP2755587B2 (ja) | 回路基板 | |
| JP2003347157A (ja) | 薄膜電子部品 | |
| JP4241202B2 (ja) | めっきポスト型配線基板の製造方法 | |
| JP3272945B2 (ja) | 配線基板の製造方法 | |
| JPH0831976A (ja) | シリコン両面実装基板及びその製造方法 | |
| JPH0439231B2 (ja) | ||
| JPS60134497A (ja) | 配線基板およびその製造方法 | |
| JPH0745950A (ja) | 薄膜多層回路基板 | |
| US20080012120A1 (en) | Multilayer wiring substrate and manufacturing method thereof | |
| JPH11284239A (ja) | 電子回路部品 | |
| JPH07226589A (ja) | 薄膜多層配線基板の製造方法 |