JP2015176869A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】基板上の種々のパターン間に適切にエアギャップを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置の製造方法は、基板上に、複数のパターンを有するパターン部と、前記パターンの上面よりも低い位置に平坦面を有する平坦部とを形成することを含む。さらに、前記方法は、前記基板上に第１膜を転写することにより、前記パターンの上面上および前記平坦部の平坦面上に前記第１膜を連続的に形成し、かつ前記パターン間に第１のエアギャップを形成することを含む。
【選択図】図１１

Description

本発明の実施形態は、半導体装置の製造方法に関する。
フィルムシート上に薄膜を形成し、フィルムシート上の薄膜に基板を押し付けて、基板に薄膜を転写するＳＴＰ（spin coating film transfer and hot pressing）という手法が知られている。ＳＴＰは例えば、基板上にエアギャップを形成する際に使用可能である。
特開平１０−１８９５６６号公報 特開平１１−２３３６２５号公報
基板上の種々のパターン間に適切にエアギャップを形成することが可能な半導体装置の製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、基板上に、複数のパターンを有するパターン部と、前記パターンの上面よりも低い位置に平坦面を有する平坦部とを形成することを含む。さらに、前記方法は、前記基板上に第１膜を転写することにより、前記パターンの上面上および前記平坦部の平坦面上に前記第１膜を連続的に形成し、かつ前記パターン間に第１のエアギャップを形成することを含む。
第１実施形態の半導体装置の製造方法を示す断面図(1/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(7/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(8/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(9/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(10/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(11/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(12/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(13/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(14/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(15/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(16/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(17/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(18/19)である。 第１実施形態の半導体装置の製造方法を示す断面図(19/19)である。 第１実施形態の変形例の半導体装置の製造方法を示す断面図である。 第１実施形態とその比較例の半導体装置の製造方法を比較するための断面図である。 第２実施形態の半導体装置の製造方法を示す断面図である。 第２実施形態の比較例の半導体装置の製造方法を示す断面図である。 第２実施形態とその比較例における最大幅と最小幅の比と盛り上がりの高さとの関係を示したグラフである。 第２実施形態の変形例の半導体装置の製造方法を示す断面図および平面図である。
以下、本発明の実施形態を、図面を参照して説明する。
基板上にＳＴＰによりエアギャップを形成する場合には、基板上のパターン部と平坦部との境界付近で、平坦部で過剰となった薄膜材料がパターン部内のパターン間に入り込む可能性がある。この場合、均一な深さのエアギャップを形成できないことが問題となる。
また、基板上にＳＴＰによりエアギャップを形成する場合には、パターン間の幅が狭い領域とパターン間の幅が広い領域とで基板と薄膜との密着度が異なることが問題となる。そのため、フィルムシートを基板から剥がす際に、パターン間の幅が広い領域で基板に薄膜が転写されず、この領域内にエアギャップが形成されない可能性がある。
以下、これらの問題を解決可能な半導体装置の製造方法の例を、実施形態を参照して説明する。
（第１実施形態）
図１〜図１９は、第１実施形態の半導体装置の製造方法を示す断面図である。
本実施形態の半導体装置は、ＮＡＮＤフラッシュメモリである。図１(ａ)は、セル部のＡＡ（Active Area）断面を示す。図１(ｂ)は、セル部と周辺回路部との境界付近の断面を示す。図１(ｃ)は、周辺回路部の断面を示す。これは、図２(ａ)〜図１９(ｃ)においても同様である。セル部と周辺回路部はそれぞれ、パターン部と平坦部の例である。
まず、図１に示すように、基板１上に、ゲート絶縁膜２、浮遊ゲート材３、ストッパ層１１、およびハードマスク層１２を順次形成する。ゲート絶縁膜２は、第１絶縁膜の例である。浮遊ゲート材３は、第１電極材の例である。
基板１の例は、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、基板１とストッパ層１１との位置関係は、基板１がストッパ層１１の下部に位置していると表現される。
ゲート絶縁膜２の例は、熱酸化により形成されたシリコン酸化膜である。本実施形態のゲート絶縁膜２は、セル部内と周辺回路部内とで膜厚が異なる。
浮遊ゲート材３の例は、膜厚１００ｎｍのポリシリコン層である。浮遊ゲート材３は、金属層でもよいし、ポリシリコン層と金属層とを含む積層膜でもよい。金属層の例は、ＷＳｉ（タングステンシリサイド）層、ＣｏＳｉ（コバルトシリサイド）層などである。また、浮遊ゲート材３の膜厚の別の例は、１００〜２００ｎｍである。
ストッパ層１１の例は、減圧ＣＶＤ（Chemical Vapor Deposition）により形成されたシリコン窒化膜である。ストッパ層１１は、膜厚１００〜２００ｎｍのポリシリコン層でもよい。
ハードマスク層１２の例は、減圧ＣＶＤにより形成されたＴＥＯＳ（Tetraethyl Orthosilicate）膜である。
次に、図２に示すように、フォトリソグラフィおよびドライエッチングにより、周辺回路部内に素子分離溝２１を形成する。素子分離溝２１は、ハードマスク層１２、ストッパ層１１、浮遊ゲート材３、およびゲート絶縁膜２を貫通して基板１に達するように形成される。素子分離溝２１の深さの例は、２００〜５００ｎｍである。
次に、図３に示すように、ＨＤＰ（High Density Plasma）により、素子分離溝２１内に素子分離絶縁膜１３を埋め込む。
次に、図４に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、素子分離絶縁膜１３の表面を平坦化する。その結果、ハードマスク層１２が除去され、ストッパ層１１の表面が基板１上に露出する。
次に、図５に示すように、セル部内のストッパ層１１上にレジスト膜１４を形成する。
次に、図６に示すように、素子分離絶縁膜１３の上面の高さが浮遊ゲート材３の上面付近の高さに低下するまで、素子分離絶縁膜１３をエッチングする。このエッチングは、ウェット方式でもドライ方式でもよい。
次に、図７に示すように、レジスト膜１４を利用したウェットエッチングにより、ストッパ層１１を除去する。その結果、周辺回路部内のストッパ層１１が除去される。図７の工程の後、レジスト膜１４を除去する。
次に、図８に示すように、基板１上の全面に再びハードマスク層１５を形成する。その結果、セル部内のストッパ層１１上と、周辺回路部内の浮遊ゲート材３および素子分離絶縁膜１３上に、ハードマスク層１５が形成される。ハードマスク層１５の例は、ＴＥＯＳ膜である。
図８のストッパ層１１は、セル部内には残存しているが、周辺回路部内には残存していない。そのため、セル部内のハードマスク層１５の上面の高さは、周辺回路部内のハードマスク層１５の上面の高さよりも高くなっている。ストッパ層１１の膜厚は、後述するエアギャップの空隙率（深さ）に応じて適宜調整しておくことが可能である。
次に、図９に示すように、フォトリソグラフィおよびドライエッチングにより、Ｙ方向に延びる複数の素子分離溝２２をセル部内に形成する。素子分離溝２２は、ハードマスク層１５、ストッパ層１１、浮遊ゲート材３、およびゲート絶縁膜２を貫通して基板１に達するように形成される。素子分離溝２２の深さの例は、２００〜５００ｎｍである。素子分離溝２２の幅の例は、３０ｎｍ以下、例えば、５ｎｍ〜１５ｎｍである。
図９の工程の結果、Ｙ方向に延びる複数のＡＡパターンＰがセル部内に形成される。各ＡＡパターンＰは、基板１の素子領域１ａと、ゲート絶縁膜２と、浮遊ゲート材３と、ストッパ層１１と、薄く残存するハードマスク層１５とを含む。ＡＡパターンＰは、パターン部内の複数のパターンの例である。
符号Ａ1は、セル部内のＡＡパターンＰの上面を示す。図９のＡＡパターンＰの上面Ａ1は、セル部内に残存するハードマスク層１５の上面である。符号Ａ2は、周辺回路部内の平坦面を示す。本実施形態の周辺回路部は、各ＡＡパターンＰの上面Ａ1の面積よりも広い面積を有し、平坦な形状を有する平坦面Ａ2を有している。図９の平坦面Ａ2は、周辺回路部内に残存するハードマスク層１５の上面である。
符号Ｚ1は、ＡＡパターンＰの上面Ａ1の高さを示す。符号Ｚ2は、平坦面Ａ2の高さを示す。符号ΔＺは、高さＺ1と高さＺ2との差を示す（ΔＺ＝Ｚ1−Ｚ2）。本実施形態においては、ストッパ層１１がセル部内のみに残存しているため、平坦面Ａ2の高さＺ2がＡＡパターンＰの上面Ａ1の高さＺ1よりも低くなっている。
次に、図１０に示すように、ＣＶＤにより、基板１上の全面にライナー層１６を形成する。その結果、図１０のＡＡパターンＰの上面Ａ1は、ライナー層１６の上面となる。同様に、図１０の平坦面Ａ2は、ライナー層１６の上面となる。また、図１０のＡＡパターンＰの側面は、ライナー層１６で覆われる。ライナー層１６の例は、シリコン酸化膜、ＴＥＯＳ膜、ＨＴＯ（High Temperature Oxide）膜などである。ライナー層１６の膜厚の例は、１〜２０ｎｍである。
次に、図１１に示すように、ＳＴＰにより、基板１上の全面に薄膜１７を形成する。具体的には、フィルムシート上に薄膜１７を回転塗布により形成し、フィルムシート上の薄膜１７をベークし、フィルムシート上の薄膜１７に基板１を押し付けて、基板１に薄膜１７を転写する。その後、フィルムシートを基板１から剥がす。薄膜１７の例は、流動性を有する膜、例えば、ハイドロジェンシルセスキオキサン（ＨＳＱ）膜、ペルヒドロポリシラザン（ＰＨＰＳ）膜などである。薄膜１７の膜厚の例は、１００ｎｍ程度である。薄膜１７は、第１膜の例である。
図１１の工程の結果、セル部内のＡＡパターンＰの上面Ａ1上および周辺回路部の平坦面Ａ2上に薄膜１７が連続的に形成され、かつＡＡパターンＰ間にエアギャップ２３が形成される。エアギャップ２３は、第１のエアギャップの例である。エアギャップ２３の空隙率（深さ）は、例えば、薄膜１７のベーク温度や転写加重を調整することにより制御可能である。
符号Ｓ1は、セル部の中央部に位置するエアギャップ２３の上面を示す。符号Ｓ2は、セル部の端部に位置するエアギャップ２３の上面を示す。中央部は、セル部と周辺回路部との境界から遠い領域である。端部は、セル部と周辺回路部との境界に近い領域である。図１１のエアギャップ２３の上面Ｓ1、Ｓ2は、薄膜１７により形成されている。図１１のエアギャップ２３の側面と底面は、ライナー層１６により形成されている。
もし平坦面Ａ2の高さがＡＡパターンＰの上面Ａ1の高さと同じであると、セル部と周辺回路部との境界付近で、周辺回路部で過剰となった薄膜１７の材料がセル部内のＡＡパターンＰ間に入り込む可能性がある。この場合、均一な深さのエアギャップ２３を形成できないことが問題となる。この場合、端部におけるエアギャップ２３の上面Ｓ2は、中央部におけるエアギャップ２３の上面Ｓ1よりも低くなる。
しかしながら、本実施形態においては、平坦面Ａ2の高さがＡＡパターンＰの上面Ａ1の高さよりも低く設定されている。そのため、本実施形態においては、周辺回路部で薄膜１７の材料が過剰になることを抑制することができ、過剰な材料がセル部内のＡＡパターンＰ間に入り込むことを抑制することができる。よって、本実施形態によれば、セル部全体にわたって深さの均一性の良好なエアギャップ２３を形成することが可能となる。図１１においては、端部におけるエアギャップ２３の上面Ｓ2が、中央部におけるエアギャップ２３の上面Ｓ1とほぼ同じ高さを有している。
図１１の工程の後、酸素中または水蒸気中で基板１を２３０〜９００℃で熱処理する。その結果、薄膜１７が酸化膜に転換されて犠牲膜となる。さらに、窒素雰囲気中で基板１を熱処理して、薄膜１７を硬化させてもよい。
次に、図１２に示すように、ストッパ層１１をストッパとするＣＭＰにより、薄膜１７の表面を平坦化する。その結果、セル部内のストッパ層１１の表面が基板１上に露出する。
次に、図１３に示すように、周辺回路部内に残存するハードマスク層１５をエッチングにより除去する。このエッチングにより、ライナー層１６および薄膜１７の一部も除去される。このエッチングは、ウェット方式でもドライ方式でもよい。
次に、図１４に示すように、セル内に残存するストッパ層１１をリン酸水溶液により除去し、その後、周辺回路部をレジスト膜１８で保護する。
次に、図１５に示すように、レジスト膜１８を利用したエッチングにより、セル部内のライナー層１６および薄膜１７の一部をさらに除去する。その結果、薄膜１７の上面が、浮遊ゲート材３の上面よりも低くなる。図１５の工程の後、レジスト膜１８を除去する。
次に、図１６に示すように、ＣＶＤにより、基板１上の全面にゲート間絶縁膜４を形成する。その結果、浮遊ゲート材３の上面および側面や、薄膜１７の上面などにゲート間絶縁膜４が形成される。ゲート間絶縁膜４は、第２絶縁膜の例である。ゲート間絶縁膜４の例は、第１シリコン酸化膜、シリコン窒化膜、および第２シリコン酸化膜を含む積層膜である。ゲート間絶縁膜４の膜厚の例は、２０ｎｍ程度である。
次に、図１７に示すように、ＣＶＤにより、ゲート間絶縁膜４上に制御ゲート材５を形成する。制御ゲート材５は、第２電極材の例である。制御ゲート材５の例は、ポリシリコン層と金属層とを含む積層膜である。金属層の例は、タングステン層、ＮｉＳｉ（ニッケルシリサイド）層などである。制御ゲート材５の膜厚の例は、５０〜２００ｎｍである。
図１７(ｄ)は、図１７(ａ)に示すＡ−Ａ’線上の断面を示す。図１７(ｅ)は、図１７(ａ)に示すＢ−Ｂ’線上の断面を示す。図１７(ｅ)は、セル部のＧＣ（Gate Conductor）断面に相当する。これは、図１８(ｄ)、図１８(ｅ)、図１９(ｄ)、図１９(ｅ)においても同様である。
次に、図１８に示すように、フォトリソグラフィおよびドライエッチングにより、Ｘ方向に延びる複数の溝２４をセル部内に形成する。溝２４は、制御ゲート材５、ゲート間絶縁膜４、浮遊ゲート材３、およびゲート絶縁膜２を貫通してゲート絶縁膜１および薄膜１７に達するように形成される。その結果、基板１上にセルトランジスタ（および選択トランジスタ）が形成される。セルトランジスタ内の制御ゲート材５は、ワード線として機能する。
次に、図１９に示すように、セル部内に残存する薄膜１７を等方エッチングにより除去する。その結果、ゲート間絶縁膜４の下面がエアギャップ２３の上面Ｓ1、Ｓ2となり、エアギャップ２３の体積が増大する。このエッチングの例は、ウェットエッチングである。
なお、このエッチングにおいては、薄膜１７の全部を除去せずに、薄膜１７の一部を除去してもよい（図２０）。図２０は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。図２０の工程は例えば、薄膜１７の全部が除去される前に、薄膜１７のウェットエッチングを停止することで実現可能である。この場合、ウェットエッチング用の薬液は薄膜１７を上部から削っていくため、薄膜１７の下部が残存する。図２０の薄膜１７は、ＡＡパターンＰの側面間に残存している。
図２０の工程の結果、エアギャップ２３の上方に薄膜１７を介して別のエアギャップ２５が形成される。エアギャップ２３、２５はそれぞれ、第１、第２のエアギャップの例である。第１のエアギャップ２３は、ＡＡパターンＰ間における薄膜１７の下方に形成される。第２のエアギャップ２５は、ＡＡパターンＰ間における薄膜１７とゲート間絶縁膜４との間に形成される。
符号Ｓ3は、セル部の中央部に位置する第２のエアギャップ２５の下面を示す。符号Ｓ4は、セル部の端部に位置する第２のエアギャップ２５の下面を示す。図２０においては、端部における第２のエアギャップ２５の下面Ｓ4が、中央部における第２のエアギャップ２５の下面Ｓ3とほぼ同じ高さを有している。
その後、基板１内に拡散層を形成し、基板１上に種々の層間絶縁膜、プラグ層、配線層などを形成する。このようにして、本実施形態の半導体装置が製造される。
（１）第１実施形態の比較例
図２１は、第１実施形態とその比較例の半導体装置の製造方法を比較するための断面図である。図２１(ａ)は、比較例の半導体装置の一製造工程を示す断面図である。図２１(ｂ)は、第１実施形態の半導体装置の一製造工程を示す断面図である。
図２１(ｂ)は、図１１の工程を概略的に示している。図２１(ｂ)は、セル部と、周辺回路部と、セル部と周辺回路部との境界付近の領域とを示している。一方、図２１(ａ)は、平坦面Ａ2の高さがＡＡパターンＰの上面Ａ1の高さと同じである場合の図１１の工程を概略的に示している。
図２１(ａ)においては、平坦面Ａ2の高さが、ＡＡパターンＰの上面Ａ1の高さと同じに設定されている。そのため、セル部と周辺回路部との境界付近で、周辺回路部で過剰となった薄膜１７の材料がセル部内のＡＡパターンＰ間に入り込んでいる。
一方、図２１(ｂ)においては、平坦面Ａ2の高さが、ＡＡパターンＰの上面Ａ1の高さよりも低く設定されている。そのため、図２１(ｂ)においては、周辺回路部で薄膜１７の材料が過剰になることを抑制することができ、過剰な材料がセル部内のＡＡパターンＰ間に入り込むことを抑制することができる。
以上のように、本実施形態においては、周辺回路部の平坦面Ａ2の高さが、セル部内のＡＡパターンＰの上面Ａ1の高さよりも低く設定されている。よって、本実施形態によれば、深さの均一性の良好なエアギャップ２３を形成することが可能となる。
なお、本実施形態においては、ストッパ層１１を利用して平坦面Ａ2をＡＡパターンＰの上面Ａ1よりも低くしたが、その他の方法で平坦面Ａ2をＡＡパターンＰの上面Ａ1よりも低くしてもよい。
また、本実施形態のエアギャップ２３の形成方法は、素子領域１ａ間の素子分離溝２２内のエアギャップ２３に適用したが、その他の溝内のエアギャップにも適用可能である。
（第２実施形態）
図２２は、第２実施形態の半導体装置の製造方法を示す断面図である。
図２２(ａ)は、図１９の工程を実行後のセル部のＧＣ断面を示す。図２２(ａ)は、基板１と、基板１上に形成された複数のセルトランジスタＭＣ、複数の選択トランジスタＳＧ、およびダミートランジスタＤＧとを示している。セルトランジスタＭＣと選択トランジスタＳＧは、トランジスタとして機能可能な複数の第１パターンの例である。ダミートランジスタＤＧは、トランジスタとして機能不能な１つ以上の第２パターンの例である。選択トランジスタＳＧとダミートランジスタＤＧは、セルトランジスタＭＣと同様に図１８の工程により形成される。
セルトランジスタＭＣ、選択トランジスタＳＧ、およびダミートランジスタＤＧは、同一材料で形成されている。具体的には、セルトランジスタＭＣ、選択トランジスタＳＧ、およびダミートランジスタＤＧは、基板１上に順次形成されたゲート絶縁膜２、浮遊ゲート材３、ゲート間絶縁膜４、制御ゲート材５、およびマスク層６と、これらの層３〜６の側面に形成された側壁保護絶縁膜３１とにより形成されている。制御ゲート材５は、第１および第２ゲート材５ａ、５ｂを含んでいる。マスク層６は、第１および第２マスク層６ａ、６ｂを含んでいる。
第１ゲート材５ａの例は、ポリシリコン層である。第２ゲート材５ｂの例は、金属層である。第１マスク層６ａの例は、減圧ＣＶＤにより形成されたシリコン窒化膜である。第１マスク層６ａは、膜厚１００〜２００ｎｍのポリシリコン層でもよい。第２マスク層６ｂの例は、減圧ＣＶＤにより形成されたＴＥＯＳ膜である。側壁保護絶縁膜３１の例は、ＡＬＤ（Atomic Layer Deposition）により形成されたシリコン酸化膜である。
各選択トランジスタＳＧのゲート間絶縁膜４は、浮遊ゲート材３と制御ゲート材５とを電気的に接続する開口部４ａを有している。一方、ダミートランジスタＤＧのゲート間絶縁膜４は、浮遊ゲート材３と制御ゲート材５とを電気的に接続する開口部４ａを有していないが、このような開口部４ａを有していてもよい。開口部４ａは、図１６の工程と図１７の工程との間にゲート間絶縁膜４のエッチングにより形成される。
各セルトランジスタＭＣの制御ゲート材５は、図２２(ａ)よりも後の工程において、基板１上の配線と電気的に接続される。同様に、各選択トランジスタＳＧの制御ゲート材５は、図２２(ａ)よりも後の工程において、基板１上の配線と電気的に接続される。その結果、本実施形態のセルトランジスタＭＣや選択トランジスタＳＧは、トランジスタとして機能可能な状態となる。
一方、ダミートランジスタＤＧの制御ゲート材５は、図２２(ａ)よりも後の工程において、基板１上の配線とは電気的に接続されない。その結果、本実施形態のダミートランジスタＤＧは、トランジスタとして機能不能な状態となる。ダミートランジスタＤＧは、選択トランジスタＳＧ間に形成されている。本実施形態のダミートランジスタＤＧは、選択トランジスタＳＧと同じサイズを有しているが、選択トランジスタＳＧとは異なるサイズを有していてもよい。
ここで、符号Ｗ1、Ｗ2、Ｗ3、Ｗ4について説明する。
符号Ｗ1は、互いに隣接するセルトランジスタＭＣ間の幅を示す。符号Ｗ2は、互いに隣接するセルトランジスタＭＣと選択トランジスタＳＧとの間の幅を示す。符号Ｗ3は、互いに隣接する選択トランジスタＳＧとダミートランジスタＤＧとの間の幅を示す。符号Ｗ4は、ダミートランジスタＤＧの一側に隣接する選択トランジスタＳＧと、ダミートランジスタＤＧの他側に隣接する選択トランジスタＳＧとの間の幅を示す。
図２２(ａ)は、セルトランジスタＭＣ、選択トランジスタＳＧ、およびダミートランジスタＤＧという３種類のパターンを示している。これらのパターンのうちの互いに隣接するパターン間の幅には、Ｗ1、Ｗ2、Ｗ3の３種類が含まれる（選択トランジスタＳＧ同士は互いに隣接していないため、Ｗ4は含まれない）。これらの幅の最小値は、セルトランジスタＭＣ間の幅Ｗ1である。一方、これらの幅の最大値は、選択トランジスタＳＧとダミートランジスタＤＧとの間の幅Ｗ3である。
なお、本実施形態においては、図２２(ａ)の選択トランジスタＳＧ間に２つ以上のダミートランジスタＤＧが形成されていてもよい。この場合、互いに隣接するパターン間の幅には、Ｗ1、Ｗ2、Ｗ3に加え、互いに隣接するダミートランジスタＤＧ間の幅も含まれる。
以下、互いに隣接するパターン間の幅の最小値および最大値をそれぞれ、最小幅および最大幅と呼ぶ。図２２(ａ)の最小幅は幅Ｗ1であり、図２２(ａ)の最大幅は幅Ｗ3である。
本実施形態においては、最大幅が最小幅の１０００倍よりも小さくなるように、セルトランジスタＭＣ、選択トランジスタＳＧ、およびダミートランジスタＤＧを形成する。さらに、本実施形態においては、最大幅が最小幅の１００倍よりも小さくなるように、セルトランジスタＭＣ、選択トランジスタＳＧ、およびダミートランジスタＤＧを形成することが望ましい。また、本実施形態においては、選択トランジスタＳＧ間の幅Ｗ4は、セルトランジスタＭＣ間の幅Ｗ1（最小幅）の１０００倍以上または１００倍以上である。
図２２(ｂ)の工程においては、ＳＴＰにより、基板１上の全面に薄膜３２を形成する。薄膜３２の形成方法、材料、膜厚の例は、第１実施形態の薄膜１７と同様である。本実施形態の薄膜３２は、層間絶縁膜として使用される。本実施形態の薄膜３２は、高温熱工程での薄膜３２の変質を避けるために、最終的にシリコン酸化膜に変化する材料で形成することが望ましい。このような材料の例は、ハイドロジェンシルセスキオキサン（ＨＳＱ）、ペルヒドロポリシラザン（ＰＨＰＳ）などである。これらの材料は、流動性を有する膜を形成可能である。薄膜３２は、第１膜の例である。
図２２(ｂ)の工程の結果、セルトランジスタＭＣ、選択トランジスタＳＧ、およびダミートランジスタＤＧ上に薄膜３２が連続的に形成され、かつこれら３種類のパターンにおける互いに隣接するパターン間にエアギャップ３３が形成される。
その後、基板１上に種々の層間絶縁膜、プラグ層、配線層などを形成する。このようにして、本実施形態の半導体装置が製造される。
（１）第２実施形態の比較例
図２３は、第２実施形態の比較例の半導体装置の製造方法を示す断面図である。
図２３(ａ)は、図２２(ａ)と同様に、図１９の工程を実行後のセル部のＧＣ断面を示している。ただし、図２３(ａ)においては、基板１上にダミートランジスタＤＧが形成されていない。よって、図２３(ａ)における互いに隣接するパターン間の幅にはＷ1、Ｗ2、Ｗ4の３種類が含まれ、最小幅および最大幅はそれぞれ幅Ｗ1、Ｗ4である。
本比較例においてＳＴＰを使用する場合、パターン間の幅が狭い領域とパターン間の幅が広い領域とで基板１（より正確には基板１上のパターン）と薄膜３２との密着度が異なることが問題となる。具体的には、パターン間の幅がＷ4である領域の密着度が、パターン間の幅がＷ1である領域の密着度よりも低いことが問題となる。そのため、フィルムシートを基板１から剥がす際に、図２３(ｂ)または図２３(ｃ)に示す現象が起こる可能性がある。
図２３(ｂ)は、フィルムシートを基板１から剥がす際に、パターン間の幅がＷ4である領域で基板１に薄膜３２が転写されなかった場合を示す。この領域では薄膜３２に穴３２ａが形成されており、その結果、この領域にはエアギャップ３３が形成されていない。また、薄膜３２に複数の穴３２ａが形成される場合、これらの穴３２ａのサイズは一般に不均一である。そのため、エアギャップ３３に複数の穴３２ａが形成される場合には、基板１上に安定して同じ構造を形成することが難しくなる。
図２３(ｃ)は、フィルムシートを基板１から剥がした後に、パターン間の幅がＷ4である領域で薄膜３２に盛り上がり３２ｂが生じた場合を示している。薄膜３２に盛り上がり３２ｂが生じると、薄膜３２ｂよりも上層で高精度の微細加工を行うことが難しくなり、セルトランジスタＭＣや選択トランジスタＳＧの特性にばらつきが生じる可能性がある。符号Ｈは、盛り上がり３２ｂの高さを示す。
実験の結果、図２３(ｂ)のような穴３２ｂは、一般に最大幅が最小幅の１０００倍以上の場合に生じることが分かった。よって、本実施形態においては、選択トランジスタＳＧ間の幅Ｗ4がセルトランジスタＭＣ間の幅Ｗ1の１０００倍以上である場合、選択トランジスタＳＧ間に１つ以上のダミートランジスタＤＧを配置する。これにより、最大幅を最小幅の１０００倍よりも小さくすることが可能となる。よって、本実施形態によれば、穴３２ａの発生を抑制することが可能となり、基板１上の全領域にわたってエアギャップ３３を形成することが可能となる。
また、実験の結果、図２３(ｃ)のような盛り上がり３２ｂは、一般に最大幅が最小幅の１００倍以上の場合に生じることが分かった。よって、本実施形態においては、選択トランジスタＳＧ間の幅Ｗ4がセルトランジスタＭＣ間の幅Ｗ1の１００倍以上である場合、選択トランジスタＳＧ間に１つ以上のダミートランジスタＤＧを配置することが望ましい。これにより、最大幅を最小幅の１００倍よりも小さくすることが可能となる。よって、本実施形態によれば、盛り上がり３２ｂの発生を抑制することが可能となり、基板１上の全領域にわたってエアギャップ３３を安定して形成することが可能となる。
図２４は、第２実施形態とその比較例における最大幅と最小幅の比と盛り上がりの高さとの関係を示したグラフである。
図２４の横軸は、最大幅と最小幅の比を示す。第２実施形態の場合、最大幅と最小幅の比はＷ3／Ｗ1である。第２実施形態の比較例の場合、最大幅と最小幅の比はＷ4／Ｗ1である。図２４の縦軸は、盛り上がり３２ｂの高さＨを示す。図２４のグラフは、最小幅Ｗ1が２０ｎｍ、薄膜３２の膜厚が４００ｎｍ、薄膜３２の材料がポリシラザンの場合の実験結果を示す。
図２４のグラフにおいては、盛り上がり３２ｂは、最大幅が最小幅の１００倍以上の場合に生じることが分かる。さらに、盛り上がり３２ｂの高さＨは、最大幅と最小幅の比が大きくなるほど増加することが分かる。なお、図２４に関する実験において、最大幅が最小幅の１０００倍以上の場合には、薄膜３２に穴３２ａが生じた。
（２）第２実施形態の変形例
図２５は、第２実施形態の変形例の半導体装置の製造方法を示す断面図および平面図である。
図２５(ａ)と図２５(ｂ)はそれぞれ、図２２(ｂ)の工程を実行後のセル部を示す断面図と平面図である。図２５(ａ)は、図２５(ｂ)のＣ−Ｃ’線上の断面を示す。なお、図２５(ｂ)においては、作図の便宜上、マスク層６と薄膜３２の図示は省略されている。
図２５(ａ)および図２５(ｂ)は、選択トランジスタＳＧ上に形成されたコンタクトプラグ３４を示している。コンタクトプラグ３４は、薄膜３２およびマスク層６を貫通して制御ゲート材５に達するコンタクトホールを形成し、コンタクトホール内にコンタクトプラグ３４の材料を埋め込むことにより形成可能である。コンタクトプラグ３４は、制御ゲート材５に電気的に接続される。また、コンタクトプラグ３４は、コンタクトプラグ３４よりも上層の配線やビアプラグに電気的に接続される。
本変形例においては、選択トランジスタＳＧ上にコンタクトプラグ３４を形成するが、ダミートランジスタＤＧ上にはコンタクトプラグ３４を形成しない。その結果、選択トランジスタＳＧはトランジスタ（ＭＯＳＦＥＴ）として機能可能となり、ダミートランジスタＤＧはトランジスタ（ＭＯＳＦＥＴ）として機能不能となる。なお、セルトランジスタＭＣ内の制御ゲート材５は、制御ゲート材５の引き出し配線を介してパッド部とつながっており、パッド部上のコンタクトプラグ３４と電気的に接続される。
以上のように、本実施形態においては、基板１上にセルトランジスタＭＣおよび選択トランジスタＳＧに加えてダミートランジスタＤＧを形成する。よって、本実施形態によれば、パターン間の幅が広い領域で基板１に薄膜３２が転写されず、この領域内にエアギャップ３３が形成されない事態を抑制することが可能となる。
なお、選択トランジスタＳＧとダミートランジスタＤＧとの間の幅Ｗ3は、均一でなくてもよい。例えば、ダミートランジスタＤＧと一側に選択トランジスタＳＧとの間の幅Ｗ3と、ダミートランジスタＤＧと他側の選択トランジスタＳＧとの間の幅Ｗ3は、異なっていてもよい。この場合、大きい方の幅Ｗ3が最大幅である。同様に、幅Ｗ1や幅Ｗ2も均一でなくてもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な方法は、その他の様々な形態で実施することができる。また、本明細書で説明した方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、１ａ：素子領域、
２：ゲート絶縁膜、３：浮遊ゲート材、４：ゲート間絶縁膜、４ａ：開口部、
５：制御ゲート材、５ａ：第１ゲート材、５ｂ：第２ゲート材、
６：マスク層、６ａ：第１マスク層、６ｂ：第２マスク層、
１１：ストッパ層、１２：ハードマスク層、１３：素子分離絶縁膜、
１４：レジスト膜、１５：ハードマスク層、１６：ライナー層、
１７：薄膜、１８：レジスト膜、
２１：素子分離溝、２２：素子分離溝、
２３：エアギャップ、２４：溝、２５：エアギャップ、
３１：側壁保護絶縁膜、３２：薄膜、３２ａ：穴、３２ｂ：盛り上がり、
３３：エアギャップ、３４：コンタクトプラグ、
ＭＣ：セルトランジスタ、ＳＧ：選択トランジスタ、ＤＧ：ダミートランジスタ

Claims (8)

  1. 基板上に、複数のパターンを有するパターン部と、前記パターンの上面よりも低い位置に平坦面を有する平坦部とを形成し、
    前記基板上に第１膜を転写することにより、前記パターンの上面上および前記平坦部の平坦面上に前記第１膜を連続的に形成し、かつ前記パターン間に第１のエアギャップを形成する、
    ことを含む半導体装置の製造方法。
  2. 前記パターンの各々は、前記基板の素子領域と、前記素子領域上の第１絶縁膜と、前記第１絶縁膜上の第１電極材とを含み、
    さらに、
    前記第１電極材および前記第１膜上に第２絶縁膜を形成し、
    前記第２絶縁膜上に第２電極材を形成し、
    前記第２電極材の形成後に前記第１膜を除去する、
    ことを含む請求項１に記載の半導体装置の製造方法。
  3. 前記第２電極材の形成後に前記第１膜を除去して、前記第１のエアギャップの体積を増大させる、請求項２に記載の半導体装置の製造方法。
  4. 前記第２電極材の形成後に前記第１膜の一部を除去して、前記第１のエアギャップの上方に前記第１膜を介して第２のエアギャップを形成する、請求項２に記載の半導体装置の製造方法。
  5. 基板上に、トランジスタとして機能可能な複数の第１パターンと、前記第１パターンと同一材料で前記第１パターン間に形成され、トランジスタとして機能不能な１つ以上の第２パターンとを形成し、
    前記基板上に第１膜を転写することにより、前記第１および第２パターン上に前記第１膜を連続的に形成し、かつ前記第１および第２パターンにおける互いに隣接するパターン間にエアギャップを形成する、
    ことを含む半導体装置の製造方法。
  6. 前記互いに隣接するパターン間の幅の最大値は、前記互いに隣接するパターン間の幅の最小値の１０００倍よりも小さい、請求項５に記載の半導体装置の製造方法。
  7. 前記最小値は、互いに隣接する前記第１パターン間の幅であり、前記最大値は、互いに隣接する前記第１パターンと前記第２パターンとの間の幅である、請求項６に記載の半導体装置の製造方法。
  8. 前記第１および第２のパターンの各々は、前記基板上の第１絶縁膜と、前記第１絶縁膜上の第１電極材と、前記第１電極材上の第２絶縁膜と、前記第２絶縁膜上の第２電極材とを含む、請求項５から７のいずれか１項に記載の半導体装置の製造方法。
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