JP2009099792A

JP2009099792A - 半導体装置の製造方法

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Publication number: JP2009099792A
Application number: JP2007270259A
Authority: JP
Inventors: Masaki Narita; 雅貴成田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-10-17
Filing date: 2007-10-17
Publication date: 2009-05-07
Anticipated expiration: 2027-10-17
Also published as: US20090104786A1; US7732338B2; JP4976977B2

Abstract

【課題】露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンを形成可能なようにする。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１上に堆積した被加工膜１５上に第１の膜１６を堆積し、パターニングしたレジスト１７をマスクに第１の膜１６を加工し、加工後の第１の膜１６に第２の膜２０を堆積し、第１の膜１６の側壁にのみ第２の膜２０を残した後、第３の膜２１を堆積し、この第３の膜２１を第１の膜１６が露出するまで除去した後、第１の膜１６を除去し、更に、第４の膜２２を堆積し、この第４の膜３３を第２の膜２０の側壁にのみ残して除去した後、第５の膜２３を堆積し、この第５の膜２３、第３の膜２１及び第４の膜２２を所望の厚さになるように加工した後、第３の膜２１と第４の膜２２を除去し、第２の膜２０と第５の膜２３をマスクにして被加工膜を加工するところに特徴を有する。
【選択図】図１４

Description

本発明は、微細なピッチを有するラインアンドスペースパターンを形成する方法であって、ＳＴＩ、ゲート電極もしくは配線パターンを形成する際に好適する半導体装置の製造方法に関する。

半導体基板上にラインアンドスペースの配線パターンを形成する場合、配線材料膜の加工によるパターン形成方法と、絶縁膜に形成した配線パターンの溝に配線材料を埋め込むことによるパターン形成方法とがある。加工によるパターン形成方法では、通常は、露光技術によって解像可能なラインアンドスペースの配線パターンと同じパターンを有するマスクを作成し、このマスクによって導電膜である下地膜を加工して所望の配線パターンを得ている。埋め込みによるパターン形成方法では、通常は、露光技術によって解像可能なラインアンドスペースの配線パターンと同じパターンを有するマスクを作成し、このマスクによって絶縁膜である下地膜をパターニングして溝を形成し、この加工された下地膜の溝に配線材料を埋め込み、その後、不要な配線材料をＣＭＰ法により研磨除去して所望の配線パターンを得ている。

上記した各パターン形成方法の場合、得られるラインアンドスペースのピッチは、露光技術の解像限界に依存する。しかし、近年の加速する微細化に伴い、露光技術によるピッチの微細化は非常に困難になっている。

これに対して、近年、露光技術の解像限界よりも微細なピッチを有するラインアンドスペースパターンを形成する方法が種々考えられている。例えば、特許文献１には、いわゆる側壁残し法と呼ばれるパターン形成方法が提案されている。この側壁残し法では、パターンの側壁に形成した膜を残存させ、それをパターンとして用いるようにしている。

この方法によれば、露光技術によるピッチの１／２のピッチのラインアンドスペースパターンを形成することができる。しかし、露光技術によるピッチを１／２にするだけでは、微細化としてまだ不十分であり、さらなる微細化が要望されている。
特開２００６−３２６４８号公報

本発明は、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンを形成することが可能な半導体装置の製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、半導体基板上に所望の被加工膜を堆積し、前記被加工膜上に第１の膜を堆積し、前記第１の膜に所定ピッチのラインアンドスペースパターンにパターニングされたレジストを形成する工程と、前記レジストをマスクに前記第１の膜を加工し、前記レジストを除去した後に加工後の前記第１の膜の表面に沿って所定ピッチの１／３の膜厚の第２の膜を堆積し、この第２の膜を加工し、前記第１の膜の側壁にのみ前記第２の膜を残す工程と、前記第１の膜の側壁にのみ前記第２の膜を残した前記半導体基板に第３の膜を堆積する工程と、前記第３の膜を前記第１の膜が露出するまで平坦化する工程と、前記平坦化工程により露出した前記第１の膜を除去し、前記第２の膜の側壁を露出する工程と、露出した前記第２の膜の側壁および平坦化された前記第３の膜の上面に沿って所定ピッチの１／３の膜厚の第４の膜を堆積する工程と、前記第４の膜を、前記第２の膜の側壁にのみ残して除去する工程と、前記第４の膜を、前記第２の膜の側壁にのみ残した後、前記半導体基板に第５の膜を堆積し、前記第５の膜、前記第２の膜、前記第３の膜及び前記第４の膜を平坦化して前記第２、前記第３、前記第４および前記第５の膜の上面を露出する工程と、露出した前記第３の膜と前記第４の膜を除去する工程と、前記第３の膜と前記第４の膜の除去により残存した前記第２の膜と前記第５の膜をマスクにして前記被加工膜を加工する工程とを備えたところに特徴を有する。

本発明によれば、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンを形成することができる。

以下、本発明をＮＡＮＤ型フラッシュメモリに適用した場合の第１の実施例について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

図２はＮＡＮＤ型フラッシュメモリのメモリセル領域の概略的な平面図である。半導体基板としてのシリコン基板１のメモリセル領域においては、図示のように素子分離領域としてのＳＴＩ２により素子形成領域である活性領域３が帯状に区画形成されている。ＳＴＩ２は、後述するようにシリコン基板１に所定間隔で形成したトレンチ（溝）内部に絶縁膜を埋め込んで形成したものである。

メモリセルトランジスタのワード線４ａおよび選択ゲートトランジスタの選択ゲート線４ｂが、シリコン基板１の上面にＳＴＩ２と直交するように配置形成されている。選択ゲート線４ｂ間の間隔は、ワード線４ａ間の間隔より広くなるように配置されている。ワード線４ａと活性領域３が交差する領域のシリコン基板１上にメモリセルトランジスタのゲート電極ＭＧが形成されている。また、選択ゲート線４ｂと活性領域３が交差する領域のシリコン基板１上に選択ゲートトランジスタのゲート電極ＳＧが形成されている。さらに、選択ゲート線４ｂ間の活性領域３上に、ビット線コンタクト３１が形成されている。

図１は、図２中に示した切断線Ａ−Ａで切断した縦断面の模式図、即ち、メモリセルトランジスタの活性領域３に沿った断面を示している。この図１において、シリコン基板１には、図２に示すＳＴＩ２により分離形成された活性領域３の表面に、ゲート絶縁膜としてのゲート酸化膜５が形成され、この上にゲート電極ＭＧが所定間隔で形成されている。ゲート電極ＭＧは、下から第１の導体膜としての多結晶シリコン膜６、ゲート間絶縁膜としてのＯＮＯ（oxide-nitride-oxide）膜７、第２の導体膜としての多結晶シリコン膜８およびこの上部をシリサイド化して形成したシリサイド層としてのコバルトシリサイド（ＣｏＳｉ）膜９から構成されている。多結晶シリコン膜６はフローティングゲート電極として、また多結晶シリコン膜８はコントロール電極として機能するものである。

なお、ゲート間絶縁膜はアルミナ層を有する高誘電率膜であっても良い。さらに、シリサイド層としてはニッケル層などであっても良い。
ゲート電極ＭＧの側壁部およびゲート酸化膜５を介したゲート電極ＭＧ間のシリコン基板１上には、ＬＰＣＶＤ（low pressure chemical vapor deposition）法により形成されたＨＴＯ（high temperature oxide）膜１０が第２の絶縁膜としてゲート電極ＭＧの側壁部およびシリコン基板１の上面に沿って形成され、その内側部分のゲート電極ＭＧ間には第１の層間絶縁膜としてのＴＥＯＳ酸化膜１１が埋め込まれている。このゲート電極ＭＧに埋め込まれたＴＥＯＳ膜１１は、その上面の高さがゲート電極ＭＧのシリコン基板１上面からの高さとほぼ等しい位置まで埋め込まれている。

ゲート電極ＭＧの上面およびＴＥＯＳ膜１１の上面にバリア膜として機能するシリコン窒化膜１２が形成され、その上部に第３の層間絶縁膜としてのｄ−ＴＥＯＳ膜１３が形成されている。ゲート電極ＭＧ間にはＴＥＯＳ膜１１がゲート電極ＭＧの上端付近まで埋め込まれているので、シリコン窒化膜１２はゲート電極ＭＧの下部に入り込むことなく形成されている。

次に、上記した構成のゲート電極ＭＧの製造工程の中の、特にはゲート電極加工用のラインアンドスペースパターン（即ち、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターン）を形成する製造工程について説明する。

まず、図３に示すように、半導体基板であるシリコン基板１に、熱酸化技術を用いてゲート酸化膜５を形成する。続いて、ＬＰＣＶＤ法にてＰ（リン）−doped多結晶シリコン膜６を堆積する。更に、ゲート間絶縁膜としてのＯＮＯ膜（ＳｉＯ_２−ＳｉＮ−ＳｉＯ_２積層からなるインターポリ絶縁膜）７を形成し、このＯＮＯ膜７上にコントロールゲート電極用のＰ−doped多結晶シリコン膜８を成膜する。

続いて、シリコン窒化膜１４を成膜し、被加工膜としてのシリコン酸化膜１５を堆積する。そして、図４に示すように、シリコン酸化膜１５の上に、第１の膜としてホウ素をドープしたシリコン酸化膜であるＢＳＧ膜１６を堆積する。この後、リソグラフィ技術を用いて、フォトレジスト膜をパターニングして所定ピッチの（幅と間隔が同じ）ラインアンドスペースパターンのレジスト１７を形成する。尚、ＢＳＧ膜１６の上には、レジスト１７の解像度を上げるために用いる反射防止膜１８が形成されている。

次に、レジスト１７をマスクとしてＢＳＧ膜１６をＲＩＥ法によりシリコン酸化膜１５の表面が露出するまで加工する。その後、レジスト１７を除去し、図５に示すように、所定ピッチのラインアンドスペースパターンが形成されたＢＳＧ膜１９を得る。続いて、図６に示すように、上記ＢＳＧ膜１９の表面およびシリコン酸化膜１５の上面に沿って、第２の膜としてアモルファスシリコン膜２０を堆積する。ここで、アモルファスシリコン膜２０の膜厚は、レジスト１７のラインアンドスペースパターンのライン寸法ｄの１／３とほぼ等しくなるように設定する。そして、図７に示すように、このアモルファスシリコン膜２０を、ＢＳＧ膜１９の側壁にだけ残るようにＲＩＥ法により除去する。ここで、図７において、ＲＩＥ法による除去により、アモルファスシリコン膜２０の上部には傾斜面が形成される。

次に、図８に示すように、ＢＳＧ膜１９の側壁にアモルファスシリコン膜２０を残した状態で、第３の膜としてシリコン窒化膜２１を堆積し、更に、そのシリコン窒化膜２１をＢＳＧ膜１９が露出するまで除去する。この場合、ＲＩＥ法を用いても良いし、ＣＭＰ法を用いても良い。シリコン窒化膜２１をＢＳＧ膜１９が露出するまで除去した後、図９に示すように、薬液によりＢＳＧ膜１９を除去する。

次に、ＢＳＧ膜１９を除去した後、図１０に示すように、第４の膜としてＢＳＧ膜２２を、露出したアモルファスシリコン膜２０の側面、シリコン酸化膜１５の上面、シリコン窒化膜２１の上面に沿って堆積する。ここで、ＢＳＧ膜２２の膜厚は、レジスト１７のラインアンドスペースパターンのライン寸法ｄの１／３とほぼ等しくなるように設定する。この後、図１１に示すように、第３の膜であるシリコン窒化膜２１が露出するまでＲＩＥ法でＢＳＧ膜２２を除去する。ここで、図１１において、ＲＩＥ法による除去により、ＢＳＧ膜２２の上部には傾斜面が形成される。

続いて、図１２に示すように、第５の膜として、第２の膜（アモルファスシリコン膜２０）と同一のアモルファスシリコン膜２３を堆積する。そして、図１３に示すように、アモルファスシリコン膜２０の上部の傾斜面およびＢＳＧ膜２２の上部の傾斜面がなくなるまで、アモルファスシリコン膜２０、２３、シリコン窒化膜２１及びＢＳＧ膜２２をＣＭＰ法で除去する。この場合、ＣＭＰ法の代わりに、ＲＩＥ法を用いても良い。

その後、図１４に示すように、第４の膜であるＢＳＧ膜２２と、第３の膜であるシリコン窒化膜２１とをそれぞれ薬液にて除去する。この構成の場合、シリコン酸化膜（被加工膜）１２の上に形成されたアモルファスシリコン膜（第２の膜）２０とアモルファスシリコン膜（第５の膜）２３からなるラインアンドスペースパターン２４のピッチは、図４に示すレジスト１７のラインアンドスペースパターン（即ち、リソグラフィ技術により形成するラインアンドスペースパターン）のピッチの１／３となる。これにより、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンを形成可能なことがわかる。例えば、レジスト１７のラインアンドスペースパターンのライン寸法（スペース寸法）ｄを０．３μｍとすれば、ライン寸法（スペース寸法）が０．１μｍであるラインアンドスペースパターン２４を得ることが可能となる。

そして、この後は、アモルファスシリコン膜２０とアモルファスシリコン膜２３からなるラインアンドスペースパターン２４をマスクにしてシリコン酸化膜１５をＲＩＥ法により加工する。これ以降の加工工程については、周知のゲート電極の加工工程と同じであり、説明を省略する。

なお、アモルファスシリコン膜２０が、図１２に示すように、一方の上部のみ傾斜面を有する非対称形状のまま、そのアモルファスシリコン膜２０をマスクにシリコン酸化膜１５をＲＩＥ法によりエッチングすると、エッチングされたシリコン酸化膜１５の寸法精度が悪くなったり、寸法精度を維持するためのＲＩＥの条件が厳しくなるという問題がある。本実施例によれば、図１３に示すように、アモルファスシリコン膜２０の傾斜面がなくなるまでアモルファスシリコン膜２０、２３、シリコン窒化膜２１及びＢＳＧ膜２２をエッチングしているため、図１４の状態で、アモルファスシリコン膜２０、２３は左右均等の矩形状となり、上述した問題点が無くなる。

このような構成の本実施例によれば、シリコン基板１上に所望のシリコン酸化膜１５を堆積し、シリコン酸化膜１５上にＢＳＧ膜１６を堆積し、ＢＳＧ膜１６上にレジスト１７を形成する工程と、レジスト１７をマスクにＢＳＧ膜１６を加工し、レジスト１７を除去する工程を含み、加工後のＢＳＧ膜１９にアモルファスシリコン膜２０を堆積し、このアモルファスシリコン膜２０を加工し、ＢＳＧ膜１９の側壁にのみアモルファスシリコン膜２０を残す工程と、ＢＳＧ膜１９の側壁にのみアモルファスシリコン膜２０を残した状態でシリコン酸化膜１５上にシリコン窒化膜２１を堆積する工程と、シリコン窒化膜２１をＢＳＧ膜１９が露出するまで除去する工程と、露出したＢＳＧ膜１９を除去する工程と、ＢＳＧ膜１９を除去後にＢＳＧ膜２２を堆積する工程と、ＢＳＧ膜２２を、アモルファスシリコン膜２０の側壁にのみ残して除去する工程と、ＢＳＧ膜２２を、アモルファスシリコン膜２０の側壁にのみ残した後、アモルファスシリコン膜２３を堆積し、アモルファスシリコン膜２３、シリコン窒化膜２１、アモルファスシリコン膜２０及びＢＳＧ膜２２をアモルファスシリコン膜２０及びＢＳＧ膜２２の傾斜面がなくなるまで除去する工程と、シリコン窒化膜２１とＢＳＧ膜２２を除去する工程とを備え、アモルファスシリコン膜２０とアモルファスシリコン膜２３をマスクにしてシリコン酸化膜１５を加工するように構成したので、シリコン酸化膜１５の上に形成されたアモルファスシリコン膜２０とアモルファスシリコン膜２３からなるラインアンドスペースパターン２４のピッチは、図３に示すレジスト１７のラインアンドスペースパターン（即ち、リソグラフィ技術により形成するラインアンドスペースパターン）のピッチの１／３となり、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンを形成可能となる。

図１５及び図１６は、本発明の第２の実施例を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。この第２の実施例においては、ラインアンドスペースパターンのレジスト１７でＢＳＧ膜１６（第１の膜）を加工する際に、パターンを転写するための転写層２４を入れるように構成した。

具体的には、ＢＳＧ膜１６の上にカーボン系の膜からなる転写層２４を形成した。このカーボン系の膜からなる転写層２４は、塗布膜であっても良いし、ＣＶＤ膜であっても良い。尚、転写層２４の上には、ＳＯＧ膜２５を形成している。図１６は、転写層２４にレジスト１７のパターンを転写した状態を示す。また、転写層２４としては、Ｓｉを含んだ反射防止膜（ＤＡＲＫ）や、Ｓｉ含有カーボン膜を用いるように構成しても良い。

また、上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。

（他の実施形態）
本発明は、上記各実施例にのみ限定されるものではなく、次のように変形または拡張できる。

上記各実施例においては、第１の膜、第２の膜、第３の膜、第４の膜、第５の膜を、それぞれＢＳＧ膜１６、アモルファスシリコン膜２０、シリコン窒化膜２１、ＢＳＧ膜２２、アモルファスシリコン膜２３で構成したが、他の膜で構成しても良い。この場合、第１の膜、第２の膜、第３の膜、第４の膜、第５の膜のいずれかは、少なくともシリコン酸化膜、シリコン窒化膜、Ｓｉ膜を含むように構成することが好ましい。

また、上記各実施例では、第２の膜と第５の膜を同一の膜（アモルファスシリコン膜）で構成したが、これに限られるものではなく、被加工膜とエッチング選択比がとれれば、異なる材質の膜で第２の膜と第５の膜を構成しても良い。

更に、上記各実施例においては、本発明をゲート電極を加工する製造工程に適用したが、これに限られるものではなく、例えばＳＴＩ或いは配線パターンを形成する製造工程に適用しても良い。

本発明の第１の実施例を示すメモリセルトランジスタの模式的な断面図ゲート電極とＳＴＩの配置状態を示す模式的な平面図製造工程の一段階における模式的な断面図（その１）製造工程の一段階における模式的な断面図（その２）製造工程の一段階における模式的な断面図（その３）製造工程の一段階における模式的な断面図（その４）製造工程の一段階における模式的な断面図（その５）製造工程の一段階における模式的な断面図（その６）製造工程の一段階における模式的な断面図（その７）製造工程の一段階における模式的な断面図（その８）製造工程の一段階における模式的な断面図（その９）製造工程の一段階における模式的な断面図（その１０）製造工程の一段階における模式的な断面図（その１１）製造工程の一段階における模式的な断面図（その１２）本発明の第２の実施例を示す製造工程の一段階における模式的な断面図（その１）製造工程の一段階における模式的な断面図（その２）

符号の説明

図面中、１はシリコン基板（半導体基板）、２はＳＴＩ、３は活性領域、１５はシリコン酸化膜（被加工膜）、１６はＢＳＧ膜（第１の膜）、１７はレジスト、２０はアモルファスシリコン膜（第２の膜）、２１はシリコン窒化膜（第３の膜）、２２はＢＳＧ膜（第４の膜）、２３はアモルファスシリコン膜（第５の膜）、２４は転写層である。

Claims

半導体基板上に所望の被加工膜を堆積し、前記被加工膜上に第１の膜を堆積し、前記第１の膜に所定ピッチのラインアンドスペースパターンにパターニングされたレジストを形成する工程と、
前記レジストをマスクに前記第１の膜を加工し、前記レジストを除去した後に加工後の前記第１の膜の表面に沿って所定ピッチの１／３の膜厚の第２の膜を堆積し、この第２の膜を加工し、前記第１の膜の側壁にのみ前記第２の膜を残す工程と、
前記第１の膜の側壁にのみ前記第２の膜を残した前記半導体基板に第３の膜を堆積する工程と、
前記第３の膜を前記第１の膜が露出するまで平坦化する工程と、
前記平坦化工程により露出した前記第１の膜を除去し、前記第２の膜の側壁を露出する工程と、
露出した前記第２の膜の側壁および平坦化された前記第３の膜の上面に沿って所定ピッチの１／３の膜厚の第４の膜を堆積する工程と、
前記第４の膜を、前記第２の膜の側壁にのみ残して除去する工程と、
前記第４の膜を、前記第２の膜の側壁にのみ残した後、前記半導体基板に第５の膜を堆積し、前記第５の膜、前記第２の膜、前記第３の膜及び前記第４の膜を平坦化して前記第２、前記第３、前記第４および前記第５の膜の上面を露出する工程と、
露出した前記第３の膜と前記第４の膜を除去する工程と、
前記第３の膜と前記第４の膜の除去により残存した前記第２の膜と前記第５の膜をマスクにして前記被加工膜を加工する工程とを備えたことを特徴とする半導体装置の製造方法。
前記被加工膜はシリコン酸化膜、前記第３の膜はシリコン窒化膜からなり、前記第１の膜と前記第４の膜は、前記被加工膜及び前記第３の膜と選択性を有する同一種類の膜からなり、前記第２の膜と前記第５の膜は、前記被加工膜及び前記第３の膜ならびに前記第１の膜と選択性を有する同一種類の膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
前記第１の膜及び前記第４の膜はＢＳＧ膜であり、前記第２の膜及び前記第５の膜はアモルファスシリコン膜であることを特徴とする請求項２記載の半導体装置の製造方法。
前記第１の膜の側壁にのみ前記第２の膜を残す工程では、前記第２の膜の上部に傾斜面が形成され、前記第２の膜の側壁にのみ前記第４の膜を残して除去する工程では、前記第４の膜の上部に傾斜面が形成され、前記第２、前記第３、前記第４および前記第５の膜の上面を露出する工程では、前記第２の膜の傾斜面および前記第４の膜の傾斜面が無くなるまで平坦化することを特徴とする請求項１記載の半導体装置の製造方法。
前記第１の膜と前記レジストとの間にパターンを転写する転写層を形成することを特徴とする請求項１記載の半導体装置の製造方法。