KR20180029925A - 스페이서 및 하드마스크 애플리케이션을 위한 실란 및 알킬실란 종으로부터의 보란 매개 탈수소화 프로세스 - Google Patents

스페이서 및 하드마스크 애플리케이션을 위한 실란 및 알킬실란 종으로부터의 보란 매개 탈수소화 프로세스 Download PDF

Info

Publication number
KR20180029925A
KR20180029925A KR1020170116699A KR20170116699A KR20180029925A KR 20180029925 A KR20180029925 A KR 20180029925A KR 1020170116699 A KR1020170116699 A KR 1020170116699A KR 20170116699 A KR20170116699 A KR 20170116699A KR 20180029925 A KR20180029925 A KR 20180029925A
Authority
KR
South Korea
Prior art keywords
amorphous silicon
boron
silicon layer
substrate
doped amorphous
Prior art date
Application number
KR1020170116699A
Other languages
English (en)
Other versions
KR102513424B1 (ko
Inventor
루이 쳉
지킹 두안
밀린드 가드레
프라켓 피. 자
아브히지트 바수 말릭
디네쉬 파디
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20180029925A publication Critical patent/KR20180029925A/ko
Application granted granted Critical
Publication of KR102513424B1 publication Critical patent/KR102513424B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본원에서 설명되는 구현들은 일반적으로, 집적 회로들의 제작에 관한 것이고, 특히, 반도체 기판 상의 붕소-도핑된 비정질 실리콘 층들의 증착에 관한 것이다. 일 구현에서, 기판 상에 붕소-도핑된 비정질 실리콘 층을 형성하는 방법이 제공된다. 방법은, 기판 위에 미리 결정된 두께의 희생 유전체 층을 증착하는 단계, 기판의 상측 표면을 노출시키기 위해, 희생 유전체 층의 부분들을 제거함으로써, 기판 상에 패터닝된 피처들을 형성하는 단계, 기판의 노출된 상측 표면 및 패터닝된 피처들 상에 미리 결정된 두께의 붕소-도핑된 비정질 실리콘 층을 등각적으로 증착하는 단계, 및 붕소-도핑된 비정질 실리콘 층으로부터 형성된 측벽 스페이서들 내에 충전된 패터닝된 피처들을 제공하기 위해, 이방성 에칭 프로세스를 사용하여, 기판의 상측 표면 및 패터닝된 피처들의 상측 표면으로부터 붕소-도핑된 비정질 실리콘 층을 선택적으로 제거하는 단계를 포함한다.

Description

스페이서 및 하드마스크 애플리케이션을 위한 실란 및 알킬실란 종으로부터의 보란 매개 탈수소화 프로세스{BORANE MEDIATED DEHYDROGENATION PROCESS FROM SILANE AND ALKYLSILANE SPECIES FOR SPACER AND HARDMASK APPLICATION}
[0001] 본원에서 설명되는 구현들은 일반적으로, 집적 회로들의 제작에 관한 것으로, 특히, 반도체 기판 상의 붕소-도핑된 비정질 실리콘(a-Si) 층들의 증착에 관한 것이다.
[0002] 집적 회로들은 수백만개의 트랜지스터들, 캐패시터들, 및 레지스터들을 단일 칩 상에 포함할 수 있는 복잡한 디바이스들로 진화되었다. 칩 설계들의 진화는 더 빠른 회로 및 더 큰 회로 밀도를 지속적으로 수반한다. 더 큰 회로 밀도들을 갖는 더 빠른 회로들에 대한 요구들은 그러한 집적 회로들을 제작하는데 사용되는 재료들에 대해 대응하는 요구들을 강요한다. 특히, 집적 회로 컴포넌트들의 치수들이 서브-미크론 스케일로 감소됨에 따라, 이제는, 그러한 컴포넌트들로부터 적합한 전기 성능을 획득하기 위해, 낮은 저항률의 전도성 재료들 뿐만 아니라 낮은 유전 상수의 절연 재료들을 사용하는 것이 필요하다.
[0003] 더 큰 집적 회로 밀도들에 대한 요구들은 또한, 집적 회로 컴포넌트들의 제조에서 사용되는 프로세스 시퀀스들에 대한 요구들을 강요한다. 예컨대, 통상적인 포토리소그래피 기법들을 사용하는 프로세스 시퀀스들에서, 에너지 민감성 레지스트의 층이 기판 상에 배치된 재료 층들의 스택 위에 형성된다. 에너지 민감성 레지스트 층은 포토레지스트 마스크를 형성하기 위해 패턴의 이미지에 노출된다. 그 후에, 에칭 프로세스를 사용하여 마스크 패턴이 스택의 재료 층들 중 하나 또는 그 초과로 전사된다. 에칭 프로세스에서 사용되는 케미컬 에턴트는 에너지 민감성 레지스트의 마스크에 대한 에칭 선택성보다 스택의 재료 층들에 대해 더 큰 에칭 선택성을 갖도록 선택된다. 즉, 케미컬 에천트는 에너지 민감성 레지스트보다 훨씬 더 빠른 레이트로 재료 스택의 하나 또는 그 초과의 층들을 에칭한다. 레지스트이 비한 스택의 하나 또는 그 초과의 재료 층들에 대한 에칭 선택성은 에너지 민감성 레지스트가 패턴 전사의 완료 전에 소모되는 것을 방지한다. 따라서, 고도로 선택적인 에천트는 정확한 패턴 전사를 향상시킨다.
[0004] 패턴 치수들이 감소됨에 따라, 패턴 해상도를 제어하기 위해, 에너지 민감성 레지스트의 두께가 또한 대응하여 감소된다. 그러한 얇은 레지스트 층들은, 케미컬 에천트에 의한 공격으로 인해, 패턴 전사 프로세스 동안에 아래 놓인 재료 층들을 마스킹하는데 불충분할 수 있다. 하드마스크라고 호칭되는 중간 층(예컨대, 실리콘 산질화물, 실리콘 카빈, 또는 탄소 막)이 종종, 케미컬 에천트에 대한 더 큰 저항으로 인해, 패턴 전사를 용이하게 하기 위해, 에너지 민감성 레지스트 층과 아래 놓인 재료 층들 사이에서 사용된다. 고 에칭 선택성 및 고 증착 레이트들 양자 모두를 갖는 하드마스크 재료들이 바람직하다. 임계 치수들(CD)이 감소됨에 따라, 현재의 하드마스크 재료들은 아래 놓인 재료들에 관하여 원하는 에칭 선택성을 갖지 않고, 종종 증착하기 어렵게 된다.
[0005] 따라서, 개선된 하드마스크 층 및 개선된 하드마스크 층들을 증착하기 위한 방법들에 대한 필요성이 본 기술분야에 존재한다.
[0006] 본원에서 설명되는 구현들은 일반적으로, 집적 회로들의 제작에 관한 것으로, 특히, 반도체 기판 상의 붕소-도핑된 비정질 실리콘 층들의 증착에 관한 것이다. 일 구현에서, 기판 상에 붕소-도핑된 비정질 실리콘 층을 형성하는 방법이 제공된다. 방법은, 기판 위에 미리 결정된 두께의 희생 유전체 층을 증착하는 단계, 기판의 상측 표면을 노출시키기 위해, 희생 유전체 층의 부분들을 제거함으로써, 기판 상에 패터닝된 피처들을 형성하는 단계, 패터닝된 피처들 및 기판의 노출된 상측 표면 상에 미리 결정된 두께의 붕소-도핑된 비정질 실리콘 층을 등각적으로 증착하는 단계, 및 붕소-도핑된 비정질 실리콘 층으로부터 형성된 측벽 스페이서들 내에 충전된 패터닝된 피처들을 제공하기 위해, 이방성 에칭 프로세스를 사용하여, 패터닝된 피처들의 상측 표면 및 기판의 상측 표면으로부터 붕소-도핑된 비정질 실리콘 층을 선택적으로 제거하는 단계를 포함한다.
[0007] 다른 구현에서, 프로세싱 챔버에서 기판 상에 붕소-도핑된 비정질 실리콘 층을 형성하는 방법이 제공된다. 방법은, 기판 상에 형성된 패터닝된 피처들 상에 붕소-도핑된 비정질 실리콘 층을 등각적으로 증착하고, 그 후에, 붕소-도핑된 비정질 실리콘 층으로부터 형성된 측벽 스페이서들 내에 충전된 패터닝된 피처들을 제공하기 위해, 이방성 에칭 프로세스를 사용하여, 패터닝된 피처들의 상측 표면 및 기판의 상측 표면으로부터 붕소-도핑된 비정질 실리콘 층을 선택적으로 제거하는 단계를 포함한다.
[0008] 또 다른 구현에서, 프로세싱 챔버에서 기판 상에 비정질 실리콘 층을 형성하는 방법이 제공된다. 방법은 기판 위에 미리 결정된 두께의 희생 유전체 층을 증착하는 단계를 포함한다. 방법은 기판의 상측 표면을 노출시키기 위해, 희생 유전체 층의 부분들을 제거함으로써, 기판 상에 패터닝된 피처들을 형성하는 단계를 더 포함한다. 방법은 열 화학 기상 증착 프로세스를 사용하여, 패터닝된 피처들 및 기판의 노출된 상측 표면 상에 미리 결정된 두께의 붕소-도핑된 비정질 실리콘 층을 등각적으로 증착하는 단계를 더 포함한다. 열 기상 증착 프로세스는, 프로세싱 챔버 내로 디보란(B2H6) 또는 디메틸아민 보란[NH(CH3)2BH3](DMAB)을 유동시키고, 프로세싱 챔버 내로 실란-함유 가스 혼합물을 유동시키는 것을 포함한다. 방법은, 붕소-도핑된 비정질 실리콘 층으로부터 형성된 측벽 스페이서들 내에 충전된 패터닝된 피처들을 제공하기 위해, 이방성 에칭 프로세스를 사용하여, 패터닝된 피처들의 상측 표면 및 기판의 상측 표면으로부터 붕소-도핑된 비정질 실리콘 층을 선택적으로 제거하는 단계를 더 포함한다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된, 본 구현들의 보다 구체적인 설명이 구현들을 참조로 하여 이루어질 수 있는데, 이러한 구현들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 본 개시내용의 전형적인 구현들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본원에서 설명되는 구현들의 실시를 위해 사용될 수 있는 장치의 개략도를 도시한다.
[0011] 도 2는 본원에서 설명되는 구현들에 따른, 붕소-도핑된 비정질 실리콘 막을 증착하기 위한 방법의 일 구현을 도시하는 프로세스 흐름도이다.
[0012] 도 3은 본원에서 설명되는 구현들에 따른 패터닝 프로세스에서 스페이서 마스크로서 본원에서 설명되는 붕소-도핑된 비정질 실리콘 막을 사용하기 위한 방법의 일 구현을 도시하는 프로세스 흐름도이다.
[0013] 도 4a 내지 도 4e는 도 3의 프로세스 흐름도에 따라 형성된 구조의 개략적인 측면도들이다.
[0014] 도 5a 내지 도 5l은 재료 층을 에칭하기 위해 하드마스크로서 본원에서 설명되는 붕소-도핑된 비정질 실리콘 층을 사용하기 위한 프로세스의 일 구현의 개략적인 측면도들이다.
[0015] 도 6은 본원에서 설명되는 구현들에 따른, 실리콘 맨드릴(mandrel) 상에 형성된 등각 붕소-도핑된 비정질 실리콘 막을 도시하는 SEM 이미지이다.
[0016] 도 7은 상이한 디실란 유량들에서의 붕소 원소 농도를 도시하는 플롯이다.
[0017] 이해를 용이하게 하기 위하여, 도면들에 대해 공통인 동일한 엘리먼트들을 지시하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 구현의 엘리먼트들 및 특징들이, 추가적인 설명 없이 다른 구현들에 유익하게 포함될 수 있다는 것이 고려된다.
[0018] 다음의 개시내용은 기판 상의 하드마스크 막들 및 스페이서 막들의 증착을 위한 기법들 및 막들을 설명한다. 특정한 세부사항들이 본 개시내용의 다양한 구현들의 철저한 이해를 제공하기 위해 다음의 설명에서 그리고 도 1 내지 도 7에서 제시된다. 종종 증착 및 에칭 프로세스들과 연관되는 잘-알려진 구조들 및 시스템들을 설명하는 다른 세부사항들은 다양한 구현들의 설명을 불필요하게 불명료히 하는 것을 방지하도록 다음의 개시내용에서 제시되지 않는다.
[0019] 도면들에서 도시된 세부사항들, 치수들, 각도들, 및 다른 특징들 중 다수는 단지 특정한 구현들의 예시일 뿐이다. 따라서, 다른 구현들이 본 개시내용의 사상 또는 범위로부터 벗어나지 않으면서 다른 세부사항들, 컴포넌트들, 치수들, 각도들, 및 특징들을 가질 수 있다. 부가하여, 본 개시내용의 추가적인 구현들은 아래에서 설명되는 세부사항들 중 여러개가 없이도 실시될 수 있다.
[0020] 본원에서 설명되는 구현들은, 임의의 적합한 박막 증착 시스템을 사용하여 수행될 수 있는 열 CVD 및/또는 플라즈마-강화 화학 기상 증착(PECVD) 프로세스를 참조하여 아래에서 설명될 것이다. 적합한 시스템들의 예들은, DXZ® 프로세싱 챔버를 사용할 수 있는 CENTURA® 시스템들, PRECISION 5000® 시스템들, PRODUCER® 시스템들, PRODUCER® GTTM 시스템들, PRODUCER® XP PrecisionTM 시스템들, 및 PRODUCER® SETM 시스템들을 포함하는데, 이들은 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 상업적으로 입수가능하다. 열 CVD 및 PECVD 프로세스들을 수행할 수 있는 다른 툴들이 또한, 본원에서 설명되는 구현들로부터 이익을 얻도록 적응될 수 있다. 부가하여, 본원에서 설명되는 열 CVD 및/또는 PECVD 프로세스들을 가능하게 하는 임의의 시스템이 유리하게 하기 위해 사용될 수 있다. 본원에서 설명되는 장치 설명은 예시적이고, 본원에서 설명되는 구현들의 범위를 제한하는 것으로 해석 또는 이해되지 않아야 한다.
[0021] 실란 및 알킬실란 종의 열 분해는, 가스-상 전구체가 기판 상에 증착되는 고체 상 입자들을 발생시키는 복잡한 반응이다. 이 영역이 50년 이상 연구되었지만, 다수의 어려운 문제들이 남아 있다. 예컨대, 섭씨 500 도 또는 그 미만의 온도들에서의 실란의 열 분해는 매우 느리다. PECVD가 전구체로서 실란 종을 사용하여 비정질 실리콘(a-Si)을 증착하기 위한 가장 통상적으로 사용되는 방법이지만, PECVD a-Si 프로세스는 증착된 막의 불량한 등각성을 겪고, 플라즈마 환경이 증착 동안에 아래 놓인 막을 손상시킨다. 본원에서 설명되는 구현들은, 보란 매개 탈수소화 프로세스를 사용함으로써, 실란 및 알킬실란 종의 탈수소화를 섭씨 80 도만큼 낮은 온도들로 감소시키는 신규한 방법을 제공한다.
[0022] 일 구현에서, 붕소-도핑된 a-Si 막은 열 CVD 프로세스에 의해 증착되었다. 디보란(B2H6) 또는 디메틸아민 보란[NH(CH3)2BH3](DMAB)이 증착 프로세스에서 보란을 제공하기 위한 소스 가스로서 사용되었다. 디보란/DMAB 가스 혼합물의 유동은 약 1 sccm 내지 5000 sccm의 범위에 있었다. 캐리어 가스, 예컨대 아르곤, 헬륨, 또는 수소 가스(H2)가 또한 CVD 챔버에 전달되었다. 실리콘-함유 소스 가스 혼합물, 예컨대 실란, 디실란, 또는 더 높은 차수의 실란들(예컨대, 테트라실란)이 a-Si 증착을 위한 전구체로서 사용되었다. 실리콘-함유 고스 가스 혼합물의 유량은 1 sccm 내지 5000 sccm의 범위에 있었다. 챔버 온도는 섭씨 80 도 내지 섭씨 550 도의 범위에 있었다. 챔버 압력은 100 mTorr 내지 300 Torr의 범위에 있었다.
[0023] 도 1은 본원에서 설명되는 구현들에 따른, 붕소-도핑된 비정질 실리콘 층 증착을 수행하기 위해 사용될 수 있는 기판 프로세싱 시스템(132)의 개략도를 도시한다. 적합한 시스템들의 예들은, DxZTM 프로세싱 챔버를 사용할 수 있는 CENTURA® 시스템들, PRECISION 5000® 시스템들, PRODUCERTM 시스템들, PRODUCER GTTM, 및 PRODUCER SETM 프로세싱 챔버들을 포함하고, 이들은 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 상업적으로 입수가능하다. 다른 제조자들로부터 입수가능한 프로세싱 시스템을 포함하는 다른 프로세싱 시스템이 본원에서 설명되는 구현들을 실시하기 위해 적응될 수 있다는 것이 고려된다.
[0024] 기판 프로세싱 시스템(132)은 가스 패널(130) 및 제어기(110)에 커플링된 프로세싱 챔버(100)를 포함한다. 프로세싱 챔버(100)는 일반적으로, 상단 벽(124), 측벽(101), 및 바닥 벽(122)을 포함하는데, 이들은 프로세싱 볼륨(126)을 정의한다. 기판을 지지하기 위한 지지 페데스탈(150)이 프로세싱 챔버(100)의 프로세싱 볼륨(126)에 제공된다. 지지 페데스탈(150)은 스템(160)에 의해 지지되고, 전형적으로 알루미늄, 세라믹, 및 다른 적합한 재료들로 제작될 수 있다. 지지 페데스탈(150)은 변위 메커니즘(미도시)을 사용하여 프로세싱 챔버(100) 내부에서 수직 방향으로 이동될 수 있다.
[0025] 지지 페데스탈(150)은 지지 페데스탈(150)의 표면(192) 상에 지지된 기판(190)의 온도를 제어하는데 적합한 가열기 엘리먼트(170)를 포함할 수 있다. 가열기 엘리먼트(170)는 지지 페데스탈에 매립될 수 있다. 지지 페데스탈(150)은 전력 공급부(106)로부터 가열기 엘리먼트(170)로 전류를 인가함으로써 저항식으로 가열될 수 있다. 가열기 엘리먼트(170)는 니켈-철-크롬 합금(예컨대, INCOLOY®) 시스 튜브에 봉지된(encapsulated) 니켈-크롬 와이어로 제조될 수 있다. 전력 공급부(106)로부터 공급되는 전류는, 가열기 엘리먼트(170)에 의해 생성되는 열을 제어하고, 그에 따라, 막 증착 동안에 기판(190) 및 지지 페데스탈(150)을 실질적으로 일정한 온도로 유지하기 위해, 제어기(110)에 의해 조절된다. 공급되는 전류는 지지 페데스탈(150)의 온도를 섭씨 약 100 도 내지 섭씨 약 700 도로 선택적으로 제어하기 위해 조정될 수 있다.
[0026] 열전대와 같은 온도 센서(172)가 통상적인 방식으로 지지 페데스탈(150)의 온도를 모니터링하기 위해 지지 페데스탈(150)에 매립될 수 있다. 측정된 온도는 기판을 원하는 온도로 유지하도록 가열기 엘리먼트(170)에 공급되는 전력을 제어하기 위해 제어기(110)에 의해 사용된다.
[0027] 진공 펌프(102)가 프로세싱 챔버(100)의 바닥에 형성된 포트에 커플링된다. 진공 펌프(102)는 프로세싱 챔버(100)에서 원하는 가스 압력을 유지하기 위해 사용된다. 진공 펌프(102)는 또한, 프로세싱 챔버(100)로부터 프로세싱-후 가스들 및 프로세스의 부산물들을 진공배기시킨다.
[0028] 기판 프로세싱 시스템(132)은 챔버 압력을 제어하기 위한 부가적인 장비, 예컨대, 챔버 압력을 제어하기 위해 프로세싱 챔버(100)와 진공 펌프(102) 사이에 위치된 밸브들(예컨대, 스로틀 밸브들 및 격리 밸브들)을 더 포함할 수 있다.
[0029] 복수의 구멍들(128)을 갖는 샤워페드(120)가 지지 페데스탈(150) 위에서 프로세싱 챔버(100)의 상단 상에 배치된다. 샤워헤드(120)의 구멍들(128)은 프로세싱 챔버(100) 내로 프로세스 가스들을 도입하기 위해 활용된다. 구멍들(128)은 상이한 프로세스 요건들을 위한 다양한 프로세스 가스들의 유동을 용이하게 하기 위해 상이한 사이즈들, 수, 분포들, 형상, 설계, 및 직경들을 가질 수 있다. 샤워헤드(120)는 프로세싱 동안에 프로세싱 볼륨(126)에 다양한 가스들이 공급되게 허용하는 가스 패널(130)에 연결된다. 기판(190)의 표면(191) 상의 재료의 증착을 발생시키는, 프로세스 가스들의 열 분해를 향상시키기 위해, 샤워헤드(120)에서 빠져나가는 프로세스 가스 혼합물로부터 플라즈마가 형성된다.
[0030] 샤워헤드(120) 및 지지 페데스탈(150)은 프로세싱 볼륨(126)에서 이격된 전극들의 쌍을 형성할 수 있다. 하나 또는 그 초과의 RF 전력 소스들(140)이, 샤워헤드(120)와 지지 페데스탈(150) 사이의 플라즈마의 생성을 용이하게 하기 위해, 정합 네트워크(138)를 통해 샤워헤드(120)에 바이어스 전위를 제공한다. 대안적으로, RF 전력 소스들(140) 및 정합 네트워크(138)는, 샤워헤드(120)에 커플링될 수 있거나, 지지 페데스탈(150)에 커플링될 수 있거나, 또는 샤워헤드(120)와 지지 페데스탈(150) 양자 모두에 커플링될 수 있거나, 또는 프로세싱 챔버(100) 외부에 배치된 안테나(미도시)에 커플링될 수 있다. 일 구현에서, RF 전력 소스들(140)은 약 50 kHz 내지 약 13.6 MHz의 주파수로 약 100 와트 내지 약 3,000 와트를 제공할 수 있다. 다른 구현에서, RF 전력 소스들(140)은 약 50 kHz 내지 약 13.6 MHz의 주파수로 약 500 와트 내지 약 1,800 와트를 제공할 수 있다.
[0031] 제어기(110)는, 프로세스 시퀀스를 제어하고 가스 패널(130)로부터의 가스 유동들을 조절하기 위해 활용되는, 중앙 프로세싱 유닛(CPU)(112), 메모리(116), 및 지원 회로(114)를 포함한다. CPU(112)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴들은 랜덤 액세스 메모리, 판독 전용 메모리, 플로피, 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소와 같은 메모리(116)에 저장될 수 있다. 지원 회로(114)는 CPU(112)에 통상적으로 커플링되고, 캐시, 클록 회로들, 입력/출력 시스템들, 전력 공급부들 등을 포함할 수 있다. 제어기(110)와 기판 프로세싱 시스템(132)의 다양한 컴포넌트들 사이의 양-방향 통신들은 신호 버스들(118)이라고 일괄적으로 지칭되는 다수의 신호 케이블들을 통해 핸들링되고, 그 신호 버스들(118) 중 일부는 도 1에서 예시된다.
[0032] 증착-직후의 붕소-도핑된 비정질 실리콘 막에서의 붕소의 양/퍼센티지는 애플리케이션마다 변화될 수 있다. 본 개시내용의 다양한 구현들에서, 붕소-도핑된 비정질 실리콘 막은, 적어도 1, 5, 8, 10, 15, 20, 25, 30, 35, 40, 45, 50, 55, 60, 또는 65 원자 퍼센티지의 붕소를 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은, 최고 5, 8, 10, 15, 20, 25, 30, 35, 40, 45, 50, 55, 60, 65, 또는 70 원자 퍼센티지의 붕소를 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은 약 1 내지 약 70 원자 퍼센티지의 붕소를 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은 약 30 내지 약 60 원자 퍼센티지의 붕소를 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은, 적어도 20, 25, 30, 35, 40, 45, 50, 55, 60, 65, 70, 75, 80, 85, 90, 또는 95 원자 퍼센티지의 실리콘을 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은, 최고 25, 30, 35, 40, 45, 50, 55, 60, 65, 70, 75, 80, 85, 90, 95, 또는 99 원자 퍼센티지의 실리콘을 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은 약 20 내지 약 99 원자 퍼센티지의 실리콘, 예컨대 약 35 내지 약 50 원자 퍼센티지의 실리콘을 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은, 적어도 10, 15, 20, 25 원자 퍼센티지의 수소를 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은, 최고 15, 20, 25, 30, 또는 40 원자 퍼센티지의 수소를 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은 약 10 내지 약 25 원자 퍼센티지의 수소를 함유할 수 있다. 질소가 전구체로서 사용되는 특정한 구현들에서, 붕소-도핑된 비정질 실리콘 막은, 적어도 5, 10, 또는 15 원자 퍼센티지의 질소를 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은, 최고 10, 15, 또는 20 원자 퍼센티지의 질소를 함유할 수 있다. 붕소-도핑된 비정질 실리콘 막은 약 5 내지 약 20 원자 퍼센티지의 수소를 함유할 수 있다.
[0033] 일반적으로, 다음의 예시적인 증착 프로세스 파라미터들이 붕소-도핑된 비정질 실리콘 층을 형성하기 위해 사용될 수 있다. 웨이퍼 온도는 약 80 ℃ 내지 약 600 ℃(예컨대, 약 80 ℃ 내지 약 100 ℃; 약 80 ℃ 내지 약 200 ℃; 약 450 ℃ 내지 약 550 ℃, 또는 약 450 ℃ 내지 약 600 ℃)의 범위에 있을 수 있다. 챔버 압력은 약 100 mTorr 내지 약 650 Torr(예컨대 약 10 Torr 내지 약 600 Torr; 약 100 mTorr 내지 약 300 Torr; 약 2 Torr 내지 약 10 Torr)의 챔버 압력의 범위에 있을 수 있다. 실리콘-함유 가스 혼합물의 유량은 약 100 sccm 내지 약 5,000 sccm, 예컨대 약 400 sccm 내지 약 2,000 sccm일 수 있다. 희석 가스의 유량은 개별적으로, 약 0 sccm 내지 약 20,000 sccm, 예컨대 약 2,000 sccm 내지 약 10,000 sccm의 범위에 있을 수 있다. 비활성 가스의 유량은 개별적으로, 약 0 sccm 내지 약 20,000 sccm, 예컨대 약 200 sccm 내지 약 2,000 sccm의 범위에 있을 수 있다. 붕소-함유 가스 혼합물의 유량은 약 1,000 sccm 내지 약 15,000 sccm, 예컨대 약 5,000 sccm 내지 약 13,000 sccm일 수 있다.
[0034] 플라즈마가 존재하는 몇몇 구현들에서, 약 1 W/in2 내지 약 100 W/in2, 이를테면 약 3 W/in2 내지 약 20 W/in2의 RF 전력, 및 샤워헤드와 기판의 상단 표면 사이의 약 200 밀 내지 약 600 밀의 플레이트 간격이 사용된다. 붕소-도핑된 비정질 실리콘 층은 약 5 Å 내지 약 20,000 Å(예컨대, 약 300 Å 내지 약 5000 Å; 약 5 Å 내지 약 200 Å)의 두께로 증착될 수 있다. 위의 프로세스 파라미터들은 약 100 Å/min 내지 약 10,000 Å/min의 범위로 붕소-도핑된 비정질 실리콘 층에 대한 전형적인 증착 레이트를 제공하고, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 증착 챔버에서 300 mm 기판 상에 구현될 수 있다.
[0035] 증착-직후의 붕소-도핑된 비정질 실리콘 막은 2.0 % 미만의 균일성(R/2 %)을 가질 수 있다. 증착-직후의 붕소-도핑된 비정질 실리콘 막은 1.8 초과, 예컨대 대략 3.56의 굴절률(RI (633 nm))을 가질 수 있다. 증착-직후의 붕소-도핑된 비정질 실리콘 막은 0.1 초과, 예컨대 대략 0.36의 k-값((633 nm에서의) K)을 가질 수 있다. 증착-직후의 붕소-도핑된 비정질 실리콘 막은 약 -500 MPa 내지 약 500 MPa, 예컨대 -50 MPa의 응력(MPa)을 가질 수 있다. 증착-직후의 붕소-도핑된 비정질 실리콘 막은 1.5 g/cc 초과, 예컨대 대략 1.86 g/cc 또는 그 초과, 이를테면 2.2 g/cc의 밀도(g/cc)를 가질 수 있다.
[0036] 도 2는 본원에서 설명되는 구현들에 따른, 붕소-도핑된 비정질 실리콘 막을 증착하기 위한 방법(200)의 일 구현을 도시하는 프로세스 흐름도이다. 증착은 플라즈마를 이용하여 발생될 수 있거나 또는 이용하지 않고 발생될 수 있다. 증착은 열 CVD 프로세스 또는 PECVD 프로세스를 통해 발생될 수 있다. 방법(200)은, 동작(210)에서, 프로세싱 챔버의 프로세싱 볼륨에 기판을 제공하는 것에 의해 시작된다. 프로세싱 챔버는 도 1에서 도시된 프로세싱 챔버(100)일 수 있다. 기판은 기판(190)일 수 있다. 일 구현에서, 기판(190)의 표면(191)은 실질적으로 평탄하다. 대안적으로, 기판(190)은 패터닝된 구조들, 즉, 트렌치들, 홀들, 또는 비아들이 내부에 형성된 표면을 가질 수 있다. 기판(190)은 또한, 구조가 원하는 높이에서 내부에 또는 상부에 형성된 실질적으로 평탄한 표면을 가질 수 있다. 기판(190)이 단일 바디로서 예시되어 있지만, 기판(190)이 금속 콘택들, 트렌치 격리부들, 게이트들, 비트라인들, 또는 임의의 다른 상호연결 피처들과 같은 반도체 디바이스들을 형성하는데 사용되는 하나 또는 그 초과의 재료들을 함유할 수 있다는 것이 이해된다. 기판(190)은 반도체 디바이스들을 제작하기 위해 활용되는 하나 또는 그 초과의 금속 층들, 하나 또는 그 초과의 유전체 재료들, 반도체 재료, 및 이들의 조합들을 포함할 수 있다. 예컨대, 기판(190)은 애플리케이션에 따라, 산화물 재료, 질화물 재료, 폴리실리콘 재료 등을 포함할 수 있다.
[0037] 메모리 애플리케이션이 요망되는 일 구현에서, 기판(190)은, 폴리실리콘이 사이에 개재되거나 또는 개재되지 않으면서, 실리콘 기판 재료, 산화물 재료, 및 질화물 재료를 포함할 수 있다. 다른 구현에서, 기판(190)은 기판(미도시)의 표면 상에 증착된 복수의 교번하는 산화물과 질화물 재료들(즉, 산화물-질화물-산화물(ONO))을 포함할 수 있다. 다양한 구현들에서, 기판(190)은, 복수의 교번하는 산화물과 질화물 재료들, 하나 또는 그 초과의 산화물 또는 질화물 재료들, 폴리실리콘 또는 비정질 실리콘 재료들, 비정질 탄소와 교번하는 산화물들, 폴리실리콘과 교번하는 산화물들, 도핑된 실리콘과 교번하는 도핑되지 않은 실리콘, 도핑된 폴리실리콘과 교번하는 도핑되지 않은 폴리실리콘, 또는 도핑된 비정질 실리콘과 교번하는 도핑되지 않은 비정질 실리콘을 포함할 수 있다. 기판은 막 프로세싱이 상부에서 수행되는 임의의 기판 또는 재료 표면일 수 있다. 예컨대, 기판(190)은, 결정질 실리콘, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 스트레인드(strained) 실리콘, 실리콘 게르마늄, 텅스텐, 티타늄 질화물, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼들, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물들, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 저 k 유전체들, 및 이들의 조합들과 같은 재료일 수 있다.
[0038] 동작(220)에서, 실리콘-함유 가스 혼합물이 프로세싱 볼륨(126) 내로 유동된다. 실리콘-함유 가스 혼합물은 가스 패널(130)로부터 샤워헤드(120)를 통해 프로세싱 볼륨(126) 내로 유동될 수 있다. 실리콘-함유 가스 혼합물은 적어도 하나의 실리콘-함유 소스 가스, 및 선택적으로, 비활성 가스 및/또는 희석 가스를 포함할 수 있다. 일 구현에서, 실리콘-함유 소스 가스 혼합물은 실란-함유 소스 가스 혼합물이다. 일 구현에서, 실리콘-함유 소스 가스는 실란이다. 적합한 실란들의 예들은, 실란(SiH4) 및 실험식 SiaH(2a+2)를 갖는 더 높은 차수의 실란들(여기에서, a = 1, 2, 3, 4,..., 이를테면 디실란(Si2H6), 트리실란(Si3H8), 및 테트라실란(Si4H10), 뿐만 아니라 그 외의 것들을 포함한다.
[0039] 몇몇 구현들에서, 실리콘-함유 가스 혼합물은 비활성 가스 또는 희석 가스를 더 포함한다. 적합한 희석 가스들은 특히, 헬륨(He), 아르곤(Ar), 수소(H2), 질소(N2), 암모니아(NH3), 또는 이들의 조합들을 포함한다. 몇몇 구현들에서, 비정질 실리콘 층의 밀도 및 증착 레이트를 제어하기 위해, Ar, He, 및 N2가 사용된다. 몇몇 구현들에서, 비정질 실리콘 층의 수소 비율을 제어하기 위해, N2 및/또는 NH3의 부가가 사용될 수 있다. 대안적으로, 희석 가스들이 증착 동안에 사용되지 않을 수 있다.
[0040] 아르곤(Ar) 및/또는 헬륨(He)과 같은 적합한 비활성 가스들이 실리콘-함유 가스 혼합물과 함께 프로세싱 챔버(100) 내로 공급될 수 있다. 질소(N2) 및 일산화 질소(NO)와 같은 다른 비활성 가스들이 또한, 붕소-도핑된 비정질 실리콘 층의 밀도 및 증착 레이트를 제어하기 위해 사용될 수 있다. 부가적으로, 비정질 실리콘 재료의 특성들을 변형시키기 위해, 다양한 다른 프로세싱 가스들이 가스 혼합물에 부가될 수 있다. 일 구현에서, 프로세싱 가스들은 수소(H2), 암모니아(NH3), 수소(H2)와 질소(N2)의 혼합물, 또는 이들의 조합들과 같은 반응성 가스들일 수 있다. 증착된 비정질 실리콘 층의 수소 비율(예컨대, 실리콘 대 수소 비율)을 제어하기 위해, H2 및/또는 NH3의 부가가 사용될 수 있다. 이론에 의해 한정되지 않지만, 붕소-도핑된 비정질 실리콘 막에 존재하는 수소 비율이 반사도와 같은 층 특성들에 대한 제어를 제공하는 것으로 생각된다.
[0041] 동작(230)에서, 붕소-함유 가스 혼합물이 프로세싱 볼륨(126) 내로 유동된다. 붕소-함유 가스 혼합물은 가스 패널(130)로부터 샤워헤드(120)를 통해 프로세싱 볼륨(126) 내로 유동될 수 있다. 일 구현에서, 붕소-함유 가스 혼합물은 보란-함유 가스 혼합물이다. 일 구현에서, 붕소-함유 가스 혼합물은 붕소-함유 화합물, 및 선택적으로, 희석 가스 및/또는 비활성 가스를 포함한다. 적합한 붕소-함유 화합물들의 예들은, 디보란(B2H6), 디메틸아민 보란(DMAB 또는 [NH(CH3)2BH3]), 트리메틸보란(TMB 또는 B(CH3)3), 트리에틸보란(TEB), 이들의 조합들, 및 유사한 화합물들을 포함한다.
[0042] 일 구현에서, 전체 붕소-함유 가스 혼합물에서의 붕소-함유 화합물의 퍼센티지는 약 2 % 내지 약 20 %이다. 다른 구현에서, 전체 붕소-함유 가스 혼합물에서의 붕소-함유 화합물의 퍼센티지는 약 5 % 내지 약 10 %이다. 예시적인 붕소-함유 가스 혼합물들은 5 %의 B2H6/95 %의 N2, 5 %의 B2H6/95 %의 He, 10 %의 B2H6/90 %의 He, 5 %의 B2H6/95 %의 Ar, 10 %의 B2H6/90 %의 Ar, 또는 5 %의 B2H6/95 %의 H2를 포함할 수 있다. 붕소-함유 가스 혼합물들의 상이한 농도들이 사용되는 경우에, 특정한 막 특성들을 달성하는데 요구되는 유량이 그에 따라 변화될 수 있다는 것이 고려된다. 예컨대, 5 %의 디보란이 붕소-함유 가스 소스로서 사용되는 경우에서, 붕소-함유 가스 혼합물의 유량은 약 20 sccm 내지 약 5000 sccm, 예컨대 약 200 sccm일 수 있다. 10 %의 디보란이 붕소-함유 가스 소스로서 사용되는 하나의 다른 예에서, 붕소-함유 가스 혼합물의 유량은 약 10 sccm 내지 약 3000 sccm, 예컨대 약 100 sccm 내지 약 2000 sccm일 수 있다.
[0043] 동작(240)에서, 붕소-도핑된 비정질 실리콘 층이 기판(190) 상에 증착된다. 증착은 플라즈마의 존재 시에 또는 플라즈마 없이 발생될 수 있다. 플라즈마가 사용되는 몇몇 구현들에서, 기판(190) 상에 붕소-도핑된 비정질 실리콘 막을 증착하기 위해, 프로세싱 볼륨(126)에 RF 플라즈마가 생성된다. 본원에서, 도 2는, RF 플라즈마를 턴 온시키기 전에, 실리콘-함유 가스 혼합물 및 붕소-함유 가스 혼합물이 프로세싱 볼륨(126) 내로 도입되는 일 구현을 도시한다. 몇몇 구현에서, 플라즈마-개시 가스(예컨대, 헬륨 및/또는 아르곤)가 또한, 프로세싱 볼륨(1260 내로 도입된다. 그러한 경우에서, 실리콘-함유 가스 혼합물은, 약 5 초 내지 약 30 초, 예컨대 약 15 초와 같은 더 긴 시간 동안, 프로세싱 볼륨(126) 내로 도입될 수 있는데, 그 시간은 기판의 사이즈에 따라 변화될 수 있다. 붕소-함유 가스의 도입 전에 실리콘-함유 가스 혼합물을 유동시키는 것이 프로세싱 볼륨(126)의 연속적인 열 및 압력 안정화를 제공하는 것으로 생각된다. 이어서, 실리콘-함유 가스 혼합물을 유동시키면서, RF 플라즈마를 점화시키기 전에, 약 0.5 초 내지 약 5 초, 예컨대 약 1 초 내지 약 2 초 동안(붕소-함유 가스 혼합물이 프로세싱 볼륨(126)에 도달하기 시작할 정도로만 유동이 충분히 길게 되는 한 유동 시간은 변화될 수 있음), 붕소-함유 가스 혼합물이 프로세싱 볼륨(126) 내로 유동한다. 실리콘-함유 가스 혼합물 및 붕소-함유 가스 혼합물은, 붕소-도핑된 비정질 실리콘 막의 원하는 두께에 도달될 때까지, 계속 유동할 수 있다. 대안적으로, 프로세싱 볼륨(126) 내로의 실리콘-함유 가스 혼합물 및/또는 붕소-함유 가스 혼합물의 도입 전에, RF 플라즈마가 생성될 수 있다.
[0044] 플라즈마를 이용하지 않는 구현들에서, 실리콘-함유 가스 혼합물 및 붕소-함유 가스 혼합물은 전형적으로, 기판(190) 상에 붕소-도핑된 비정질 실리콘 층을 증착하기 위해 가열된다.
[0045] 붕소-도핑된 비정질 실리콘 막의 두께는 프로세싱의 스테이지에 따라 변화될 수 있다. 스페이서 애플리케이션들을 위한 일 구현에서, 붕소-도핑된 비정질 실리콘 막은 약 20 Å 내지 약 500 Å(예컨대, 약 20 Å 내지 약 100 Å; 약 30 Å 내지 약 50 Å)의 두께를 가질 수 있다. 다른 구현에서, 하드마스크 애플리케이션들에 대해, 붕소-도핑된 비정질 실리콘 막은 약 100 Å 내지 약 50,000 Å(예컨대, 약 300 Å 내지 약 5000 Å; 약 1000 Å 내지 약 2000 Å)의 두께를 가질 수 있다. 붕소-도핑된 비정질 실리콘 막은 표준 포토레지스트 패터닝 기법들을 사용하여 패터닝될 수 있다. 붕소-도핑된 비정질 실리콘 막은, 예컨대 테트라메틸암모늄 수산화물을 포함하는 용액을 사용하여 제거될 수 있다. 붕소-도핑된 비정질 실리콘 막은 또한, 산소 및 할로겐들(예컨대, 불소 또는 염소)을 함유하는 에칭 케미스트리들, 예컨대 Cl2/O2, CF4/O2, Cl2/O2/CF4를 사용하여 제거될 수 있다.
[0046] 도 3은 본원에서 설명되는 구현들에 따른, 패터닝 프로세스에서 스페이서 마스크로서 본원에서 설명되는 붕소-도핑된 비정질 실리콘 막을 사용하기 위한 방법의 일 구현을 도시하는 프로세스 흐름도이다. 도 4a 내지 도 4e는 도 3의 프로세스에 따라 형성된 구조의 개략적인 측면도들이다. 자기-정렬식 더블 패터닝 프로세스가 예시 목적을 위해 선택되는 것이 고려된다. 본원에서 설명되는 개념들은, NAND 플래시 애플리케이션, DRAM 애플리케이션, 또는 CMOS 애플리케이션 등과 같은 다양한 반도체 프로세스들에서 요구되는 바와 같은, 가변 라인 폭 및 간격을 갖는 보호 스페이서들, 또는 보호 희생 층의 사용을 수반할 수 있는 다른 프로세스들, 예컨대 단일 또는 듀얼 패터닝 체계, 이를테면 비아/홀 축소 프로세스, SATP(self-aligned triple patterning) 프로세스, 또는 SAQP(self-aligned quadruple patterning) 프로세스 등에 동일하게 적용가능하다.
[0047] 방법(300)은, 동작(310)에서, 기판(400) 상에 희생 구조 층(420)을 형성하는 것에 의해 시작된다. 기판은 기판(190)과 유사할 수 있다. 희생 구조 층(420)은 실리콘 산화물, 실리콘 질화물, 또는 폴리실리콘과 같은 실리콘-계 재료일 수 있다. 대안적으로, 희생 구조 층(420)은 비정질 탄소와 같은 탄소-계 재료일 수 있다. 탄소-계 희생 구조 층이 요망되는 경우들에서, 희생 구조 층(420)은 비정질 탄소와 수소의 조합(수소화된 비정질 탄소 막)일 수 있다. 하나의 예시적인 비정질 탄소 막은, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 상업적으로 입수가능한 박리가능 APF(Advanced Patterning FilmTM) 재료일 수 있다. 희생 구조 층(420)에 대해 사용되는 재료들의 선택이 그 희생 구조 층(420) 상에 형성될 등각 보호 층에 관한 에칭/애싱 레이트에 따라 변화될 수 있다는 것이 고려된다. 도시되어 있지 않지만, 탄소-계 희생 구조 층이 사용되는 특정한 구현들에서, 리소그래피 패터닝 프로세스 동안에 광의 반사를 제어하기 위해, 탄소-계 희생 구조 층 상에 하나 또는 그 초과의 반사-방지 코팅 층들이 증착될 수 있다. 적합한 반사-방지 코팅 층은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합들을 포함할 수 있다. 하나의 예시적인 반사-방지 코팅 층은, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 상업적으로 입수가능한 DARCTM 재료일 수 있다.
[0048] 기판(400)은 도시된 바와 같이 실질적으로 평탄한 표면(423)을 가질 수 있다. 대안적으로, 기판(400)은 패터닝된 구조들, 즉, 트렌치들, 홀들, 또는 비아들이 내부에 형성된 표면을 가질 수 있다. 기판(400)이 단일 바디로서 예시되어 있지만, 기판(400)은, 금속 콘택들, 트렌치 격리부들, 게이트들, 비트라인들, 또는 임의의 다른 상호연결 피처들과 같은 반도체 디바이스들을 형성하는데 사용되는 하나 또는 그 초과의 재료들을 함유할 수 있다. 일 구현에서, 기판(400)은 반도체 디바이스들을 제작하기 위해 활용되는 하나 또는 그 초과의 금속 층들, 하나 또는 그 초과의 유전체 재료들, 반도체 재료, 및 이들의 조합들을 포함할 수 있다. 예컨대, 기판(400)은 애플리케이션에 따라, 산화물 재료, 질화물 재료, 폴리실리콘 재료 등을 포함할 수 있다. 메모리 애플리케이션이 요망되는 경우들에서, 기판(400)은, 폴리실리콘이 사이에 개재되거나 또는 개재되지 않으면서 실리콘 기판 재료, 산화물 재료, 및 질화물 재료를 포함할 수 있다.
[0049] 동작(320)에서, 도 4a에서 도시된 바와 같이, 포토레지스트 재료와 같은 레지스트 층(430)이 희생 구조 층(420) 상에 증착된다.
[0050] 동작(330)에서, 도 4b에서 도시된 바와 같이, 표준 포토리소그래피 및 에칭 기법들을 사용하여, 희생 구조 층(420)으로부터 형성된 패터닝된 피처들(421)이 기판(400) 상에 생성된다. 패터닝된 피처들은, 임의의 적합한 재료, 예컨대 산화물들, 이를테면 실리콘 이산화물, 실리콘 산질화물, 또는 질화물들, 이를테면 실리콘 질화물로 형성될 수 있다. 패터닝된 피처들은 종종 플레이스홀더(placeholder)들, 맨드릴들, 또는 코어들이라고 지칭되고, 사용되는 포토레지스트 재료에 기초하여 특정한 라인폭들 및/또는 간격들을 갖는다. 패터닝된 피처들(421)의 폭은 레지스트 층(430)이 트리밍(trimming) 프로세스를 받게 함으로써 조정될 수 있다. 패턴이 희생 구조 층(420)으로 전사된 후에, 임의의 잔여의 포토레지스트 및 하드마스크 재료(사용된 경우)가 적합한 포토레지스트 박리 프로세스를 사용하여 제거된다.
[0051] 동작(340)에서, 도 4c에서 도시된 바와 같이, 패터닝된 피처들(421), 및 기판(400)의 노출된 표면들 상에, 붕소-도핑된 비정질 실리콘 보호 층(440)이 등각적으로 또는 실질적으로 등각적으로 증착된다. 붕소-도핑된 비정질 실리콘 보호 층(440)은 본원에서 설명되는 구현들에 따라 형성된다. 붕소-도핑된 비정질 실리콘 보호 층(440)의 두께는 약 5 Å 내지 약 200 Å일 수 있다.
[0052] 동작(350)에서, 붕소-도핑된 비정질 실리콘 보호 층(440)이 패터닝된 피처들(421) 상에 등각적으로 증착된 후에, 도 4d에서 도시된 바와 같이, 영역들(411)에서 기판(400)의 상측 표면을 노출시키고, 패터닝된 피처들(421)의 상측 표면을 노출시켜서, (희생 구조 층(420)으로부터 형성된) 패터닝된 피처들(421)이 붕소-도핑된 비정질 실리콘-계 측벽 스페이서들(441)에 의해 보호되도록, 붕소-도핑된 비정질 실리콘 보호 층(440)이 이방성으로 에칭된다(수직 에칭).
[0053] 동작(360)에서, 도 4e에서 도시된 바와 같이, (희생 구조 층(420)으로부터 형성된) 패터닝된 피처들(421)이 통상적인 플라즈마 에칭 프로세스 또는 다른 적합한 습식 박리 프로세스를 사용하여 제거되어, 비-희생 붕소-도핑된 비정질 실리콘-계 측벽 스페이서들(441)을 남긴다. 플라즈마 에칭 프로세스는 기판 위의 플라즈마에 불소-계 에칭 케미스트리를 도입함으로써 이루어질 수 있다. 개선된 재료 품질 및 커버리지로 인해, 붕소-도핑된 비정질 실리콘-계 측벽 스페이서들(441)은 손상되지 않는데, 이는 이들 붕소-도핑된 비정질 실리콘-계 측벽 스페이서들(441)이 불소-계 반응성 에칭 케미스트리 또는 습식 박리-계 케미스트리에 대해 매우 우수한 선택성을 갖기 때문이다. 패터닝된 피처들(421)의 제거 시에, 남은 붕소-도핑된 비정질 실리콘-계 측벽 스페이서들(441)은 아래 놓인 층, 층 스택, 또는 구조를 에칭하기 위한 하드마스크로서 사용될 수 있다. 특히, 패터닝 프로세스에 따른 붕소-도핑된 비정질 실리콘-계 측벽 스페이서들(441)의 밀도는 포토-리소그래피로 패터닝된 피처들(421)의 밀도의 2배이고, 붕소-도핑된 비정질 실리콘-계 측벽 스페이서들(441)의 피치는 패터닝된 피처들(421)의 피치의 절반이다. 붕소-도핑된 비정질 실리콘-계 측벽 스페이서들(441)은 아래 놓인 재료 층들을 패터닝하기 위한 하드마스크로서 사용될 수 있다.
[0054] 도 5a 내지 도 5l은 재료 층을 에칭하기 위해 본원에서 설명되는 바와 같은 붕소-도핑된 비정질 실리콘 층을 사용하기 위한 프로세스의 개략적인 측면도들이다. 베이스 재료(510)가 기판 표면(미도시) 상에 증착되어, 재료 스택(500)을 형성하기 시작한다. 기판은 기판(190)과 유사할 수 있다. 베이스 재료는, 실리콘 기판 재료, 산화물 재료, 폴리실리콘 재료 등을 포함하는, 반도체 디바이스들을 형성하는데 사용되는 하나 또는 그 초과의 재료들일 수 있다. 도 5b에서 도시된 바와 같이, 제1 붕소-도핑된 비정질 실리콘 층(5200이 베이스 재료(510) 상에 증착되고, 제 1 반사-방지 코팅 재료(530)가 제 1 붕소-도핑된 비정질 실리콘 층(520) 상에 증착된다. 제 1 붕소-도핑된 비정질 실리콘 층은 본원에서 설명되는 프로세스들 중 임의의 프로세스에 의해 증착될 수 있다. 제 1 반사-방지 코팅 재료(530)는 리소그래피 패터닝 프로세스 동안에 광의 반사를 제어하기 위해 사용된다. 제 1 반사-방지 코팅 재료(530)는 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합들을 포함할 수 있다. 반사-방지 코팅 재료는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 상업적으로 입수가능한 DARCTM 재료 층일 수 있다.
[0055] 도 5c에서 도시된 바와 같이, 제 2 붕소-도핑된 비정질 실리콘 층(540) 및 제 2 반사 방지 코팅 재료(550)가 제 1 반사 방지 코팅 재료 상에 순차적으로 증착될 수 있다. 제 2 붕소-도핑된 비정질 실리콘 층은 본원에서 설명되는 프로세스들 중 임의의 프로세스에 의해 증착될 수 있다. 제 2 붕소-도핑된 비정질 실리콘 층(540) 및 제 2 반사 방지 코팅 재료(550)는, 제 1 붕소-도핑된 비정질 실리콘 층(520) 및 제 1 반사-방지 코팅 재료(530)를 위해 증착된 재료와 동일한 재료들일 수 있다. 그 후에, 도 5d에서 도시된 바와 같이, 포토레지스트 재료와 같은 레지스트 층(560)이 제 2 반사 방지 코팅 재료(550) 상에 증착된다. 그 후에, 도 5e에서 도시된 바와 같이, 레지스트 층이 리소그래피 프로세스에 의해 패터닝되어, 패터닝된 레지스트 층(561)이 생성된다. 도 5f에서 도시된 바와 같이, 하나 또는 그 초과의 에칭 프로세스들에 의해, 제 2 반사 방지 코팅 재료(550)를 먼저 에칭하고, 그 후에, 제 2 붕소-도핑된 비정질 실리콘 층(540)을 에칭함으로써, 패터닝된 제 2 붕소-도핑된 비정질 실리콘 층(541)을 형성하도록, 패터닝된 레지스트 층(561)에 형성된 제 1 패턴(562)이 제 2 붕소-도핑된 비정질 실리콘 층(540)으로 전사된다. 패터닝된 제 2 붕소-도핑된 비정질 실리콘 층(5410은 아래 놓인 재료를 위한 하드마스크로서 수행할 수 있다. 제 2 반사 방지 코팅 재료(550)는 하나 또는 그 초과의 에칭 프로세스들에 의해 또는 별개의 프로세스에 의해 제거될 수 있다.
[0056] 도 5g에서 도시된 바와 같이, 제 3 붕소-도핑된 비정질 실리콘 층(570)이 제 1 반사-방지 코팅 재료(530) 및 패터닝된 제 2 붕소-도핑된 비정질 실리콘 층(541) 상에 증착된다. 제 3 붕소-도핑된 비정질 실리콘 층은 본원에서 설명되는 프로세스들 중 임의의 프로세스에 의해 증착될 수 있다. 도 5h에서 도시된 바와 같이, 측벽 붕소-도핑된 비정질 실리콘 재료들(571)을 제공하기 위해, 제 2 붕소-도핑된 비정질 실리콘 층(570)이 이방성 에칭 프로세스에 의해 패터닝된다. 측벽 붕소-도핑된 비정질 실리콘 재료들(571)의 존재는, 다른 방식으로 현재의 포토리소그래피 프로세스들을 통해 일반적으로 달성될 수 있는 것보다 임계 치수들 및 피처 사이즈들이 감소된, 즉, 패턴 밀도가 증가된 제 2 패턴(572)의 형성을 허용한다. 측벽 붕소-도핑된 비정질 실리콘 재료들(571)과 조합되어, 패터닝된 제 2 붕소-도핑된 비정질 실리콘 층(541)은 아래 놓인 제 1 반사-방지 코팅 재료(530) 및 제 1 붕소-도핑된 비정질 실리콘 층(520)을 위한 하드마스크 층으로서 수행할 수 있다.
[0057] 그 후에, 도 5i에서 도시된 바와 같이, 제 2 패턴(572)을 갖는 패터닝된 반사 방지 코팅 층(531)을 형성하기 위해, 제 1 반사-방지 코팅 재료(530)가 에칭된다. 패터닝된 제 2 붕소-도핑된 비정질 실리콘 층(541) 및 측벽 붕소-도핑된 비정질 실리콘 재료들(571)은 에칭 프로세스 동안에 또는 후속 프로세스에 의해 제거된다. 그 후에, 아래 놓인 베이스 재료(510)로 전사될 제 2 패턴(572)을 갖는 패터닝된 제 1 붕소-도핑된 비정질 실리콘 층(521)을 형성하기 위해, 제 1 붕소-도핑된 비정질 실리콘 층(520)이 에칭된다. 그 후에, 도 5k에서 도시된 바와 같이, 하드마스크 층으로서 패터닝된 제 1 붕소-도핑된 비정질 실리콘 층(521)을 사용하여, 베이스 재료(510)가 에칭되고, 도 5l에서 도시된 바와 같이, 제 2 패턴(572)을 갖는 패터닝된 베이스 재료(511)를 갖는 기판 표면을 제공하기 위해, 패터닝된 제 1 붕소-도핑된 비정질 실리콘 층(521)이 제거된다.
[0058] 대안적인 구현에서, 도 5f 내지 도 5l에 대해, 패터닝된 제 2 붕소-도핑된 비정질 실리콘 층(541) 대신에 패터닝된 레지스트 재료가 사용되고, 그에 따라, 패터닝된 제 2 붕소-도핑된 비정질 실리콘 층(540) 및 제 2 반사 방지 코팅 재료(550), 및 도 5c 내지 도 5e의 대응하는 증착 프로세스들 및 에칭 프로세스들에 대한 필요성이 제거된다. 특정한 구현들에서, 붕소-도핑된 비정질 실리콘 층들 중 임의의 층이, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 상업적으로 입수가능한 APF(Advanced Patterning FilmTM) 재료와 같은 비정질 탄소 층으로 대체될 수 있다.
[0059] 도 6은 본원에서 설명되는 구현들에 따른, 실리콘 맨드릴 상에 형성된 등각 붕소-도핑된 비정질 실리콘 막을 도시하는 SEM 이미지이다. 500 sccm 유동의 디실란을 이용하는 특정한 증착 조건들에서, 붕소-도핑된 비정질 실리콘 막의 증착 레이트는 약 20 Å/분이었다. CVD 챔버 내로 DMAB를 공동으로 유동시키고, 다른 파라미터들을 동일하게 유지함으로써, 막 증착 레이트가 약 7000 Å/분으로 증가되었다. 증착 레이트의 350-배 향상이 관찰 되었고, 이는 보란이 반응 배리어를 낮추고 증착 레이트를 증가시키는 것을 표시한다. 도 6에서 도시된 바와 같이, 섭씨 200 도에서, 등각 붕소-도핑된 비정질 실리콘 층이 실리콘 맨드릴 상에 증착되었다. 이는, 보란이 실란 분해의 에너지 배리어를 감소시키고, 증착 온도를 낮추고, 실란, 알킬실란들, 및 이들의 종의 분해 반응의 증착 레이트를 향상시키는 것을 나타낸다. 도 6에서 도시된 바와 같이, 붕소-도핑된 비정질-실리콘은 또한, 90 %보다 더 큰 등각성, 및 10 % 미만의 패턴 로딩을 나타낸다.
[0060] 도 7은 상이한 디실란 유량들에서의 붕소의 원소 농도를 도시하는 플롯이다. 도 7에서 도시된 바와 같이, 붕소-도핑된 비정질-실리콘에서의 붕소-농도는 붕소 전구체/실리콘 전구체 유동 비율을 튜닝함으로써 튜닝될 수 있다. 다중 패터닝은 칩-제조 프로세스에서 리소그래피 제한들을 극복하는 기법이다. 등각성 및 패턴 로딩 이외에, 현재의 스페이서, 맨드릴, 및 기판 재료들에 대한 에칭 선택성/제거가능성을 갖는 스페이서 재료들을 개발하는 것이 또한 가치있다. 문제를 해결하기 위해, 새로운 스페이서 재료들은 현재의 스페이서 재료들(이를테면, SiN 및 TiO), 또는 기판 재료들(이를테면, SiO), 또는 맨드릴 재료들(이를테면, 비정질 탄소)로부터 차별화될 필요가 있다. 다른 한편으로, 붕소 도핑된 비정질 실리콘은, 강한 Si-B 및 B-B 결합들로 인해, 반응성 이온 에칭(RIE) 프로세스들을 위한 하드 마스크로서 사용될 수 있다. 37 %의 붕소 도펀트를 이용하여, 붕소-도핑된 비정질 실리콘은 산화물 유전체 에칭 프로세스 동안에 에칭 선택성의 20 %의 개선을 나타낸다. 훌륭한 에칭 선택성 이외에, 붕소-도핑된 비정질-실리콘은, 10 kÅ/분을 초과하는 고 증착 레이트, 및 예컨대 200 MPa 미만의 작은 막 응력과 같은, 하드 마스크로서의 다수의 고유한 특성들을 갖는다.
[0061] 요약하면, 보란은 실란 및 알킬실란 종의 분해 동안에 에너지 배리어를 크게 감소시킬 수 있다. 훌륭한 등각성 및 패턴 로딩, 튜닝가능한 붕소 퍼센티지, 강건한 에칭 저항으로 인해, 붕소-도핑된 비정질-실리콘은 스페이서 애플리케이션들을 위한 우수한 후보이다. 부가하여, 빠른 증착 레이트들, 작은 막 응력, 및 우수한 에칭 선택성으로 인해, 붕소-도핑된 비정질 실리콘은 또한, 하드 마스크 애플리케이션들을 위한 우수한 후보이다.
[0062] 본 개시내용, 또는 본 개시내용의 예시적인 양상들 또는 구현(들)의 엘리먼트들을 도입하는 경우에, 관사들 "a", "an", "the", 및 "상기"는 하나 또는 그 초과의 그 엘리먼트들이 존재하는 것을 의미하도록 의도된다.
[0063] 용어들 "포함하는", "구비하는", 및 "갖는"은 포괄적이도록 의도되고, 열거된 엘리먼트들 이외의 부가적인 엘리먼트들이 존재할 수 있는 것을 의미한다.
[0064] 전술한 바가 본 개시내용의 구현들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 구현들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 프로세싱 챔버에서 기판 상에 비정질 실리콘 층을 형성하는 방법으로서,
    기판 위에 미리 결정된 두께의 희생 유전체 층을 증착하는 단계;
    상기 기판의 상측 표면을 노출시키기 위해, 상기 희생 유전체 층의 부분들을 제거함으로써, 상기 기판 상에 패터닝된 피처(feature)들을 형성하는 단계;
    상기 패터닝된 피처들 및 상기 기판의 노출된 상측 표면 상에 미리 결정된 두께의 붕소-도핑된 비정질 실리콘 층을 등각적으로(conformally) 증착하는 단계; 및
    상기 붕소-도핑된 비정질 실리콘 층으로부터 형성된 측벽 스페이서들 내에 충전된 상기 패터닝된 피처들을 제공하기 위해, 이방성 에칭 프로세스를 사용하여, 상기 패터닝된 피처들의 상측 표면 및 상기 기판의 상측 표면으로부터 상기 붕소-도핑된 비정질 실리콘 층을 선택적으로 제거하는 단계
    를 포함하는,
    비정질 실리콘 층을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 기판으로부터 상기 패터닝된 피처들을 제거하는 단계를 더 포함하는,
    비정질 실리콘 층을 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 붕소-도핑된 비정질 실리콘 층은 상기 프로세싱 챔버 내로 보란-함유 가스 혼합물 및 실란-함유 가스 혼합물을 도입함으로써 형성되는,
    비정질 실리콘 층을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 보란-함유 가스 혼합물은 보란 및 디메틸아민 보란(DMAB)으로부터 선택되는 하나 또는 그 초과의 보란 화합물들을 포함하는,
    비정질 실리콘 층을 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 실란-함유 가스 혼합물은, 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8) 및 테트라실란(Si4H10), 및 이들의 조합들로부터 선택되는 하나 또는 그 초과의 실란-함유 화합물들을 포함하는,
    비정질 실리콘 층을 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 패터닝된 피처들 상에 상기 붕소-도핑된 비정질 실리콘 층을 증착하는 것은 열 화학 기상 증착 프로세스를 사용하여 수행되는,
    비정질 실리콘 층을 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 패터닝된 피처들 및 상기 기판의 노출된 상측 표면 상에 미리 결정된 두께의 붕소-도핑된 비정질 실리콘 층을 등각적으로 증착하는 단계 동안에, 상기 기판의 온도는 섭씨 약 80 도 내지 섭씨 약 600 도의 범위에 있는,
    비정질 실리콘 층을 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 패터닝된 피처들 및 상기 기판의 노출된 상측 표면 상에 미리 결정된 두께의 붕소-도핑된 비정질 실리콘 층을 등각적으로 증착하는 단계 동안에, 상기 프로세싱 챔버 내의 압력은 약 100 mTorr 내지 약 650 Torr인,
    비정질 실리콘 층을 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 패터닝된 피처들 상에 상기 붕소-도핑된 비정질 실리콘 층을 증착하는 것은 플라즈마-강화 화학 기상 증착(PECVD) 프로세스를 사용하여 수행되는,
    비정질 실리콘 층을 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 프로세싱 챔버 내로 플라즈마-개시 가스를 도입하는 단계를 더 포함하는,
    비정질 실리콘 층을 형성하는 방법.
  11. 제 10 항에 있어서,
    상기 플라즈마-개시 가스는 헬륨, 아르곤, 및 이들의 조합들로부터 선택되는,
    비정질 실리콘 층을 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 희생 유전체 층은 실리콘 산화물, 실리콘 질화물, 폴리실리콘, 또는 비정질 탄소를 포함하는,
    비정질 실리콘 층을 형성하는 방법.
  13. 제 1 항에 있어서,
    상기 기판은, 복수의 교번하는 산화물과 질화물 재료들, 하나 또는 그 초과의 산화물 재료들 또는 질화물 재료들, 폴리실리콘 또는 비정질 실리콘 재료들, 비정질 실리콘과 교번하는 산화물들, 폴리실리콘과 교번하는 산화물들, 도핑된 실리콘과 교번하는 도핑되지 않은 실리콘, 도핑된 폴리실리콘과 교번하는 도핑되지 않은 폴리실리콘, 또는 도핑된 비정질 실리콘과 교번하는 도핑되지 않은 비정질 실리콘을 포함하는,
    비정질 실리콘 층을 형성하는 방법.
  14. 제 1 항에 있어서,
    상기 붕소-도핑된 비정질 실리콘 층은 약 5 Å 내지 약 200 Å의 두께를 갖는,
    비정질 실리콘 층을 형성하는 방법.
  15. 제 1 항에 있어서,
    상기 붕소-도핑된 비정질 실리콘 층은 약 -500 MPa 내지 약 500 MPa의 응력을 갖는,
    비정질 실리콘 층을 형성하는 방법.
KR1020170116699A 2016-09-13 2017-09-12 스페이서 및 하드마스크 애플리케이션을 위한 실란 및 알킬실란 종으로부터의 보란 매개 탈수소화 프로세스 KR102513424B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662393915P 2016-09-13 2016-09-13
US62/393,915 2016-09-13

Publications (2)

Publication Number Publication Date
KR20180029925A true KR20180029925A (ko) 2018-03-21
KR102513424B1 KR102513424B1 (ko) 2023-03-22

Family

ID=61561007

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170116699A KR102513424B1 (ko) 2016-09-13 2017-09-12 스페이서 및 하드마스크 애플리케이션을 위한 실란 및 알킬실란 종으로부터의 보란 매개 탈수소화 프로세스

Country Status (4)

Country Link
US (1) US10410872B2 (ko)
KR (1) KR102513424B1 (ko)
CN (1) CN109643639B (ko)
WO (1) WO2018052760A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220091550A (ko) * 2019-11-01 2022-06-30 어플라이드 머티어리얼스, 인코포레이티드 결정화에 대한 내성이 있는 비정질 실리콘-기반 막들

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593543B2 (en) 2017-06-05 2020-03-17 Applied Materials, Inc. Method of depositing doped amorphous silicon films with enhanced defect control, reduced substrate sensitivity to in-film defects and bubble-free film growth
CN110709967B (zh) * 2017-07-24 2023-09-01 应用材料公司 改善在氧化硅上的超薄非晶硅膜的连续性的预处理方法
KR20190035036A (ko) * 2017-09-25 2019-04-03 삼성전자주식회사 박막 형성 장치 및 이를 이용한 비정질 실리콘 막 형성방법
US10755926B2 (en) * 2017-11-20 2020-08-25 International Business Machines Corporation Patterning directly on an amorphous silicon hardmask
KR102630751B1 (ko) 2018-07-27 2024-01-29 어플라이드 머티어리얼스, 인코포레이티드 3d nand 에칭
JP2022513479A (ja) 2018-12-14 2022-02-08 ラム リサーチ コーポレーション ３ｄ ｎａｎｄ構造上の原子層堆積
SG11202108054WA (en) * 2019-02-14 2021-08-30 Applied Materials Inc Method of processing a substrate
CN113710830A (zh) 2019-04-11 2021-11-26 朗姆研究公司 高台阶覆盖率钨沉积
US11315787B2 (en) * 2019-04-17 2022-04-26 Applied Materials, Inc. Multiple spacer patterning schemes
JP2022533834A (ja) * 2019-05-22 2022-07-26 ラム リサーチ コーポレーション 核生成のないタングステン堆積
CN110284117A (zh) * 2019-06-05 2019-09-27 瑞声科技(新加坡)有限公司 多晶硅薄膜的制造方法、多晶硅薄膜以及声学传感器
KR20210148674A (ko) * 2020-06-01 2021-12-08 에스케이하이닉스 주식회사 하드마스크를 이용한 반도체 장치 및 그의 제조 방법
US11676813B2 (en) 2020-09-18 2023-06-13 Applied Materials, Inc. Doping semiconductor films
US20220189771A1 (en) * 2020-12-10 2022-06-16 Applied Materials, Inc. Underlayer film for semiconductor device formation
WO2024028173A1 (en) * 2022-08-04 2024-02-08 Agc Glass Europe Boron doped silicon oxide protective layer and method for making the same
WO2024054413A1 (en) * 2022-09-06 2024-03-14 Lam Research Corporation Doped silicon or boron layer formation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799241A (ja) * 1993-06-23 1995-04-11 Siemens Ag スマート・パワー・チップ用基板内に絶縁トレンチを形成する方法
US20010035706A1 (en) * 1999-06-01 2001-11-01 Raina Kanwal K. Methods of forming electron emission devices
JP2009099792A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体装置の製造方法
KR20140139413A (ko) * 2013-05-27 2014-12-05 도쿄엘렉트론가부시키가이샤 트렌치를 충전하는 방법 및 처리 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4976977A (ko) 1972-11-24 1974-07-24
US4760005A (en) * 1986-11-03 1988-07-26 Xerox Corporation Amorphous silicon imaging members with barrier layers
US5128286A (en) * 1989-06-20 1992-07-07 Tonen Corporation Boron-containing, silicon nitride-based ceramic shaped body
JP3181357B2 (ja) 1991-08-19 2001-07-03 株式会社東芝 半導体薄膜の形成方法および半導体装置の製造方法
KR20010046141A (ko) * 1999-11-10 2001-06-05 구본준 박막 트랜지스터 및 배선 제조방법
JP4880867B2 (ja) * 2002-04-10 2012-02-22 セイコーインスツル株式会社 薄膜メモリ、アレイとその動作方法および製造方法
US6939794B2 (en) 2003-06-17 2005-09-06 Micron Technology, Inc. Boron-doped amorphous carbon film for use as a hard etch mask during the formation of a semiconductor device
US8178443B2 (en) 2009-12-04 2012-05-15 Novellus Systems, Inc. Hardmask materials
US8247332B2 (en) 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US20110244142A1 (en) 2010-03-30 2011-10-06 Applied Materials, Inc. Nitrogen doped amorphous carbon hardmask
KR101781552B1 (ko) * 2010-06-21 2017-09-27 삼성전자주식회사 보론 및 질소로 치환된 그라핀 및 제조방법과, 이를 구비한 트랜지스터
TW201216331A (en) 2010-10-05 2012-04-16 Applied Materials Inc Ultra high selectivity doped amorphous carbon strippable hardmask development and integration
CN102097541B (zh) * 2010-11-02 2012-12-12 南开大学 一种提高产业化单室沉积非晶硅基薄膜电池效率的方法
KR20120057818A (ko) 2010-11-29 2012-06-07 삼성전자주식회사 반도체 장치 제조 방법
JP2012151355A (ja) * 2011-01-20 2012-08-09 Toppan Printing Co Ltd シリコン配線基板およびその製造方法
US20120202315A1 (en) 2011-02-03 2012-08-09 Applied Materials, Inc. In-situ hydrogen plasma treatment of amorphous silicon intrinsic layers
KR101976057B1 (ko) * 2011-08-19 2019-05-07 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조방법
US20130189845A1 (en) 2012-01-19 2013-07-25 Applied Materials, Inc. Conformal amorphous carbon for spacer and spacer protection applications
CN103545188B (zh) * 2012-07-13 2017-03-08 中国科学院微电子研究所 半导体器件制造方法
US9412656B2 (en) 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
CN105097655B (zh) * 2014-05-08 2018-08-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
US10418243B2 (en) 2015-10-09 2019-09-17 Applied Materials, Inc. Ultra-high modulus and etch selectivity boron-carbon hardmask films

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799241A (ja) * 1993-06-23 1995-04-11 Siemens Ag スマート・パワー・チップ用基板内に絶縁トレンチを形成する方法
US20010035706A1 (en) * 1999-06-01 2001-11-01 Raina Kanwal K. Methods of forming electron emission devices
JP2009099792A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体装置の製造方法
KR20140139413A (ko) * 2013-05-27 2014-12-05 도쿄엘렉트론가부시키가이샤 트렌치를 충전하는 방법 및 처리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220091550A (ko) * 2019-11-01 2022-06-30 어플라이드 머티어리얼스, 인코포레이티드 결정화에 대한 내성이 있는 비정질 실리콘-기반 막들
US11827514B2 (en) 2019-11-01 2023-11-28 Applied Materials, Inc. Amorphous silicon-based films resistant to crystallization

Also Published As

Publication number Publication date
US10410872B2 (en) 2019-09-10
WO2018052760A1 (en) 2018-03-22
US20180076042A1 (en) 2018-03-15
KR102513424B1 (ko) 2023-03-22
CN109643639A (zh) 2019-04-16
CN109643639B (zh) 2023-08-11

Similar Documents

Publication Publication Date Title
KR102513424B1 (ko) 스페이서 및 하드마스크 애플리케이션을 위한 실란 및 알킬실란 종으로부터의 보란 매개 탈수소화 프로세스
US11728168B2 (en) Ultra-high modulus and etch selectivity boron-carbon hardmask films
JP7266068B2 (ja) 横方向ハードマスク凹部縮小のためのハイブリッドカーボンハードマスク
US8993454B2 (en) Ultra high selectivity doped amorphous carbon strippable hardmask development and integration
JP7229929B2 (ja) ハードマスク応用向けのホウ素がドープされた炭化タングステン
JP2002190522A (ja) 誘電体フィルムの堆積方法
CN110419093B (zh) 通过改善氧化硅的成核/粘附来改善膜粗糙度的处理方法
US20180261510A1 (en) Tone inversion method and structure for selective contact via patterning
JP7471492B2 (ja) 炭化タングステン膜の接着性及び欠陥を改善する技法
JP2024096717A (ja) パターニング応用のための高密度炭素膜
TWI827709B (zh) 用於沉積摻雜磷之氮化矽膜的方法
US10593543B2 (en) Method of depositing doped amorphous silicon films with enhanced defect control, reduced substrate sensitivity to in-film defects and bubble-free film growth
CN116670802A (zh) 用于半导体装置形成的底层膜
US20230395391A1 (en) Ruthenium carbide for dram capacitor mold patterning

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant