KR101976057B1 - 표시장치용 어레이 기판 및 그의 제조방법 - Google Patents

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Abstract

본 발명은, 저저항 배선을 가지는 표시장치용 어레이 기판 및 그 제조 방법에 관한 것으로, 본 발명의 어레이 기판은 기판과, 상기 기판 상에 형성된 게이트 배선, 상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선, 상기 게이트 배선과 상기 데이터 배선에 연결된 박막 트랜지스터, 상기 게이트 배선과 상기 데이터 배선 및 상기 박막 트랜지스터를 덮으며, 상기 게이트 배선과 상기 데이터 배선을 각각 노출하는 제1 및 제2 콘택홀을 갖는 보호막, 상기 제1 및 제2 콘택홀 내에 각각 형성되고 상기 게이트 배선 및 상기 데이터 배선과 각각 접촉하는 제1 보조 게이트 패턴과 제1 보조 데이터 패턴, 그리고 상기 보호막 상부의 상기 화소 영역에 형성되고 상기 박막트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.

Description

표시장치용 어레이 기판 및 그의 제조방법{ARRAY SUBSTRATE FOR DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 표시장치용 어레이 기판에 관한 것으로, 더욱 상세하게는 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(liquid crystal display: LCD), 플라즈마표시장치(plasma display panel: PDP), 유기발광표시장치(organic light emitting diode: OLED)와 같은 여러 가지 평판표시장치(flat panel display: FPD)가 활용되고 있다.
이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.
이러한 평판표시장치는 서로 교차하는 게이트 배선 및 데이터 배선에 의하여 정의되는 화소 영역이 매트릭스 형태로 배치되고, 각 화소 영역에는 박막트랜지스터(thin film transistor: TFT)와 같은 스위칭 소자와 화소 전극이 형성되며, 각 화소 영역에 인가되는 데이터 신호가 스위칭 소자에 의하여 제어되는 액티브 매트릭스(active matrix) 타입이 널리 사용되고 있다.
이러한 액티브 매트릭스 타입 표시장치는, 게이트 배선, 데이터 배선, 스위칭 소자 및 화소 전극이 형성되는 어레이 기판을 포함하는데, 이에 대하여 도면을 참조하여 설명한다.
도 1은 종래의 표시장치용 어레이 기판의 평면도이다.
도 1에 도시한 바와 같이, 서로 교차하여 화소 영역(P)을 정의하는 게이트 배선(22) 및 데이터 배선(52)이 형성되고, 박막트랜지스터(T)가 게이트 배선(22) 및 데이터 배선(52)에 연결된다.
박막트랜지스터(T)는 게이트 전극(24), 액티브층(42), 소스 전극(54) 및 드레인 전극(56)으로 구성되는데, 게이트 전극(24)은 게이트 배선(22)에 연결되고, 소스 전극(54)은 데이터 배선(52)에 연결되며, 드레인 전극(56)은 소스 전극(54)과 이격된다. 여기서, 소스 전극(54)과 드레인 전극(56) 사이에는 액티브층(42)이 노출되며, 노출된 액티브층(42)은 박막트랜지스터(T)의 채널로 작용한다.
그리고, 화소 영역(P)에는 드레인 콘택홀(62)을 통하여 박막트랜지스터(T)의 드레인 전극(56)에 연결되는 화소 전극(72)이 형성된다.
이러한 종래의 표시장치용 어레이 기판의 단면구조를 도면을 참조하여 설명한다.
도 2는 도 1의 절단선 II-II에 따른 단면도이다.
도 2에 도시한 바와 같이, 기판(10) 상부에는 게이트 배선(22)과, 게이트 배선(22)에 연결되는 게이트 전극(24)이 형성되고, 게이트 배선(22) 및 게이트 전극(24) 상부에는 게이트 절연막(30)이 형성된다.
게이트 전극(24)에 대응되는 게이트 절연막(30) 상부에는 순수 실리콘(intrinsic silicon)으로 이루어지는 액티브층(42)이 형성되고, 액티브층(42) 상부에는 불순물 실리콘(impurity-doped silicon)으로 이루어지는 오믹 콘택층(44)이 형성된다.
그리고, 오믹 콘택층(44) 상부에는 데이터 배선(52), 소스 전극(54) 및 드레인 전극(56)이 형성되고, 데이터 배선(52), 소스 전극(54) 및 드레인 전극(56) 상부에는 보호막(60)이 형성된다. 보호막(60)은 드레인 전극(56)을 노출하는 드레인 콘택홀(62)을 포함한다.
보호막(60) 상부에는 화소 전극(72)이 형성되며, 화소 전극(72)은 드레인 콘택홀(62)을 통하여 드레인 전극(56)에 연결된다.
최근, 표시장치가 대면적화 되고 고해상도가 요구됨에 따라, 게이트 배선(22) 및 데이터 배선(52)과 같은 표시장치의 배선 길이도 길어지게 되었다. 이로 인해, 배선의 저항이 증가하게 되어 신호 지연이 발생하는 문제가 있다. 또한, 구동 속도가 높아짐에 따라 배선에 가해지는 부하(load)가 커지는 문제가 있다.
따라서, 이러한 문제를 해결하기 위해 다양한 방법이 시도되고 있다.
일례로, 배선 폭을 넓게 함으로써 배선 저항을 줄일 수 있는데, 이러한 경우 화소 영역이 작아지게 되어 개구율이 저하되고 휘도가 낮아지게 된다. 공급되는 빛의 양을 증가시켜 휘도를 상승시킬 수 있으나, 전력 소비가 높아지고 광효율이 저하되는 단점이 있다.
또는, 배선 두께를 두껍게 함으로써 배선 저항을 줄일 수 있다. 그러나, 배선은 금속 물질을 증착하여 금속막을 형성한 후 이를 선택적으로 제거하는 패터닝 공정을 통해 형성되는데, 배선의 두께를 두껍게 하기 위해서는 형성되는 금속막의 두께도 두꺼워져야 하므로, 증착에 필요한 금속 물질의 양이 증가하게 된다. 또한, 금속막의 패터닝에 사용되는 식각액의 소모량 또한 증가하게 된다. 따라서, 어레이 기판의 제조 비용이 높아지는 문제가 있다.
한편, 일부 금속 물질은 기판과의 계면 특성이 좋지 않아, 두껍게 형성할 경우, 갈라지거나 기판으로부터 벗겨지는 문제가 있어 두께를 증가시키는데 한계가 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 배선의 저항을 줄일 수 있는 표시장치용 어레이 기판 및 그 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 개구율 및 휘도를 향상시킬 수 있는 표시장치용 어레이 기판 및 그 제조 방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명은, 기판과, 상기 기판 상에 형성된 게이트 배선, 상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선, 상기 게이트 배선과 상기 데이터 배선에 연결된 박막 트랜지스터, 상기 게이트 배선과 상기 데이터 배선 및 상기 박막 트랜지스터를 덮으며, 상기 게이트 배선과 상기 데이터 배선을 각각 노출하는 제1 및 제2 콘택홀을 갖는 보호막, 상기 제1 및 제2 콘택홀 내에 각각 형성되고 상기 게이트 배선 및 상기 데이터 배선과 각각 접촉하는 제1 보조 게이트 패턴과 제1 보조 데이터 패턴, 그리고 상기 보호막 상부의 상기 화소 영역에 형성되고 상기 박막트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 표시장치용 어레이 기판을 제공한다.
상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴의 두께는 상기 보호막보다 두껍다.
본 발명의 어레이 기판은, 상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 각각 덮으며 접촉하는 제2 보조 게이트 패턴과 제2 보조 데이터 패턴을 더 포함한다.
상기 제2 보조 게이트 패턴과 상기 제2 보조 데이터 패턴은 상기 화소 전극과 동일 물질로 이루어진다.
본 발명의 어레이 기판은, 상기 게이트 배선과 평행한 공통 배선과, 상기 공통 배선 상부에 상기 데이터 배선과 동일 물질로 이루어진 커패시터 전극을 더 포함하고, 상기 보호막은 상기 커패시터 전극을 노출하는 커패시터 콘택홀을 포함하며, 상기 커패시터 콘택홀 내에 상기 커패시터 전극과 접촉하는 커패시터 콘택 패턴이 형성되고, 상기 화소 전극은 상기 커패시터 콘택 패턴과 접촉한다.
상기 화소 전극은 상기 게이트 배선의 제1부분과 중첩하며, 상기 제1 보조 게이트 패턴은 상기 게이트 배선의 제2 부분과 접촉한다.
이때, 본 발명의 어레이 기판은, 상기 게이트 배선의 제1부분 상부에 상기 데이터 배선과 동일 물질로 이루어진 커패시터 전극을 더 포함하고, 상기 보호막은 상기 커패시터 전극을 노출하는 커패시터 콘택홀을 포함하며, 상기 커패시터 콘택홀 내에 상기 커패시터 전극과 접촉하는 커패시터 콘택 패턴이 형성되고, 상기 화소 전극은 상기 커패시터 콘택 패턴과 접촉한다.
상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴의 각각은 구리로 이루어진 제1도금층과 상기 제1도금층 상부에 니켈로 이루어진 제2도금층을 포함하고, 상기 제2도금층은 상기 제1도금층보다 얇은 두께를 가진다.
또한, 본 발명은 기판 상부에 게이트 배선을 형성하는 단계와, 상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선을 형성하는 단계, 상기 게이트 배선과 상기 데이터 배선에 연결되는 박막 트랜지스터를 형성하는 단계, 상기 게이트 배선과 상기 데이터 배선 및 상기 박막 트랜지스터를 덮으며, 상기 게이트 배선과 상기 데이터 배선을 각각 노출하는 제1 및 제2 콘택홀을 갖는 보호막을 형성하는 단계, 상기 제1 및 제2 콘택홀 내에 상기 게이트 배선 및 상기 데이터 배선과 각각 접촉하는 제1 보조 게이트 패턴과 제1 보조 데이터 패턴을 각각 형성하는 단계, 그리고 상기 보호막 상부의 상기 화소 영역에 상기 박막트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 형성하는 단계는무전해 도금법을 이용한다.
상기 무전해 도금법은 세정 단계와, 활성화 단계 및 무전해 도금 단계를 포함하며, 상기 활성화 단계는 팔라듐 이온이 녹아 있는 산성 용액을 이용한다.
상기 세정 단계와 상기 활성화 단계 사이에 산화막을 제거하고 극성을 부여하기 위한 조건 형성 단계를 더 포함하며, 상기 조건 형성 단계는 황산 용액을 이용한다.
본 발명의 어레이 기판 제조 방법은, 상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 각각 덮으며 접촉하는 제2 보조 게이트 패턴과 제2 보조 데이터 패턴을 형성하는 단계를 더 포함한다.
상기 제2 보조 게이트 패턴과 상기 제2 보조 데이터 패턴을 형성하는 단계는상기 화소 전극을 형성하는 단계와 동일 공정에서 이루어진다.
상기 게이트 배선을 형성하는 단계는 상기 게이트 배선과 평행한 공통 배선을 형성하는 단계를 포함하고, 상기 데이터 배선을 형성하는 단계는 상기 공통 배선 상부에 커패시터 전극을 형성하는 단계를 포함하며, 상기 보호막을 형성하는 단계는 상기 커패시터 전극을 노출하는 커패시터 콘택홀을 형성하는 단계를 포함하고, 상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 형성하는 단계는 상기 커패시터 콘택홀 내에 상기 커패시터 전극과 접촉하는 커패시터 콘택 패턴을 형성하는 단계를 포함하며, 상기 화소 전극은 상기 커패시터 콘택 패턴과 접촉한다.
상기 화소 전극은 상기 게이트 배선의 제1부분과 중첩하며, 상기 제1 보조 게이트 패턴은 상기 게이트 배선의 제2 부분과 접촉한다.
상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 제1부분 상부에 상기 데이터 배선과 동일 물질로 이루어진 커패시터 전극을 형성하는 단계를 포함하고, 상기 보호막을 형성하는 단계는 상기 커패시터 전극을 노출하는 커패시터 콘택홀을 형성하는 단계를 포함하며, 상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 형성하는 단계는 상기 커패시터 콘택홀 내에 상기 커패시터 전극과 접촉하는 커패시터 콘택 패턴을 형성하는 단계를 포함하고, 상기 화소 전극은 상기 커패시터 콘택 패턴과 접촉한다.
상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 형성하는 단계는 구리로 이루어진 제1도금층을 형성하는 단계와 상기 제1도금층 상부에 니켈로 이루어진 제2도금층을 형성하는 단계를 포함하고, 상기 제2도금층은 상기 제1도금층보다 얇은 두께를 가진다.
본 발명에 따른 표시장치용 어레이 기판 및 그 제조 방법에서는, 게이트 배선과 데이터 배선 상부에 보조 패턴을 형성함으로써, 배선 저항을 줄여 신호 지연을 방지하고 배선에 가해지는 부하를 줄일 수 있으며, 배선 폭을 줄일 수 있어 개구율 및 휘도를 향상시킬 수 있다. 이때, 한번의 도금으로 게이트 배선과 데이터 배선 상부에 각각 보조 패턴을 형성할 수 있으므로, 공정을 간소화할 수 있어 제조 비용 및 시간을 줄일 수 있다.
한편, 본 발명에서는 데이터 배선과 교차하는 영역의 게이트 배선은 도금되지 않으므로, 이 영역에 형성되는 막들의 단선을 방지할 수 있다. 또한, 박막트랜지스터의 전극들도 도금되지 않으므로 박막트랜지스터의 성능 저하 및 불량을 방지할 수 있다.
도 1은 종래의 표시장치용 어레이 기판의 평면도이다.
도 2는 도 1의 절단선 II-II에 따른 단면도이다.
도 3은 본 발명의 실시예에 따른 표시장치용 어레이 기판의 평면도이다.
도 4는 도 3의 절단선 Ⅳ-Ⅳ에 따른 단면도이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 어레이 기판의 제조 과정에서 어레이 기판을 도시한 평면도이다.
도 6a 내지 도 6f는 본 발명의 실시예에 따른 어레이 기판의 제조 과정에서 어레이 기판을 도시한 단면도이다.
도 7은 본 발명에 따른 무전해 도금 과정을 도시한 흐름도이다.
도 8은 본 발명의 실시예에 따른 다른 예의 표시장치용 어레이 기판의 단면도이다.
도 9는 본 발명의 다른 실시에에 따른 표시장치용 어레이 기판의 평면도이다.
도 10은 도 9의 절단선 IX-IX에 따른 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 표시장치용 어레이 기판 및 그의 제조 방법에 대하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 표시장치용 어레이 기판의 평면도이고, 도 4는 도 3의 절단선 Ⅳ-Ⅳ에 따른 단면도이다.
도시한 바와 같이, 투명한 절연 기판(110) 위에 도전성 물질로 이루어진 제1방향의 게이트 배선(122)과 게이트 배선(122)으로부터 연장된 게이트 전극(124)이 형성되어 있다. 또한, 이웃하는 게이트 배선(122) 사이에는 게이트 배선(122)과 평행한 공통 배선(126)이 형성되어 있다.
게이트 배선(122)과 게이트 전극(124) 그리고 공통 배선(126)의 상부에는 실리콘 질화막이나 실리콘 산화막으로 이루어진 게이트 절연막(130)이 형성되어 이들을 덮고 있다.
게이트 전극(124) 상부의 게이트 절연막(130) 위에는 순수 비정질 실리콘으로 이루어진 액티브층(142)이 형성되어 있고, 그 위에 불순물이 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(144)이 형성되어 있다.
오믹 콘택층(144) 상부에는 금속과 같은 도전 물질로 이루어진 데이터 배선(152), 소스 전극(154) 및 드레인 전극(156)이 형성되어 있다. 데이터 배선(152)은 제1방향에 수직한 제2방향으로 형성되어 게이트 배선(122) 및 공통 배선(126)과 교차하며, 게이트 배선(122)과 함께 화소 영역(P)을 정의한다. 소스 전극(154)은 데이터 배선(152)으로부터 연장되어 있으며, 드레인 전극(156)은 게이트 전극(124)을 중심으로 소스 전극(154)과 이격하여 마주 대하고 있다. 또한, 공통 배선(126) 상부의 게이트 절연막(130) 위에는 데이터 배선(152), 소스 전극(154) 및 드레인 전극(156)과 동일 물질로 이루어진 커패시터 전극(158)이 형성되어 있다. 여기서, 데이터 배선(152)과 커패시터 전극(158) 각각의 하부에는 순수 실리콘 패턴과 불순물이 도핑된 실리콘 패턴이 형성되어 있다.
소스 및 드레인 전극(154, 156)은 게이트 전극(124)과 함께 박막 트랜지스터(T)를 이루며, 소스 및 드레인 전극(154, 156) 사이의 드러난 액티브층(142)은 박막 트랜지스터(T)의 채널이 된다. 또한, 중첩하는 커패시터 전극(158)과 공통 배선(126)은 게이트 절연막(130)을 유전체로 하여 스토리지 커패시터(storage capacitor)를 형성한다.
데이터 배선(152)과 소스 및 드레인 전극(154, 156) 그리고 커패시터 전극(158) 상부에는 실리콘 질화막이나 실리콘 산화막 또는 유기 절연막으로 이루어진 보호막(160)이 형성되어 있다. 보호막(160)은 드레인 전극(156)을 드러내는 드레인 콘택홀(162)과, 커패시터 전극(158)을 드러내는 커패시터 콘택홀(164)을 포함한다. 또한, 보호막(160)은 게이트 절연막(130)과 함께 제1 방향을 따라 게이트 배선(122)을 드러내는 제1 콘택홀(166)을 포함하며, 제2 방향을 따라 데이터 배선(152)을 드러내는 제2 콘택홀(168)을 포함한다.
드레인 콘택홀(162) 내에는 드레인 콘택 패턴(172)이 형성되어 드레인 전극(156)과 접촉하고 있고, 커패시터 콘택홀(164) 내에는 커패시터 콘택 패턴(174)이 형성되어 커패시터 전극(158)과 접촉하고 있으며, 제1 콘택홀(166) 내에는 제1 보조 게이트 패턴(176)이 형성되어 게이트 배선(122)과 접촉하고 있고, 제2 콘택홀(168) 내에는 제1 보조 데이터 패턴(178)이 형성되어 데이터 배선(152)과 접촉하고 있다.
이때, 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 도금법으로 형성되어 각 콘택홀(162, 164, 166, 168)을 채우는데, 보호막(160)과 동일 높이를 가지도록 형성되거나, 보호막(160) 상부로 돌출되도록 형성될 수 있다. 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 동일한 두께를 가질 수 있으며, 이에 따라 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174) 및 제1 보조 데이터 패턴(178)은 제1 보조 게이트 패턴(176)에 비해 보호막(160) 상부로 더 돌출될 수 있다.
보호막(160) 상부의 화소 영역(P)에는 투명 도전 물질로 이루어진 화소 전극(182)이 형성되어 있는데, 화소 전극(182)은 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174)을 덮으며 접촉하여 드레인 전극(156) 및 커패시터 전극(158)과 전기적으로 연결된다. 또한, 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178) 상부에는 화소 전극(182)과 같은 물질로 이루어진 제2 보조 게이트 패턴(184)과 제2 보조 데이터 패턴(186)이 각각 형성되어 있다. 제2 보조 게이트 패턴(184)과 제2 보조 데이터 패턴(186)은 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 각각 덮으며 이들을 보호한다.
이와 같이, 본 발명의 실시예에서는 드레인 콘택홀(162)과 커패시터 콘택홀(164) 형성시 게이트 배선(122)과 데이터 배선(152)을 각각 노출하는 제1 및 제2 콘택홀(166, 168)을 형성하고, 제1 및 제2 콘택홀(166, 168) 내에 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 형성함으로써, 게이트 배선(122)과 데이터 배선(152)의 저항을 줄일 수 있다. 따라서, 신호 지연을 방지하고 부하를 줄일 수 있으며, 배선 폭을 줄여 개구율 및 휘도를 향상시킬 수 있다.
이러한 어레이 기판의 제조 방법에 대하여 도 5a 내지 도 5d와 도 6a 내지 도6f, 그리고 도 3 및 도 4를 참조하여 상세히 설명한다. 도 5a 내지 도 5d는 본 발명의 실시예에 따른 어레이 기판의 제조 과정에서 어레이 기판을 도시한 평면도이고, 도 6a 내지 도 6f는 본 발명의 실시예에 따른 어레이 기판의 제조 과정에서 어레이 기판을 도시한 단면도로, 도 5a 내지 도 5d의 절단선 VI-VI에 대응한다.
먼저, 도 5a 및 도 6a에 도시한 바와 같이, 유리나 플라스틱과 같은 투명한 절연 기판(110) 상에 금속과 같은 도전 물질을 스퍼터링(sputtering)과 같은 방법으로 증착하고 노광 마스크를 이용한 사진식각 공정을 통해 패터닝하여, 제1방향의 게이트 배선(122)과, 게이트 배선(122)에서 연장된 게이트 전극(124), 그리고 이웃하는 게이트 배선(122) 사이에 게이트 배선(122)과 평행한 공통 배선(126)을 형성한다.
게이트 배선(122)과 게이트 전극(124) 그리고 공통 배선(126)은 알루미늄(aluminum)이나 몰리브덴(molybdenum), 니켈(nickel), 크롬(chromium), 구리(copper) 또는 이들의 합금으로 형성할 수 있다. 이중, 구리는 비교적 낮은 비저항을 가지므로, 구리를 이용하는 것이 배선 저항을 낮추어 신호 지연을 방지하는데 보다 효과적이다. 구리를 이용할 경우, 절연 기판(110)과의 계면 특성을 향상시키기 위해 구리 하부에 버퍼층(buffer layer)을 형성할 수 있으며, 버퍼층은 몰리브덴이나 티타늄(titanium), 탄탈륨(tantalum) 또는 이들의 합금으로 이루어질 수 있다.
다음, 도 5b와 도 6b 내지 도 6d에 도시한 바와 같이, 게이트 배선(122)과 게이트 전극(124) 그리고 공통 배선(126) 상부에 게이트 절연막(130)을 형성하고, 노광 마스크를 이용한 사진식각 공정을 통해, 게이트 절연막(130) 상부에 액티브층(142)과 오믹 콘택층(144), 데이터 배선(152), 소스 전극(154), 드레인 전극(156), 그리고 커패시터 전극(158)을 형성한다.
이에 대해, 이하에서 보다 상세히 설명한다.
먼저, 도 6b에 도시한 바와 같이, 게이트 배선(122)과 게이트 전극(124) 및 공통 배선(126) 상부에 게이트 절연막(130)과 순수 실리콘층(140), 불순물이 도핑된 실리콘층(141) 및 금속층(150)을 순차적으로 형성한다. 여기서, 게이트 절연막(130)과 순수 실리콘층(140) 및 불순물이 도핑된 실리콘층(141)은 화학기상증착(chemical vapor deposition: CVD)법으로 형성될 수 있으며, 금속층(150)은 스퍼터링과 같은 물리기상증착(physical vapor deposition: PVD)법으로 형성될 수 있다. 게이트 절연막(130)은 실리콘 질화막(silicon nitride: SiNx)이나 실리콘 산화막(silicon oxide: SiO2)으로 이루어질 수 있다. 순수 실리콘층(140)은 순수 비정질 실리콘(intrinsic amorphous silicon)으로 이루어지고, 불순물이 도핑된 실리콘층(141)은 붕소(boron)나 인(phosphorus)이 도핑된 비정질 실리콘으로 이루어질 수 있다. 금속층(150)은 알루미늄(aluminum)이나 몰리브덴(molybdenum), 니켈(nickel), 크롬(chromium), 구리(copper) 또는 이들의 합금과 같은 물질로 형성할 수 있다. 이중, 구리는 비교적 낮은 비저항을 가지므로, 구리를 이용하는 것이 배선 저항을 낮추어 신호 지연을 방지하는데 보다 효과적이다. 구리를 이용할 경우, 불순물이 도핑된 실리콘층(141)의 실리콘 성분과 반응하는 것을 방지하기 위해, 구리 하부에 버퍼층을 형성할 수 있으며, 버퍼층은 몰리브덴이나 티타늄(titanium), 탄탈륨(tantalum) 또는 이들의 합금으로 이루어질 수 있다.
이어, 금속층(150) 상부에 감광막(도시하지 않음)을 형성하고 그 위에 마스크(M)를 배치한다. 마스크(M)는 빛을 차단하는 차단 영역(BA)과 빛을 투과시키는 투과 영역(TA) 및 빛을 부분적으로 투과시키는 반투과 영역(HTA)을 포함한다. 반투과 영역(HTA)에는 다수의 슬릿이 형성되거나 반투명막이 형성될 수 있다.
다음, 마스크(M)를 통해 자외선(ultraviolet ray)과 같은 빛을 조사하여 감광막을 노광한 후, 노광된 감광막을 현상하여 제1 및 제2 감광막 패턴(192, 194)을 형성한다. 제1 감광막 패턴(192)은 마스크(M)의 차단 영역(BA)에 대응하여 제1두께를 가지며, 제2 감광막 패턴(194)은 마스크(M)의 반투과 영역(HTA)에 대응하여 제1두께 보다 얇은 제2두께를 가진다. 제2 감광막 패턴(194)은 게이트 전극(124) 상부에 위치하고, 제1 감광막 패턴(192)은 제2 감광막 패턴(194)의 양측과 공통 배선(126) 상부에 위치한다.
다음, 도 6c에 도시한 바와 같이, 제1 및 제2 감광막 패턴(도 6b의 192, 194)을 식각 마스크로 금속층(도 6b의 150), 불순물이 도핑된 실리콘층(도 6b의 141) 및 순수 실리콘층(도 6b의 140)을 차례로 식각하여, 데이터 배선(152)과 소스 드레인 패턴(150a), 불순물 도핑 반도체 패턴(141a), 액티브층(142) 및 커패시터 전극(158)을 형성한다. 여기서, 금속층(도 6b의 150)은 식각액을 이용한 습식 식각(wet-etch)으로 식각될 수 있으며, 불순물이 도핑된 실리콘층(도 6b의 141)과 순수 실리콘층(도 6b의 140)은 식각 가스를 이용한 건식 식각(dry-etch)으로 식각될 수 있다.
데이터 배선(152)은 제1방향에 수직한 제2방향으로 형성되어 게이트 배선(122) 및 공통 배선(126)과 교차하며, 게이트 배선(122)과 함께 화소 영역(P)을 정의한다. 소스 드레인 패턴(150a)은 데이터 배선(152)과 연결되며, 액티브층(142)과 불순물 도핑 반도체 패턴(141a) 및 소스 드레인 패턴(150a)은 게이트 전극(124) 상부에 순차적으로 위치한다. 커패시터 전극(158)은 공통 배선(126) 상부에 위치하여 공통 배선(126)과 중첩한다. 여기서, 데이터 배선(152)과 커패시터 전극(158) 각각의 하부에는 순수 실리콘 패턴과 불순물이 도핑된 실리콘 패턴이 형성되어 있다.
이어, 애싱(ashing)과 같은 공정을 통해, 제2 감광막 패턴(도 6b의 194)을 제거하여, 게이트 전극(124) 상부의 소스 드레인 패턴(150a)을 노출한다. 이때, 제1 감광막 패턴(192)도 부분적으로 제거되어 그 두께가 얇아지게 된다.
다음, 도 6d에 도시한 바와 같이, 제1 감광막 패턴(도 6c의 192)을 식각 마스크로 소스 드레인 패턴(도 6c의 150a)과 불순물 도핑 반도체 패턴(도 6c의 141a)을 식각하여, 소스 및 드레인 전극(154, 156)과 오믹 콘택층(144)을 형성하고 액티브층(142)을 노출한다. 소스 전극(154)은 데이터 배선(152)과 연결되고, 드레인 전극(156)은 게이트 전극(124)을 중심으로 소스 전극(154)과 이격하여 마주대하고 있다.
다음, 제1 감광막 패턴(도 6c의 192)을 제거한다.
여기서, 액티브층(142)은 데이터 배선(152)과 소스 및 드레인 전극(154, 156)과 함께 한 번의 사진식각 공정을 통해 형성되나, 서로 다른 사진식각 공정을 통해 각각 형성될 수도 있다.
이어, 도 5c와 도 6e에 도시한 바와 같이, 실리콘 질화막이나 실리콘 산화막과 같은 무기 절연막을 증착하여 보호막(160)을 형성한 후, 노광 마스크를 이용한 사진식각 공정을 통해 보호막(160)을 패터닝하여 드레인 콘택홀(162)과 커패시터 콘택홀(164), 제1 콘택홀(166) 및 제2 콘택홀(168)을 형성한다. 이때, 제1 콘택홀(166)에 대응하는 게이트 절연막(130)도 선택적으로 제거된다. 드레인 콘택홀(162)은 드레인 전극(156)을 드러내고, 커패시터 콘택홀(164)은 커패시터 전극(158)을 드러낸다. 제1 콘택홀(166)은 이웃하는 데이터 배선(152) 사이의 게이트 배선(122)을 드러내며, 제2 콘택홀(168)은 이웃하는 게이트 배선(122) 사이의 데이터 배선(152)을 드러낸다.
한편, 보호막(160)은 아크릴과 같은 유기 절연막으로 형성될 수도 있으며, 이경우, 보호막(160)의 표면은 평탄하게 형성된다.
다음, 도 5d와 도 6f에 도시한 바와 같이, 도금 방법을 이용하여 드레인 콘택홀(162)과 커패시터 콘택홀(164), 제1 콘택홀(166) 및 제2 콘택홀(168) 내에 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)을 각각 형성한다. 여기서, 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 약 0.2 마이크로미터 내지 약 5 마이크로미터의 두께를 가지며, 바람직하게는, 배선 저항을 줄일 수 있으면서 단차에 의한 액정의 배향 문제 등을 방지할 수 있도록 약 2 마이크로미터 내지 약 3 마이크로미터의 두께를 가지도록 한다. 이때, 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 드레인 콘택홀(162)과 커패시터 콘택홀(164), 제1 콘택홀(166) 및 제2 콘택홀(168)을 각각 채우면서 보호막(160) 상부로 돌출될 수 있다.
드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 구리나 크롬, 니켈과 같은 도전 물질로 형성될 수 있으며, 바람직하게는 구리로 형성하는 것이 배선의 저항을 보다 낮출 수 있다.
본 발명의 실시예에서, 제2 콘택홀(168)은 이웃하는 게이트 배선(122) 사이의 데이터 배선(152) 상부에만 형성되어 있으나, 연장되어 이웃하는 제2 콘택홀(168)과 연결될 수 있으며, 이 경우 게이트 배선(122)과 교차하는 영역의 데이터 배선(152) 상부에도 형성된다. 따라서, 제2 콘택홀(168) 내에 위치하는 제1 보조 데이터 패턴(178) 또한 데이터 배선(152)을 따라 일체로 형성될 수 있다.
드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 무전해 도금법으로 형성될 수 있는데, 본 발명에 따른 무전해 도금법에 대해서는 추후 설명한다.
다음, 도 3과 도 4에 도시한 바와 같이, 투명 도전 물질을 증착하고 마스크를 이용한 사진식각 공정을 통해 패터닝하여 화소 전극(182)과 제2 보조 게이트 패턴(184) 및 제2 보조 데이터 패턴(186)을 형성한다. 화소 전극(182)은 화소 영역(P)의 보호막(160) 상부에 위치하는데, 드레인 콘택 패턴(172) 및 커패시터 콘택 패턴(174)를 덮으며 접촉하여 드레인 전극(156) 및 커패시터 전극(158)과 전기적으로 연결된다. 제2 보조 게이트 패턴(184)은 제1 보조 게이트 패턴(176)과 접촉하며 덮고 있고, 제2 보조 데이터 패턴(186)은 제1 보조 데이터 패턴(178)과 접촉하며 덮고 있다. 투명 도전 물질은 인듐-틴-옥사이드(indium-tin-oxide: ITO)나 인듐-징크-옥사이드(indium-zinc-oxide: IZO)와 같은 물질로 이루어질 수 있다.
제2 보조 게이트 패턴(184)과 제2 보조 데이터 패턴(186)은 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)의 산화를 방지하며 이들을 보호한다.
본 발명에 따른 무전해 도금 방법에 대해 도 7을 참조하여 설명한다. 도 7은 본 발명에 따른 무전해 도금 과정을 도시한 흐름도이며, 구리를 도금하는 경우를 예로 한다.
도 7에 도시한 바와 같이, 제1단계(ST1)로, 베이스층(base layer)과 도금층 사이의 접착력을 좋게 하기 위해 세정(cleaning)을 실시함으로써, 이물질이나 유기물을 제거하여 베이스층의 표면을 깨끗하게 한다. 이때, 베이스층을 포함하는 기판은 유기 용액에 약 30초간 노출될 수 있으며, 베이스층은 구리로 이루어질 수 있다.
이어, 제2단계(ST2)로, 조건 형성(conditioning) 공정을 실시하여 베이스층 표면의 산화막을 제거하고, 베이스층 표면이 극성(일례로, +)을 띠도록 한다. 이때, 베이스층을 포함하는 기판은 황산(H2SO4) 베이스 용액에 약 30초간 노출될 수 있다. 여기서, 제2단계(ST2)는 생략될 수도 있다.
다음, 제3단계(ST3)로, 활성화(activating) 공정을 실시하여 베이스층 표면에 팔라듐(palladium: Pd)을 흡착시킨다. 팔라듐은 촉매(catalyst) 역할은 하는데, 베이스층을 포함하는 기판을 팔라듐 이온이 녹아 있는 산성 용액(acid solution)에 약 60초간 노출함으로써, 치환형인 팔라듐 이온의 촉매 특성에 의해 베이스층의 구리는 전자를 빼앗겨 이온이 되고, 팔라듐 이온은 환원되어 베이스층 표면에 흡착된다. 여기서, 산성 용액은 황산 베이스 용액이 사용될 수 있다.
다음, 제4단계(ST4)로, 무전해 도금(electroless plating) 공정을 실시하여 베이스층 상에 구리 도금층을 성장시킨다. 이때, 구리 도금액이 사용되는데, 구리 도금액은 금속염과, 환원제(reducing agent), 착화제(complexant), 안정제(stabilizer) 및 촉진제(exaltant, accelerator)를 포함하며, 알칼리성을 가진다.
환원제는 구리 이온에 전자를 제공하는 역할을 하는 것으로, 환원제의 전위(potential)는 구리 이온의 평형 전위보다 낮아야 한다. 환원제로는 포름알데히드(formaldehyde)나 디메틸아민 보란(dimethylamine borane: DMAD) 또는 차아인산 나트륨(sodium hypophosphite)이 사용될 수 있다. 일례로, 환원제로 포름알데히드를 사용할 수 있는데, 포름알데히드의 환원작용에 의해 수소 이온(H+)과 수산화 이온(OH-)이 발생하여 도금액의 pH가 변화될 수 있다.
착화제는 구리 이온과 결합함으로써, 구리 이온이 환원제와 반응하여 침전되는 것을 방지하기 위한 것으로, 롯셀염(Rochelle salt)이라고 불리는 타르타르 나트륨 칼륨(sodium potassium tartrate)이나, 에틸렌 다이아민 테트라아세트산(ethylenediamine tetraacetic acid: EDTA), 글리콜산(glycolic acid) 또는 트리에탄올 아민(triethanol amine)이 사용될 수 있다.
안정제는 먼지나 구리 입자에 흡착하여 구리 이온이 환원제와 접촉하는 것을 방지하기 위한 것으로, 산소(oxygen)나 티오요소(thiourea), 2-머캡토벤조싸이아졸(2-mercaptobenzothiazole), 디에틸디티오카바메이트(diethyldithiocarbamate) 또는 오산화 바나듐(vanadium pentoxide)이 사용될 수 있다.
촉진제는 도금 속도를 증가시키기 위한 것으로, 시안화물(cyanide)이나 프로프리오니트릴(proprionitrile), O-페난트롤린(O-phenanthroline)이 사용될 수 있다.
따라서, 팔라듐이 흡착된 베이스층을 포함하는 기판을 구리 도금액에 노출시킬 경우, 환원제의 환원 작용에 의해 전자가 발생하고, 구리 이온이 전자와 결합하여 팔라듐 촉매 위에 석출됨으로써 구리 도금층이 성장된다. 또한, 도금된 구리가 자가 촉매로 작용하여 구리 도금층이 추가로 성장된다.
이때, 구리 도금액의 구성 성분과 구성비 및 노출 시간에 따라 구리 도금층의 두께는 달라질 수 있는데, 일례로, 포름알데히드와 롯셀염 및 2-머캡토벤조싸이아졸을 이용하여 약 1,200초간 노출할 경우 약 1.5 마이크로미터의 구리 도금층을 성장시킬 수 있다.
앞선 본 발명의 실시예에서는 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)이 무전해 도금법을 통해 형성되는 방법에 대해 설명하였으나, 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)은 전해 도금법으로 형성될 수도 있다. 어레이 기판의 제조시 발생할 수 있는 정전기를 방지하고 어레이 기판을 완성 후 전기적 검사 등을 실시하기 위해, 다수의 게이트 배선과 다수의 데이터 배선을 각각 연결하는 쇼팅바를 형성하는데, 이러한 쇼팅바를 이용하여 전해 도금을 실시하여 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 형성할 수도 있다.
이와 같이, 본 발명의 실시예에서는 도금을 통해 게이트 배선(122)과 데이터 배선(152) 상부에 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 형성함으로써, 게이트 배선(122)과 데이터 배선(152)의 저항을 줄여 신호 지연을 방지하고, 배선에 가해지는 부하를 줄일 수 있다. 이때, 게이트 배선(122)과 데이터 배선(152)의 폭을 줄여 화소 영역(P)의 면적을 넓힐 수 있으므로, 개구율 및 휘도를 향상시킬 수 있다. 개구율 향상 정도는 표시장치의 크기 및 해상도에 따라 달라질 수 있는데, 종래 대비 약 10% 내지 약 50%의 개구율이 증가하게 되며, 해상도가 높을수록 개구율 향상 효과가 높다.
이러한 보조 패턴(176, 178)은 드레인 및 커패시터 콘택홀(162, 164) 형성시 게이트 배선(122)과 데이터 배선(152)을 노출함으로써 동시에 도금하여 형성할 수 있으므로, 게이트 배선(122)과 데이터 배선(152)을 각각 도금하는 경우와 비교하여 공정을 간소화할 수 있어, 제조 비용 및 시간을 줄일 수 있다.
또한, 게이트 배선(122)과 데이터 배선(152)을 각각 도금할 경우, 게이트 배선(122)과 데이터 배선(152)이 교차하는 영역은 단차가 매우 커지기 때문에, 이 영역에 형성되는 막들이 단선되어 불량이 발생할 확률이 높다. 그러나, 본 발명에서는 데이터 배선(152)과 교차하는 영역의 게이트 배선(122)은 도금되지 않으므로, 이 영역에 형성되는 막들의 단선을 방지할 수 있다. 게다가, 게이트 배선과 데이터 배선을 각각 도금할 경우, 박막트랜지스터(T)의 전극들도 도금되어 불량이 발생할 수 있으나, 본 발명에서는 박막트랜지스터(T)의 전극들이 도금되지 않으므로 불량을 방지할 수 있다.
한편, 보호막(160)을 식각하여 콘택홀(162, 164, 166, 168)을 형성할 때 역 테이퍼(taper)가 발생하면, 역 테이퍼에 따른 단차에 의해 이후 형성되는 박막이 끊어지는 문제가 생긴다. 그러나 본 발명에서는 콘택홀(162, 164, 166, 168) 내에 도금에 의한 금속패턴이 형성되므로, 역 테이퍼가 발생하더라도 박막이 끊어지는 문제를 방지할 수 있다.
앞선 실시예에서는 단일층의 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 형성한 경우에 대해 설명하였으나, 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)은 서로 다른 물질을 도금하여 복수의 층으로 형성될 수 있다. 특히, 구리를 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)으로 사용할 경우, 구리의 산화 방지 및 후속 층과의 접촉 저항을 낮추기 위해, 구리 도금층 위에 니켈 도금층을 더 형성할 수 있다.
이에 대해 도 8을 참조하여 설명한다. 도 8은 본 발명의 실시예에 따른 다른 예의 표시장치용 어레이 기판의 단면도로, 앞선 실시예와 동일 부분에 대해서는 동일 부호를 부여하고, 동일 부분에 대한 설명은 생략한다.
도 8에 도시한 바와 같이, 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)의 각각은 제1도금층(176a, 178a)과 제2도금층(176b, 178b)을 포함하며, 제2도금층(176b, 178b)은 제1도금층(176a, 178a)보다 얇은 두께를 가진다. 이때, 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴178)과 동일 공정에서 형성되는 드레인 콘택 패턴(172) 및 커패시터 콘택 패턴(174) 또한 제1도금층(172a, 174a)과 제2도금층(172b, 174b)의 이중층 구조를 가진다.
일례로, 제1도금층(172a, 174a, 176a, 178a)은 구리를 도금하여 형성되고, 제2도금층(172b, 174b, 176b, 178b)은 니켈을 도금하여 형성된다. 제2도금층(172b, 174b, 176b, 178b)은 제1도금층(172a, 174a, 176a, 178a)의 산화를 방지하고, 제1도금층(172a, 174a, 176a, 178a)과 화소전극(182), 제2 보조 게이트 패턴(184) 및 제2 보조 데이터 패턴(186) 사이의 접촉 저항을 감소시킨다.
제1도금층(172a, 174a, 176a, 178a)의 두께는 약 0.2 마이크로미터보다 크거나 같고 약 5 마이크로미터보다 작거나 같으며, 바람직하게는, 약 2 마이크로미터보다 크거나 같고 약 3 마이크로미터보다 작거나 같다. 또한, 제2도금층(172b, 174b, 176b, 178b)의 두께는 약 0.02 마이크로미터보다 크거나 같고 약 0.1 마이크로미터보다 작거나 같다.
앞선 실시예에서, 스토리지 커패시터는 공통 배선과 이에 중첩하는 커패시터 전극으로 이루어지나, 스토리지 커패시터의 구조는 달라질 수 있으며, 이에 대해 도 9와 도 10을 참조하여 설명한다.
도 9는 본 발명의 다른 실시에에 따른 표시장치용 어레이 기판의 평면도이고, 도 10은 도 9의 절단선 IX-IX에 따른 단면도이다.
도시한 바와 같이, 투명한 절연 기판(210) 위에 도전성 물질로 이루어진 제1방향의 게이트 배선(222)과 게이트 배선(222)으로부터 연장된 게이트 전극(224)이 형성되어 있다.
게이트 배선(222)과 게이트 전극(224)의 상부에는 실리콘 질화막이나 실리콘 산화막으로 이루어진 게이트 절연막(230)이 형성되어 이들을 덮고 있다.
게이트 전극(224) 상부의 게이트 절연막(230) 위에는 순수 비정질 실리콘으로 이루어진 액티브층(242)이 형성되어 있고, 그 위에 불순물이 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(244)이 형성되어 있다.
오믹 콘택층(244) 상부에는 금속과 같은 도전 물질로 이루어진 데이터 배선(252), 소스 전극(254) 및 드레인 전극(256)이 형성되어 있다. 데이터 배선(252)은 제1방향에 수직한 제2방향으로 형성되어 게이트 배선(222)과 교차함으로써 화소 영역(P)을 정의한다. 소스 전극(254)은 데이터 배선(252)으로부터 연장되어 있으며, 드레인 전극(256)은 게이트 전극(224)을 중심으로 소스 전극(254)과 이격하여 마주 대하고 있다. 또한, 게이트 배선(222)의 제1부분 상부의 게이트 절연막(230) 위에는 데이터 배선(252), 소스 전극(254) 및 드레인 전극(256)과 동일 물질로 이루어진 커패시터 전극(258)이 형성되어 있다. 여기서, 데이터 배선(252)과 커패시터 전극(258) 각각의 하부에는 순수 실리콘 패턴과 불순물이 도핑된 실리콘 패턴이 형성되어 있다.
소스 및 드레인 전극(254, 256)은 게이트 전극(224)과 함께 박막 트랜지스터(T)를 이루며, 소스 및 드레인 전극(254, 256) 사이의 드러난 액티브층(242)은 박막 트랜지스터(T)의 채널이 된다. 또한, 중첩하는 커패시터 전극(258)과 게이트 배선(222)은 게이트 절연막(230)을 유전체로 하여 스토리지 커패시터(storage capacitor)를 형성한다.
데이터 배선(252)과 소스 및 드레인 전극(254, 256) 그리고 커패시터 전극(258) 상부에는 실리콘 질화막이나 실리콘 산화막 또는 유기 절연막으로 이루어진 보호막(260)이 형성되어 있다. 보호막(260)은 드레인 전극(256)을 드러내는 드레인 콘택홀(262)과, 커패시터 전극(258)을 드러내는 커패시터 콘택홀(264)을 포함한다. 또한, 보호막(260)은 게이트 절연막(230)과 함께 게이트 배선(222)의 제2부분을 드러내는 제1 콘택홀(266)을 포함하며, 데이터 배선(252)을 드러내는 제2 콘택홀(268)을 포함한다.
드레인 콘택홀(262) 내에는 드레인 콘택 패턴(272)이 형성되어 있고, 커패시터 콘택홀(264) 내에는 커패시터 콘택 패턴(274)이 형성되어 있으며, 제1 콘택홀(266) 내에는 제1 보조 게이트 패턴(276)이 형성되어 있고, 제2 콘택홀(268) 내에는 제1 보조 데이터 패턴(278)이 형성되어 있다.
이때, 드레인 콘택 패턴(272)과 커패시터 콘택 패턴(274), 제1 보조 게이트 패턴(276) 및 제1 보조 데이터 패턴(278)은 도금법으로 형성되어 각 콘택홀(262, 264, 266, 268)을 채우는데, 보호막(260)과 동일 높이를 가지도록 형성되거나, 보호막(260) 상부로 돌출되도록 형성될 수 있다. 드레인 콘택 패턴(272)과 커패시터 콘택 패턴(274), 제1 보조 게이트 패턴(276) 및 제1 보조 데이터 패턴(278)은 동일한 두께를 가질 수 있으며, 이에 따라 드레인 콘택 패턴(272)과 커패시터 콘택 패턴(274) 및 제1 보조 데이터 패턴(278)은 제1 보조 게이트 패턴(276)에 비해 보호막(260) 상부로 더 돌출될 수 있다.
보호막(260) 상부의 화소 영역(P)에는 투명 도전 물질로 이루어진 화소 전극(282)이 형성되어 있는데, 화소 전극(282)은 드레인 콘택 패턴(272)과 커패시터 콘택 패턴(274)을 덮으며 접촉하여 드레인 전극(256) 및 커패시터 전극(258)과 전기적으로 연결된다. 또한, 제1 보조 게이트 패턴(276)과 제1 보조 데이터 패턴(278) 상부에는 화소 전극(282)과 같은 물질로 이루어진 제2 보조 게이트 패턴(284)과 제2 보조 데이터 패턴(286)이 각각 형성되어 있다. 제2 보조 게이트 패턴(284)과 제2 보조 데이터 패턴(286)은 제1 보조 게이트 패턴(276)과 제1 보조 데이터 패턴(278)을 각각 덮으며 접촉하여 이들을 보호하고 있다.
한편, 커패시터 전극(258)은 생략될 수도 있으며, 이 경우 화소 전극(282)이 게이트 배선(222)과 중첩하여 스토리지 커패시터를 형성한다.
이러한 본 발명의 다른 실시예에 따른 어레이 기판은 앞선 실시예와 동일한 공정을 통해 형성될 수 있다.
본 발명은 상기한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 표시장치용 어레이 기판 및 그의 제조 방법에 대하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 표시장치용 어레이 기판의 평면도이고, 도 4는 도 3의 절단선 Ⅳ-Ⅳ에 따른 단면도이다.
도시한 바와 같이, 투명한 절연 기판(110) 위에 도전성 물질로 이루어진 제1방향의 게이트 배선(122)과 게이트 배선(122)으로부터 연장된 게이트 전극(124)이 형성되어 있다. 또한, 이웃하는 게이트 배선(122) 사이에는 게이트 배선(122)과 평행한 공통 배선(126)이 형성되어 있다.
게이트 배선(122)과 게이트 전극(124) 그리고 공통 배선(126)의 상부에는 실리콘 질화막이나 실리콘 산화막으로 이루어진 게이트 절연막(130)이 형성되어 이들을 덮고 있다.
게이트 전극(124) 상부의 게이트 절연막(130) 위에는 순수 비정질 실리콘으로 이루어진 액티브층(142)이 형성되어 있고, 그 위에 불순물이 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(144)이 형성되어 있다.
오믹 콘택층(144) 상부에는 금속과 같은 도전 물질로 이루어진 데이터 배선(152), 소스 전극(154) 및 드레인 전극(156)이 형성되어 있다. 데이터 배선(152)은 제1방향에 수직한 제2방향으로 형성되어 게이트 배선(122) 및 공통 배선(126)과 교차하며, 게이트 배선(122)과 함께 화소 영역(P)을 정의한다. 소스 전극(154)은 데이터 배선(152)으로부터 연장되어 있으며, 드레인 전극(156)은 게이트 전극(124)을 중심으로 소스 전극(154)과 이격하여 마주 대하고 있다. 또한, 공통 배선(126) 상부의 게이트 절연막(130) 위에는 데이터 배선(152), 소스 전극(154) 및 드레인 전극(156)과 동일 물질로 이루어진 커패시터 전극(158)이 형성되어 있다. 여기서, 데이터 배선(152)과 커패시터 전극(158) 각각의 하부에는 순수 실리콘 패턴과 불순물이 도핑된 실리콘 패턴이 형성되어 있다.
소스 및 드레인 전극(154, 156)은 게이트 전극(124)과 함께 박막 트랜지스터(T)를 이루며, 소스 및 드레인 전극(154, 156) 사이의 드러난 액티브층(142)은 박막 트랜지스터(T)의 채널이 된다. 또한, 중첩하는 커패시터 전극(158)과 공통 배선(126)은 게이트 절연막(130)을 유전체로 하여 스토리지 커패시터(storage capacitor)를 형성한다.
데이터 배선(152)과 소스 및 드레인 전극(154, 156) 그리고 커패시터 전극(158) 상부에는 실리콘 질화막이나 실리콘 산화막 또는 유기 절연막으로 이루어진 보호막(160)이 형성되어 있다. 보호막(160)은 드레인 전극(156)을 드러내는 드레인 콘택홀(162)과, 커패시터 전극(158)을 드러내는 커패시터 콘택홀(164)을 포함한다. 또한, 보호막(160)은 게이트 절연막(130)과 함께 제1 방향을 따라 게이트 배선(122)을 드러내는 제1 콘택홀(166)을 포함하며, 제2 방향을 따라 데이터 배선(152)을 드러내는 제2 콘택홀(168)을 포함한다.
드레인 콘택홀(162) 내에는 드레인 콘택 패턴(172)이 형성되어 드레인 전극(156)과 접촉하고 있고, 커패시터 콘택홀(164) 내에는 커패시터 콘택 패턴(174)이 형성되어 커패시터 전극(158)과 접촉하고 있으며, 제1 콘택홀(166) 내에는 제1 보조 게이트 패턴(176)이 형성되어 게이트 배선(122)과 접촉하고 있고, 제2 콘택홀(168) 내에는 제1 보조 데이터 패턴(178)이 형성되어 데이터 배선(152)과 접촉하고 있다.
이때, 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 도금법으로 형성되어 각 콘택홀(162, 164, 166, 168)을 채우는데, 보호막(160)과 동일 높이를 가지도록 형성되거나, 보호막(160) 상부로 돌출되도록 형성될 수 있다. 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 동일한 두께를 가질 수 있으며, 이에 따라 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174) 및 제1 보조 데이터 패턴(178)은 제1 보조 게이트 패턴(176)에 비해 보호막(160) 상부로 더 돌출될 수 있다.
보호막(160) 상부의 화소 영역(P)에는 투명 도전 물질로 이루어진 화소 전극(182)이 형성되어 있는데, 화소 전극(182)은 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174)을 덮으며 접촉하여 드레인 전극(156) 및 커패시터 전극(158)과 전기적으로 연결된다. 또한, 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178) 상부에는 화소 전극(182)과 같은 물질로 이루어진 제2 보조 게이트 패턴(184)과 제2 보조 데이터 패턴(186)이 각각 형성되어 있다. 제2 보조 게이트 패턴(184)과 제2 보조 데이터 패턴(186)은 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 각각 덮으며 이들을 보호한다.
이와 같이, 본 발명의 실시예에서는 드레인 콘택홀(162)과 커패시터 콘택홀(164) 형성시 게이트 배선(122)과 데이터 배선(152)을 각각 노출하는 제1 및 제2 콘택홀(166, 168)을 형성하고, 제1 및 제2 콘택홀(166, 168) 내에 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 형성함으로써, 게이트 배선(122)과 데이터 배선(152)의 저항을 줄일 수 있다. 따라서, 신호 지연을 방지하고 부하를 줄일 수 있으며, 배선 폭을 줄여 개구율 및 휘도를 향상시킬 수 있다.
이러한 어레이 기판의 제조 방법에 대하여 도 5a 내지 도 5d와 도 6a 내지 도6f, 그리고 도 3 및 도 4를 참조하여 상세히 설명한다. 도 5a 내지 도 5d는 본 발명의 실시예에 따른 어레이 기판의 제조 과정에서 어레이 기판을 도시한 평면도이고, 도 6a 내지 도 6f는 본 발명의 실시예에 따른 어레이 기판의 제조 과정에서 어레이 기판을 도시한 단면도로, 도 5a 내지 도 5d의 절단선 VI-VI에 대응한다.
먼저, 도 5a 및 도 6a에 도시한 바와 같이, 유리나 플라스틱과 같은 투명한 절연 기판(110) 상에 금속과 같은 도전 물질을 스퍼터링(sputtering)과 같은 방법으로 증착하고 노광 마스크를 이용한 사진식각 공정을 통해 패터닝하여, 제1방향의 게이트 배선(122)과, 게이트 배선(122)에서 연장된 게이트 전극(124), 그리고 이웃하는 게이트 배선(122) 사이에 게이트 배선(122)과 평행한 공통 배선(126)을 형성한다.
게이트 배선(122)과 게이트 전극(124) 그리고 공통 배선(126)은 알루미늄(aluminum)이나 몰리브덴(molybdenum), 니켈(nickel), 크롬(chromium), 구리(copper) 또는 이들의 합금으로 형성할 수 있다. 이중, 구리는 비교적 낮은 비저항을 가지므로, 구리를 이용하는 것이 배선 저항을 낮추어 신호 지연을 방지하는데 보다 효과적이다. 구리를 이용할 경우, 절연 기판(110)과의 계면 특성을 향상시키기 위해 구리 하부에 버퍼층(buffer layer)을 형성할 수 있으며, 버퍼층은 몰리브덴이나 티타늄(titanium), 탄탈륨(tantalum) 또는 이들의 합금으로 이루어질 수 있다.
다음, 도 5b와 도 6b 내지 도 6d에 도시한 바와 같이, 게이트 배선(122)과 게이트 전극(124) 그리고 공통 배선(126) 상부에 게이트 절연막(130)을 형성하고, 노광 마스크를 이용한 사진식각 공정을 통해, 게이트 절연막(130) 상부에 액티브층(142)과 오믹 콘택층(144), 데이터 배선(152), 소스 전극(154), 드레인 전극(156), 그리고 커패시터 전극(158)을 형성한다.
이에 대해, 이하에서 보다 상세히 설명한다.
먼저, 도 6b에 도시한 바와 같이, 게이트 배선(122)과 게이트 전극(124) 및 공통 배선(126) 상부에 게이트 절연막(130)과 순수 실리콘층(140), 불순물이 도핑된 실리콘층(141) 및 금속층(150)을 순차적으로 형성한다. 여기서, 게이트 절연막(130)과 순수 실리콘층(140) 및 불순물이 도핑된 실리콘층(141)은 화학기상증착(chemical vapor deposition: CVD)법으로 형성될 수 있으며, 금속층(150)은 스퍼터링과 같은 물리기상증착(physical vapor deposition: PVD)법으로 형성될 수 있다. 게이트 절연막(130)은 실리콘 질화막(silicon nitride: SiNx)이나 실리콘 산화막(silicon oxide: SiO2)으로 이루어질 수 있다. 순수 실리콘층(140)은 순수 비정질 실리콘(intrinsic amorphous silicon)으로 이루어지고, 불순물이 도핑된 실리콘층(141)은 붕소(boron)나 인(phosphorus)이 도핑된 비정질 실리콘으로 이루어질 수 있다. 금속층(150)은 알루미늄(aluminum)이나 몰리브덴(molybdenum), 니켈(nickel), 크롬(chromium), 구리(copper) 또는 이들의 합금과 같은 물질로 형성할 수 있다. 이중, 구리는 비교적 낮은 비저항을 가지므로, 구리를 이용하는 것이 배선 저항을 낮추어 신호 지연을 방지하는데 보다 효과적이다. 구리를 이용할 경우, 불순물이 도핑된 실리콘층(141)의 실리콘 성분과 반응하는 것을 방지하기 위해, 구리 하부에 버퍼층을 형성할 수 있으며, 버퍼층은 몰리브덴이나 티타늄(titanium), 탄탈륨(tantalum) 또는 이들의 합금으로 이루어질 수 있다.
이어, 금속층(150) 상부에 감광막(도시하지 않음)을 형성하고 그 위에 마스크(M)를 배치한다. 마스크(M)는 빛을 차단하는 차단 영역(BA)과 빛을 투과시키는 투과 영역(TA) 및 빛을 부분적으로 투과시키는 반투과 영역(HTA)을 포함한다. 반투과 영역(HTA)에는 다수의 슬릿이 형성되거나 반투명막이 형성될 수 있다.
다음, 마스크(M)를 통해 자외선(ultraviolet ray)과 같은 빛을 조사하여 감광막을 노광한 후, 노광된 감광막을 현상하여 제1 및 제2 감광막 패턴(192, 194)을 형성한다. 제1 감광막 패턴(192)은 마스크(M)의 차단 영역(BA)에 대응하여 제1두께를 가지며, 제2 감광막 패턴(194)은 마스크(M)의 반투과 영역(HTA)에 대응하여 제1두께 보다 얇은 제2두께를 가진다. 제2 감광막 패턴(194)은 게이트 전극(124) 상부에 위치하고, 제1 감광막 패턴(192)은 제2 감광막 패턴(194)의 양측과 공통 배선(126) 상부에 위치한다.
다음, 도 6c에 도시한 바와 같이, 제1 및 제2 감광막 패턴(도 6b의 192, 194)을 식각 마스크로 금속층(도 6b의 150), 불순물이 도핑된 실리콘층(도 6b의 141) 및 순수 실리콘층(도 6b의 140)을 차례로 식각하여, 데이터 배선(152)과 소스 드레인 패턴(150a), 불순물 도핑 반도체 패턴(141a), 액티브층(142) 및 커패시터 전극(158)을 형성한다. 여기서, 금속층(도 6b의 150)은 식각액을 이용한 습식 식각(wet-etch)으로 식각될 수 있으며, 불순물이 도핑된 실리콘층(도 6b의 141)과 순수 실리콘층(도 6b의 140)은 식각 가스를 이용한 건식 식각(dry-etch)으로 식각될 수 있다.
데이터 배선(152)은 제1방향에 수직한 제2방향으로 형성되어 게이트 배선(122) 및 공통 배선(126)과 교차하며, 게이트 배선(122)과 함께 화소 영역(P)을 정의한다. 소스 드레인 패턴(150a)은 데이터 배선(152)과 연결되며, 액티브층(142)과 불순물 도핑 반도체 패턴(141a) 및 소스 드레인 패턴(150a)은 게이트 전극(124) 상부에 순차적으로 위치한다. 커패시터 전극(158)은 공통 배선(126) 상부에 위치하여 공통 배선(126)과 중첩한다. 여기서, 데이터 배선(152)과 커패시터 전극(158) 각각의 하부에는 순수 실리콘 패턴과 불순물이 도핑된 실리콘 패턴이 형성되어 있다.
이어, 애싱(ashing)과 같은 공정을 통해, 제2 감광막 패턴(도 6b의 194)을 제거하여, 게이트 전극(124) 상부의 소스 드레인 패턴(150a)을 노출한다. 이때, 제1 감광막 패턴(192)도 부분적으로 제거되어 그 두께가 얇아지게 된다.
다음, 도 6d에 도시한 바와 같이, 제1 감광막 패턴(도 6c의 192)을 식각 마스크로 소스 드레인 패턴(도 6c의 150a)과 불순물 도핑 반도체 패턴(도 6c의 141a)을 식각하여, 소스 및 드레인 전극(154, 156)과 오믹 콘택층(144)을 형성하고 액티브층(142)을 노출한다. 소스 전극(154)은 데이터 배선(152)과 연결되고, 드레인 전극(156)은 게이트 전극(124)을 중심으로 소스 전극(154)과 이격하여 마주대하고 있다.
다음, 제1 감광막 패턴(도 6c의 192)을 제거한다.
여기서, 액티브층(142)은 데이터 배선(152)과 소스 및 드레인 전극(154, 156)과 함께 한 번의 사진식각 공정을 통해 형성되나, 서로 다른 사진식각 공정을 통해 각각 형성될 수도 있다.
이어, 도 5c와 도 6e에 도시한 바와 같이, 실리콘 질화막이나 실리콘 산화막과 같은 무기 절연막을 증착하여 보호막(160)을 형성한 후, 노광 마스크를 이용한 사진식각 공정을 통해 보호막(160)을 패터닝하여 드레인 콘택홀(162)과 커패시터 콘택홀(164), 제1 콘택홀(166) 및 제2 콘택홀(168)을 형성한다. 이때, 제1 콘택홀(166)에 대응하는 게이트 절연막(130)도 선택적으로 제거된다. 드레인 콘택홀(162)은 드레인 전극(156)을 드러내고, 커패시터 콘택홀(164)은 커패시터 전극(158)을 드러낸다. 제1 콘택홀(166)은 이웃하는 데이터 배선(152) 사이의 게이트 배선(122)을 드러내며, 제2 콘택홀(168)은 이웃하는 게이트 배선(122) 사이의 데이터 배선(152)을 드러낸다.
한편, 보호막(160)은 아크릴과 같은 유기 절연막으로 형성될 수도 있으며, 이경우, 보호막(160)의 표면은 평탄하게 형성된다.
다음, 도 5d와 도 6f에 도시한 바와 같이, 도금 방법을 이용하여 드레인 콘택홀(162)과 커패시터 콘택홀(164), 제1 콘택홀(166) 및 제2 콘택홀(168) 내에 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)을 각각 형성한다. 여기서, 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 약 0.2 마이크로미터 내지 약 5 마이크로미터의 두께를 가지며, 바람직하게는, 배선 저항을 줄일 수 있으면서 단차에 의한 액정의 배향 문제 등을 방지할 수 있도록 약 2 마이크로미터 내지 약 3 마이크로미터의 두께를 가지도록 한다. 이때, 드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 드레인 콘택홀(162)과 커패시터 콘택홀(164), 제1 콘택홀(166) 및 제2 콘택홀(168)을 각각 채우면서 보호막(160) 상부로 돌출될 수 있다.
드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 구리나 크롬, 니켈과 같은 도전 물질로 형성될 수 있으며, 바람직하게는 구리로 형성하는 것이 배선의 저항을 보다 낮출 수 있다.
본 발명의 실시예에서, 제2 콘택홀(168)은 이웃하는 게이트 배선(122) 사이의 데이터 배선(152) 상부에만 형성되어 있으나, 연장되어 이웃하는 제2 콘택홀(168)과 연결될 수 있으며, 이 경우 게이트 배선(122)과 교차하는 영역의 데이터 배선(152) 상부에도 형성된다. 따라서, 제2 콘택홀(168) 내에 위치하는 제1 보조 데이터 패턴(178) 또한 데이터 배선(152)을 따라 일체로 형성될 수 있다.
드레인 콘택 패턴(172)과 커패시터 콘택 패턴(174), 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴(178)은 무전해 도금법으로 형성될 수 있는데, 본 발명에 따른 무전해 도금법에 대해서는 추후 설명한다.
다음, 도 3과 도 4에 도시한 바와 같이, 투명 도전 물질을 증착하고 마스크를 이용한 사진식각 공정을 통해 패터닝하여 화소 전극(182)과 제2 보조 게이트 패턴(184) 및 제2 보조 데이터 패턴(186)을 형성한다. 화소 전극(182)은 화소 영역(P)의 보호막(160) 상부에 위치하는데, 드레인 콘택 패턴(172) 및 커패시터 콘택 패턴(174)를 덮으며 접촉하여 드레인 전극(156) 및 커패시터 전극(158)과 전기적으로 연결된다. 제2 보조 게이트 패턴(184)은 제1 보조 게이트 패턴(176)과 접촉하며 덮고 있고, 제2 보조 데이터 패턴(186)은 제1 보조 데이터 패턴(178)과 접촉하며 덮고 있다. 투명 도전 물질은 인듐-틴-옥사이드(indium-tin-oxide: ITO)나 인듐-징크-옥사이드(indium-zinc-oxide: IZO)와 같은 물질로 이루어질 수 있다.
제2 보조 게이트 패턴(184)과 제2 보조 데이터 패턴(186)은 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)의 산화를 방지하며 이들을 보호한다.
본 발명에 따른 무전해 도금 방법에 대해 도 7을 참조하여 설명한다. 도 7은 본 발명에 따른 무전해 도금 과정을 도시한 흐름도이며, 구리를 도금하는 경우를 예로 한다.
도 7에 도시한 바와 같이, 제1단계(ST1)로, 베이스층(base layer)과 도금층 사이의 접착력을 좋게 하기 위해 세정(cleaning)을 실시함으로써, 이물질이나 유기물을 제거하여 베이스층의 표면을 깨끗하게 한다. 이때, 베이스층을 포함하는 기판은 유기 용액에 약 30초간 노출될 수 있으며, 베이스층은 구리로 이루어질 수 있다.
이어, 제2단계(ST2)로, 조건 형성(conditioning) 공정을 실시하여 베이스층 표면의 산화막을 제거하고, 베이스층 표면이 극성(일례로, +)을 띠도록 한다. 이때, 베이스층을 포함하는 기판은 황산(H2SO4) 베이스 용액에 약 30초간 노출될 수 있다. 여기서, 제2단계(ST2)는 생략될 수도 있다.
다음, 제3단계(ST3)로, 활성화(activating) 공정을 실시하여 베이스층 표면에 팔라듐(palladium: Pd)을 흡착시킨다. 팔라듐은 촉매(catalyst) 역할은 하는데, 베이스층을 포함하는 기판을 팔라듐 이온이 녹아 있는 산성 용액(acid solution)에 약 60초간 노출함으로써, 치환형인 팔라듐 이온의 촉매 특성에 의해 베이스층의 구리는 전자를 빼앗겨 이온이 되고, 팔라듐 이온은 환원되어 베이스층 표면에 흡착된다. 여기서, 산성 용액은 황산 베이스 용액이 사용될 수 있다.
다음, 제4단계(ST4)로, 무전해 도금(electroless plating) 공정을 실시하여 베이스층 상에 구리 도금층을 성장시킨다. 이때, 구리 도금액이 사용되는데, 구리 도금액은 금속염과, 환원제(reducing agent), 착화제(complexant), 안정제(stabilizer) 및 촉진제(exaltant, accelerator)를 포함하며, 알칼리성을 가진다.
환원제는 구리 이온에 전자를 제공하는 역할을 하는 것으로, 환원제의 전위(potential)는 구리 이온의 평형 전위보다 낮아야 한다. 환원제로는 포름알데히드(formaldehyde)나 디메틸아민 보란(dimethylamine borane: DMAD) 또는 차아인산 나트륨(sodium hypophosphite)이 사용될 수 있다. 일례로, 환원제로 포름알데히드를 사용할 수 있는데, 포름알데히드의 환원작용에 의해 수소 이온(H+)과 수산화 이온(OH-)이 발생하여 도금액의 pH가 변화될 수 있다.
착화제는 구리 이온과 결합함으로써, 구리 이온이 환원제와 반응하여 침전되는 것을 방지하기 위한 것으로, 롯셀염(Rochelle salt)이라고 불리는 타르타르 나트륨 칼륨(sodium potassium tartrate)이나, 에틸렌 다이아민 테트라아세트산(ethylenediamine tetraacetic acid: EDTA), 글리콜산(glycolic acid) 또는 트리에탄올 아민(triethanol amine)이 사용될 수 있다.
안정제는 먼지나 구리 입자에 흡착하여 구리 이온이 환원제와 접촉하는 것을 방지하기 위한 것으로, 산소(oxygen)나 티오요소(thiourea), 2-머캡토벤조싸이아졸(2-mercaptobenzothiazole), 디에틸디티오카바메이트(diethyldithiocarbamate) 또는 오산화 바나듐(vanadium pentoxide)이 사용될 수 있다.
촉진제는 도금 속도를 증가시키기 위한 것으로, 시안화물(cyanide)이나 프로프리오니트릴(proprionitrile), O-페난트롤린(O-phenanthroline)이 사용될 수 있다.
따라서, 팔라듐이 흡착된 베이스층을 포함하는 기판을 구리 도금액에 노출시킬 경우, 환원제의 환원 작용에 의해 전자가 발생하고, 구리 이온이 전자와 결합하여 팔라듐 촉매 위에 석출됨으로써 구리 도금층이 성장된다. 또한, 도금된 구리가 자가 촉매로 작용하여 구리 도금층이 추가로 성장된다.
이때, 구리 도금액의 구성 성분과 구성비 및 노출 시간에 따라 구리 도금층의 두께는 달라질 수 있는데, 일례로, 포름알데히드와 롯셀염 및 2-머캡토벤조싸이아졸을 이용하여 약 1,200초간 노출할 경우 약 1.5 마이크로미터의 구리 도금층을 성장시킬 수 있다.
앞선 본 발명의 실시예에서는 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)이 무전해 도금법을 통해 형성되는 방법에 대해 설명하였으나, 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)은 전해 도금법으로 형성될 수도 있다. 어레이 기판의 제조시 발생할 수 있는 정전기를 방지하고 어레이 기판을 완성 후 전기적 검사 등을 실시하기 위해, 다수의 게이트 배선과 다수의 데이터 배선을 각각 연결하는 쇼팅바를 형성하는데, 이러한 쇼팅바를 이용하여 전해 도금을 실시하여 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 형성할 수도 있다.
이와 같이, 본 발명의 실시예에서는 도금을 통해 게이트 배선(122)과 데이터 배선(152) 상부에 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 형성함으로써, 게이트 배선(122)과 데이터 배선(152)의 저항을 줄여 신호 지연을 방지하고, 배선에 가해지는 부하를 줄일 수 있다. 이때, 게이트 배선(122)과 데이터 배선(152)의 폭을 줄여 화소 영역(P)의 면적을 넓힐 수 있으므로, 개구율 및 휘도를 향상시킬 수 있다. 개구율 향상 정도는 표시장치의 크기 및 해상도에 따라 달라질 수 있는데, 종래 대비 약 10% 내지 약 50%의 개구율이 증가하게 되며, 해상도가 높을수록 개구율 향상 효과가 높다.
이러한 보조 패턴(176, 178)은 드레인 및 커패시터 콘택홀(162, 164) 형성시 게이트 배선(122)과 데이터 배선(152)을 노출함으로써 동시에 도금하여 형성할 수 있으므로, 게이트 배선(122)과 데이터 배선(152)을 각각 도금하는 경우와 비교하여 공정을 간소화할 수 있어, 제조 비용 및 시간을 줄일 수 있다.
또한, 게이트 배선(122)과 데이터 배선(152)을 각각 도금할 경우, 게이트 배선(122)과 데이터 배선(152)이 교차하는 영역은 단차가 매우 커지기 때문에, 이 영역에 형성되는 막들이 단선되어 불량이 발생할 확률이 높다. 그러나, 본 발명에서는 데이터 배선(152)과 교차하는 영역의 게이트 배선(122)은 도금되지 않으므로, 이 영역에 형성되는 막들의 단선을 방지할 수 있다. 게다가, 게이트 배선과 데이터 배선을 각각 도금할 경우, 박막트랜지스터(T)의 전극들도 도금되어 불량이 발생할 수 있으나, 본 발명에서는 박막트랜지스터(T)의 전극들이 도금되지 않으므로 불량을 방지할 수 있다.
한편, 보호막(160)을 식각하여 콘택홀(162, 164, 166, 168)을 형성할 때 역 테이퍼(taper)가 발생하면, 역 테이퍼에 따른 단차에 의해 이후 형성되는 박막이 끊어지는 문제가 생긴다. 그러나 본 발명에서는 콘택홀(162, 164, 166, 168) 내에 도금에 의한 금속패턴이 형성되므로, 역 테이퍼가 발생하더라도 박막이 끊어지는 문제를 방지할 수 있다.
앞선 실시예에서는 단일층의 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)을 형성한 경우에 대해 설명하였으나, 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)은 서로 다른 물질을 도금하여 복수의 층으로 형성될 수 있다. 특히, 구리를 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)으로 사용할 경우, 구리의 산화 방지 및 후속 층과의 접촉 저항을 낮추기 위해, 구리 도금층 위에 니켈 도금층을 더 형성할 수 있다.
이에 대해 도 8을 참조하여 설명한다. 도 8은 본 발명의 실시예에 따른 다른 예의 표시장치용 어레이 기판의 단면도로, 앞선 실시예와 동일 부분에 대해서는 동일 부호를 부여하고, 동일 부분에 대한 설명은 생략한다.
도 8에 도시한 바와 같이, 제1 보조 게이트 패턴(176)과 제1 보조 데이터 패턴(178)의 각각은 제1도금층(176a, 178a)과 제2도금층(176b, 178b)을 포함하며, 제2도금층(176b, 178b)은 제1도금층(176a, 178a)보다 얇은 두께를 가진다. 이때, 제1 보조 게이트 패턴(176) 및 제1 보조 데이터 패턴178)과 동일 공정에서 형성되는 드레인 콘택 패턴(172) 및 커패시터 콘택 패턴(174) 또한 제1도금층(172a, 174a)과 제2도금층(172b, 174b)의 이중층 구조를 가진다.
일례로, 제1도금층(172a, 174a, 176a, 178a)은 구리를 도금하여 형성되고, 제2도금층(172b, 174b, 176b, 178b)은 니켈을 도금하여 형성된다. 제2도금층(172b, 174b, 176b, 178b)은 제1도금층(172a, 174a, 176a, 178a)의 산화를 방지하고, 제1도금층(172a, 174a, 176a, 178a)과 화소전극(182), 제2 보조 게이트 패턴(184) 및 제2 보조 데이터 패턴(186) 사이의 접촉 저항을 감소시킨다.
제1도금층(172a, 174a, 176a, 178a)의 두께는 약 0.2 마이크로미터보다 크거나 같고 약 5 마이크로미터보다 작거나 같으며, 바람직하게는, 약 2 마이크로미터보다 크거나 같고 약 3 마이크로미터보다 작거나 같다. 또한, 제2도금층(172b, 174b, 176b, 178b)의 두께는 약 0.02 마이크로미터보다 크거나 같고 약 0.1 마이크로미터보다 작거나 같다.
앞선 실시예에서, 스토리지 커패시터는 공통 배선과 이에 중첩하는 커패시터 전극으로 이루어지나, 스토리지 커패시터의 구조는 달라질 수 있으며, 이에 대해 도 9와 도 10을 참조하여 설명한다.
도 9는 본 발명의 다른 실시에에 따른 표시장치용 어레이 기판의 평면도이고, 도 10은 도 9의 절단선 IX-IX에 따른 단면도이다.
도시한 바와 같이, 투명한 절연 기판(210) 위에 도전성 물질로 이루어진 제1방향의 게이트 배선(222)과 게이트 배선(222)으로부터 연장된 게이트 전극(224)이 형성되어 있다.
게이트 배선(222)과 게이트 전극(224)의 상부에는 실리콘 질화막이나 실리콘 산화막으로 이루어진 게이트 절연막(230)이 형성되어 이들을 덮고 있다.
게이트 전극(224) 상부의 게이트 절연막(230) 위에는 순수 비정질 실리콘으로 이루어진 액티브층(242)이 형성되어 있고, 그 위에 불순물이 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(244)이 형성되어 있다.
오믹 콘택층(244) 상부에는 금속과 같은 도전 물질로 이루어진 데이터 배선(252), 소스 전극(254) 및 드레인 전극(256)이 형성되어 있다. 데이터 배선(252)은 제1방향에 수직한 제2방향으로 형성되어 게이트 배선(222)과 교차함으로써 화소 영역(P)을 정의한다. 소스 전극(254)은 데이터 배선(252)으로부터 연장되어 있으며, 드레인 전극(256)은 게이트 전극(224)을 중심으로 소스 전극(254)과 이격하여 마주 대하고 있다. 또한, 게이트 배선(222)의 제1부분 상부의 게이트 절연막(230) 위에는 데이터 배선(252), 소스 전극(254) 및 드레인 전극(256)과 동일 물질로 이루어진 커패시터 전극(258)이 형성되어 있다. 여기서, 데이터 배선(252)과 커패시터 전극(258) 각각의 하부에는 순수 실리콘 패턴과 불순물이 도핑된 실리콘 패턴이 형성되어 있다.
소스 및 드레인 전극(254, 256)은 게이트 전극(224)과 함께 박막 트랜지스터(T)를 이루며, 소스 및 드레인 전극(254, 256) 사이의 드러난 액티브층(242)은 박막 트랜지스터(T)의 채널이 된다. 또한, 중첩하는 커패시터 전극(258)과 게이트 배선(222)은 게이트 절연막(230)을 유전체로 하여 스토리지 커패시터(storage capacitor)를 형성한다.
데이터 배선(252)과 소스 및 드레인 전극(254, 256) 그리고 커패시터 전극(258) 상부에는 실리콘 질화막이나 실리콘 산화막 또는 유기 절연막으로 이루어진 보호막(260)이 형성되어 있다. 보호막(260)은 드레인 전극(256)을 드러내는 드레인 콘택홀(262)과, 커패시터 전극(258)을 드러내는 커패시터 콘택홀(264)을 포함한다. 또한, 보호막(260)은 게이트 절연막(230)과 함께 게이트 배선(222)의 제2부분을 드러내는 제1 콘택홀(266)을 포함하며, 데이터 배선(252)을 드러내는 제2 콘택홀(268)을 포함한다.
드레인 콘택홀(262) 내에는 드레인 콘택 패턴(272)이 형성되어 있고, 커패시터 콘택홀(264) 내에는 커패시터 콘택 패턴(274)이 형성되어 있으며, 제1 콘택홀(266) 내에는 제1 보조 게이트 패턴(276)이 형성되어 있고, 제2 콘택홀(268) 내에는 제1 보조 데이터 패턴(278)이 형성되어 있다.
이때, 드레인 콘택 패턴(272)과 커패시터 콘택 패턴(274), 제1 보조 게이트 패턴(276) 및 제1 보조 데이터 패턴(278)은 도금법으로 형성되어 각 콘택홀(262, 264, 266, 268)을 채우는데, 보호막(260)과 동일 높이를 가지도록 형성되거나, 보호막(260) 상부로 돌출되도록 형성될 수 있다. 드레인 콘택 패턴(272)과 커패시터 콘택 패턴(274), 제1 보조 게이트 패턴(276) 및 제1 보조 데이터 패턴(278)은 동일한 두께를 가질 수 있으며, 이에 따라 드레인 콘택 패턴(272)과 커패시터 콘택 패턴(274) 및 제1 보조 데이터 패턴(278)은 제1 보조 게이트 패턴(276)에 비해 보호막(260) 상부로 더 돌출될 수 있다.
보호막(260) 상부의 화소 영역(P)에는 투명 도전 물질로 이루어진 화소 전극(282)이 형성되어 있는데, 화소 전극(282)은 드레인 콘택 패턴(272)과 커패시터 콘택 패턴(274)을 덮으며 접촉하여 드레인 전극(256) 및 커패시터 전극(258)과 전기적으로 연결된다. 또한, 제1 보조 게이트 패턴(276)과 제1 보조 데이터 패턴(278) 상부에는 화소 전극(282)과 같은 물질로 이루어진 제2 보조 게이트 패턴(284)과 제2 보조 데이터 패턴(286)이 각각 형성되어 있다. 제2 보조 게이트 패턴(284)과 제2 보조 데이터 패턴(286)은 제1 보조 게이트 패턴(276)과 제1 보조 데이터 패턴(278)을 각각 덮으며 접촉하여 이들을 보호하고 있다.
한편, 커패시터 전극(258)은 생략될 수도 있으며, 이 경우 화소 전극(282)이 게이트 배선(222)과 중첩하여 스토리지 커패시터를 형성한다.
이러한 본 발명의 다른 실시예에 따른 어레이 기판은 앞선 실시예와 동일한 공정을 통해 형성될 수 있다.
본 발명은 상기한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.

Claims (20)

  1. 기판과;
    상기 기판 상에 형성된 게이트 배선;
    상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선;
    상기 게이트 배선과 상기 데이터 배선에 연결된 박막 트랜지스터;
    상기 게이트 배선과 상기 데이터 배선 및 상기 박막 트랜지스터를 덮으며, 상기 게이트 배선과 상기 데이터 배선을 각각 노출하는 제1 및 제2 콘택홀을 갖는 보호막;
    상기 제1 및 제2 콘택홀 내에 각각 형성되고 상기 게이트 배선 및 상기 데이터 배선과 각각 접촉하는 제1 보조 게이트 패턴과 제1 보조 데이터 패턴; 그리고
    상기 보호막 상부의 상기 화소 영역에 형성되고 상기 박막트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극
    을 포함하고,
    상기 보호막은 상기 드레인 전극을 노출하는 드레인 콘택홀을 가지며, 상기 드레인 콘택홀 내에 상기 드레인 전극과 접촉하는 드레인 콘택 패턴이 형성되고, 상기 화소 전극은 상기 드레인 콘택 패턴과 접촉하는 표시장치용 어레이 기판.
  2. 청구항 1에 있어서,
    상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴의 두께는 상기 보호막보다 두꺼우며, 상기 제1 보조 데이터 패턴은 상기 보호막 상부로 돌출되는 표시장치용 어레이 기판.
  3. 청구항 1에 있어서,
    상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 각각 덮으며 접촉하는 제2 보조 게이트 패턴과 제2 보조 데이터 패턴을 더 포함하는 표시장치용 어레이 기판.
  4. 청구항 3에 있어서,
    상기 제2 보조 게이트 패턴과 상기 제2 보조 데이터 패턴은 상기 화소 전극과 동일 물질로 이루어지는 표시장치용 어레이 기판.
  5. 청구항 1에 있어서,
    상기 게이트 배선과 평행한 공통 배선과, 상기 공통 배선 상부에 상기 데이터 배선과 동일 물질로 이루어진 커패시터 전극을 더 포함하고,
    상기 보호막은 상기 커패시터 전극을 노출하는 커패시터 콘택홀을 포함하며,
    상기 커패시터 콘택홀 내에 상기 커패시터 전극과 접촉하는 커패시터 콘택 패턴이 형성되고,
    상기 화소 전극은 상기 커패시터 콘택 패턴과 접촉하는 표시장치용 어레이 기판.
  6. 청구항 1에 있어서,
    상기 화소 전극은 상기 게이트 배선의 제1부분과 중첩하며, 상기 제1 보조 게이트 패턴은 상기 게이트 배선의 제2 부분과 접촉하는 표시장치용 어레이 기판.
  7. 청구항 6에 있어서,
    상기 게이트 배선의 제1부분 상부에 상기 데이터 배선과 동일 물질로 이루어진 커패시터 전극을 더 포함하고,
    상기 보호막은 상기 커패시터 전극을 노출하는 커패시터 콘택홀을 포함하며,
    상기 커패시터 콘택홀 내에 상기 커패시터 전극과 접촉하는 커패시터 콘택 패턴이 형성되고,
    상기 화소 전극은 상기 커패시터 콘택 패턴과 접촉하는 표시장치용 어레이 기판.
  8. 청구항 1에 있어서,
    상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴의 각각은 구리로 이루어진 제1도금층과 상기 제1도금층 상부에 니켈로 이루어진 제2도금층을 포함하고, 상기 제2도금층은 상기 제1도금층보다 얇은 두께를 가지는 표시장치용 어레이 기판.
  9. 기판 상부에 게이트 배선을 형성하는 단계;
    상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선을 형성하는 단계;
    상기 게이트 배선과 상기 데이터 배선에 연결되는 박막 트랜지스터를 형성하는 단계;
    상기 게이트 배선과 상기 데이터 배선 및 상기 박막 트랜지스터를 덮으며, 상기 게이트 배선과 상기 데이터 배선을 각각 노출하는 제1 및 제2 콘택홀을 갖는 보호막을 형성하는 단계;
    상기 제1 및 제2 콘택홀 내에 상기 게이트 배선 및 상기 데이터 배선과 각각 접촉하는 제1 보조 게이트 패턴과 제1 보조 데이터 패턴을 각각 형성하는 단계; 그리고
    상기 보호막 상부의 상기 화소 영역에 상기 박막트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계
    를 포함하고,
    상기 보호막은 상기 드레인 전극을 노출하는 드레인 콘택홀을 가지며, 상기 드레인 콘택홀 내에 상기 드레인 전극과 접촉하는 드레인 콘택 패턴이 형성되고, 상기 화소 전극은 상기 드레인 콘택 패턴과 접촉하는 표시장치용 어레이 기판의 제조 방법.
  10. 청구항 9에 있어서,
    상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 형성하는 단계는 무전해 도금법을 이용하는 표시장치용 어레이 기판의 제조 방법.
  11. 청구항 10에 있어서,
    상기 무전해 도금법은 세정 단계와, 활성화 단계 및 무전해 도금 단계를 포함하며, 상기 활성화 단계는 팔라듐 이온이 녹아 있는 산성 용액을 이용하는 표시장치용 어레이 기판의 제조 방법.
  12. 청구항 11에 있어서,
    상기 세정 단계와 상기 활성화 단계 사이에 산화막을 제거하고 극성을 부여하기 위한 조건 형성 단계를 더 포함하며, 상기 조건 형성 단계는 황산 용액을 이용하는 표시장치용 어레이 기판의 제조 방법.
  13. 청구항 9에 있어서,
    상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 각각 덮으며 접촉하는 제2 보조 게이트 패턴과 제2 보조 데이터 패턴을 형성하는 단계를 더 포함하는 표시장치용 어레이 기판의 제조 방법.
  14. 청구항 13에 있어서,
    상기 제2 보조 게이트 패턴과 상기 제2 보조 데이터 패턴을 형성하는 단계는 상기 화소 전극을 형성하는 단계와 동일 공정에서 이루어지는 표시장치용 어레이 기판의 제조 방법.
  15. 청구항 9에 있어서,
    상기 게이트 배선을 형성하는 단계는 상기 게이트 배선과 평행한 공통 배선을 형성하는 단계를 포함하고, 상기 데이터 배선을 형성하는 단계는 상기 공통 배선 상부에 커패시터 전극을 형성하는 단계를 포함하며,
    상기 보호막을 형성하는 단계는 상기 커패시터 전극을 노출하는 커패시터 콘택홀을 형성하는 단계를 포함하고,
    상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 형성하는 단계는 상기 커패시터 콘택홀 내에 상기 커패시터 전극과 접촉하는 커패시터 콘택 패턴을 형성하는 단계를 포함하며,
    상기 화소 전극은 상기 커패시터 콘택 패턴과 접촉하는 표시장치용 어레이 기판의 제조 방법.
  16. 청구항 9에 있어서,
    상기 화소 전극은 상기 게이트 배선의 제1부분과 중첩하며, 상기 제1 보조 게이트 패턴은 상기 게이트 배선의 제2 부분과 접촉하는 표시장치용 어레이 기판의 제조 방법.
  17. 청구항 16에 있어서,
    상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 제1부분 상부에 상기 데이터 배선과 동일 물질로 이루어진 커패시터 전극을 형성하는 단계를 포함하고,
    상기 보호막을 형성하는 단계는 상기 커패시터 전극을 노출하는 커패시터 콘택홀을 형성하는 단계를 포함하며,
    상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 형성하는 단계는 상기 커패시터 콘택홀 내에 상기 커패시터 전극과 접촉하는 커패시터 콘택 패턴을 형성하는 단계를 포함하고,
    상기 화소 전극은 상기 커패시터 콘택 패턴과 접촉하는 표시장치용 어레이 기판의 제조 방법.
  18. 청구항 9에 있어서,
    상기 제1 보조 게이트 패턴과 상기 제1 보조 데이터 패턴을 형성하는 단계는 구리로 이루어진 제1도금층을 형성하는 단계와 상기 제1도금층 상부에 니켈로 이루어진 제2도금층을 형성하는 단계를 포함하고, 상기 제2도금층은 상기 제1도금층보다 얇은 두께를 가지는 표시장치용 어레이 기판의 제조 방법.
  19. 청구항 9에 있어서,
    상기 드레인 콘택 패턴은 상기 보호막 상부로 돌출되고, 상기 화소 전극은 상기 드레인 콘택 패턴의 상면 및 측면과 접촉하는 표시장치용 어레이 기판의 제조 방법.
  20. 청구항 1에 있어서,
    상기 드레인 콘택 패턴은 상기 보호막 상부로 돌출되고, 상기 화소 전극은 상기 드레인 콘택 패턴의 상면 및 측면과 접촉하는 표시장치용 어레이 기판.
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