CN109643639A - 用于间隔件和硬掩模应用的硼烷介导的从硅烷和烷基硅烷物质脱氢的工艺 - Google Patents

用于间隔件和硬掩模应用的硼烷介导的从硅烷和烷基硅烷物质脱氢的工艺 Download PDF

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Abstract

本文描述的实施方式总体涉及集成电路的制造，具体地涉及在半导体基板上沉积硼掺杂的非晶硅层。在一个实施方式中，提供一种在基板上形成硼掺杂的非晶硅层的方法。所述方法包括在基板上沉积预定厚度的牺牲电介质层；通过去除所述牺牲电介质层的部分以暴露所述基板的上表面而在所述基板上形成图案化特征；在所述图案化特征和所述基板的暴露上表面上保形地沉积预定厚度的硼掺杂的非晶硅层；以及使用各向异性蚀刻工艺从所述图案化特征的上表面和所述基板的所述上表面选择性地去除所述硼掺杂的非晶硅层，以提供填充在由所述硼掺杂的非晶硅层形成的侧壁间隔件内的所述图案化特征。

Description

用于间隔件和硬掩模应用的硼烷介导的从硅烷和烷基硅烷物 质脱氢的工艺
背景
技术领域
本文描述的实施方式总体涉及集成电路的制造，具体地涉及在半导体基板上沉积硼掺杂的非晶硅(a-Si)层。
背景技术
集成电路已经演进成可以在单个芯片上包括数百万个晶体管、电容器和电阻器的复杂装置。芯片设计的演进不断涉及更快的电路和更高的电路密度。对具有更高电路密度的更快电路的要求导致了对用于制造此类集成电路的材料的相应要求。具体地，随着集成电路部件的尺寸减小到亚微米级，现在需要使用低电阻率的导电材料以及低介电常数的绝缘材料以从此类部件获得合适的电气性能。
对更高的集成电路密度的要求还导致对集成电路部件的制造中使用的处理顺序的要求。例如，在使用常规光刻技术的处理顺序中，在设置于基板上的材料层堆叠上形成能量敏感抗蚀剂层。将能量敏感抗蚀剂层暴露于图案的图像以形成光致抗蚀剂掩模。此后，使用蚀刻工艺将掩模图案转印到所述堆叠的一个或多个材料层。在所述蚀刻工艺中使用的化学蚀刻剂经选择以使得对所述堆叠的材料层具有比对能量敏感抗蚀剂掩模更大的蚀刻选择性。也就是说，化学蚀刻剂以比蚀刻能量敏感抗蚀剂快得多的速率蚀刻所述材料堆叠的一个或多个层。对堆叠的一个或多个材料层的蚀刻选择性超过对抗蚀剂的蚀刻选择性防止了能量敏感抗蚀剂在完成图案转印之前被消耗掉。因此，高选择性蚀刻剂增强了精确的图案转印。
随着图案尺寸减小，能量敏感抗蚀剂的厚度也相应地减小以便控制图案分辨率。由于化学蚀刻剂的攻击，此类薄抗蚀剂层可能不足以在图案转印过程中遮罩下面的材料层。中间层(例如，氧氮化硅、碳化硅或碳膜)被称为硬掩模，通常在能量敏感抗蚀剂层与下面的材料层之间使用以由于对化学蚀刻剂的更大抗性而有助于图案转印。期望具有高蚀刻选择性和高沉积速率的硬掩模材料。随着临界尺寸(CD)减小，当前的硬掩模材料相对于下面的材料缺乏所需的蚀刻选择性并且通常难以沉积。
因此，在本领域中需要改进的硬掩模层和用于沉积改进的硬掩模层的方法。
发明内容
本文描述的实施方式总体涉及集成电路的制造，具体地涉及在半导体基板上沉积硼掺杂的非晶硅层。在一个实施方式中，提供一种在基板上形成硼掺杂的非晶硅层的方法。所述方法包括在基板上沉积预定厚度的牺牲电介质层；通过去除所述牺牲电介质层的部分以暴露所述基板的上表面而在所述基板上形成图案化特征；在所述图案化特征和所述基板的所述暴露上表面上保形地沉积预定厚度的硼掺杂的非晶硅层；以及使用各向异性蚀刻工艺从所述图案化特征的上表面和所述基板的所述上表面选择性地去除所述硼掺杂的非晶硅层，以提供填充在由所述硼掺杂的非晶硅层形成的侧壁间隔件内的所述图案化特征。
在另一实施方式中，提供了一种在处理腔室中在基板上形成硼掺杂的非晶硅层的方法。所述方法包括在基板上形成的图案化特征上保形地沉积硼掺杂的非晶硅层；以及然后使用各向异性蚀刻工艺从所述图案化特征的上表面和所述基板的上表面选择性地去除硼掺杂的非晶硅层，以提供填充在由所述硼掺杂的非晶硅层形成的侧壁间隔件内的图案化特征。
在另一实施方式中，提供了一种在处理腔室中在基板上形成非晶硅层的方法。所述方法包括在基板上沉积预定厚度的牺牲电介质层。所述方法还包括通过去除所述牺牲电介质层的部分以暴露基板的上表面而在所述基板上形成图案化特征。所述方法还包括使用热化学气相沉积工艺在所述图案化特征和所述基板的暴露上表面上保形地沉积预定厚度的硼掺杂的非晶硅层。所述热气相沉积工艺包括使乙硼烷(B2H6)或二甲胺硼烷[NH(CH3)2BH3](DMAB)流入处理腔室并使含硅烷的气体混合物流入处理腔室。所述方法还包括使用各向异性蚀刻工艺从图案化特征的上表面和基板的上表面选择性地去除硼掺杂的非晶硅层，以提供填充在由硼掺杂的非晶硅层形成的侧壁间隔件内的图案化特征。
附图说明
因此，以可以详细地理解本公开的上述特征的方式，可以通过参考实施方式提供对上述简要概述的实施方式的更具体描述，所述实施方式中的一些实施方式示出在附图中。然而，应注意，附图仅示出了本公开的典型实施方式，因此不应视为限制本发明的范围，因为本公开可允许其他同等有效的实施方式。
图1描绘了可用于实践本文描述的实施方式的装置的示意图；
图2是工艺流程图，描绘了根据本文描述的实施方式的用于沉积硼掺杂的非晶硅膜的方法的一个实施方式；
图3是工艺流程图，描绘了根据本文描述的实施方式的在图案化工艺中使用本文所述的硼掺杂的非晶硅膜作为间隔件掩模的方法的一个实施方式；
图4A到图4E是根据图3的工艺流程图形成的结构的示意性侧视图；
图5A到图5L是用于使用本文所述的硼掺杂的非晶硅层作为硬掩模来蚀刻材料层的方法的一个实施方式的示意性侧视图；
图6是SEM图像，描绘了根据本文所述实施方式在硅心轴上形成的保形的硼掺杂的非晶硅膜；并且
图7是描绘不同乙硅烷流速下的硼元素浓度的曲线图。
为了便于理解，已经尽可能使用相同的附图标记来指定诸图中共有的相同要素。可以设想，一个实施方式的要素和特征可以有利地并入其他实施方式，而无需进一步说明。
具体实施方式
下面的公开内容描述了膜和用于在基板上沉积硬掩模膜和间隔件膜的技术。某些细节在以下描述和图1到图7中阐述以提供对本公开的各种实施方式的透彻理解。描述通常与沉积和蚀刻工艺相关联的公知结构和系统的其他细节未在以下公开内容中阐述，以避免不必要地模糊对各种实施方式的描述。
在附图中示出的许多细节、尺寸、角度和其他特征仅是为了说明特定实施方式。因此，在不脱离本公开的精神或范围的情况下，其他实施方式可以具有其他细节、部件、尺寸、角度和特征。另外，可以在没有下面描述的若干细节的情况下实践本公开的其他实施方式。
本文所述的实施方式将在下面参照可以使用任何合适的薄膜沉积系统进行的热CVD和/或等离子体增强化学气相沉积(PECVD)工艺进行描述。合适系统的示例包括可使用处理腔室的系统；PRECISION系统；系统；GTTM系统；XP PrecisionTM系统和SETM系统，这些系统可从加利福尼亚州圣克拉拉市的应用材料公司(Applied Materials,Inc.,ofSanta Clara,Calif)商购获得。也可以采用能够执行热CVD和PECVD工艺的其他工具以受益于本文所述的实施方式。另外，可以使用能够实现本文所述的热CVD和/或PECVD工艺的任何系统来获益。本文所述的装置描述是说明性的，并且不应理解或解释为限制本文所述的实施方式的范围。
硅烷和烷基硅烷物质的热分解是复杂的反应，其中气相前驱物产生沉积在基板上的固相颗粒。虽然该领域已被研究了五十多年，但仍存在许多具有挑战性的问题。例如，硅烷在500摄氏度或更低的温度下的热分解非常慢。虽然PECVD是用于使用硅烷物质作为前驱物沉积非晶硅(a-Si)的最常用方法，但是PECVD a-Si工艺遭受所沉积膜的不良保形性并且等离子体环境在沉积期间损坏下面的膜。本文所述的实施方式提供了一种通过使用硼烷介导的脱氢工艺将硅烷和烷基硅烷物质的脱氢降低到低至80摄氏度的温度的新颖方法。
在一个实施方式中，通过热CVD工艺来沉积硼掺杂的a-Si膜。乙硼烷(B2H6)或二甲胺硼烷[NH(CH3)2BH3](DMAB)用作在沉积过程中提供硼烷的源气体。乙硼烷/DMAB气体混合物的流量范围为约1sccm至5000sccm。还将载气，例如氩气、氦气、或氢气(H2)输送到CVD腔室中。使用含硅的源气体混合物，例如硅烷、乙硅烷或更高级的硅烷(例如，四硅烷)作为用于a-Si沉积的前驱物。含硅源气体混合物的流量范围为1sccm至5000sccm。腔室温度范围为80摄氏度至550摄氏度。腔室压力范围为100mTorr至300Torr。
图1描绘了根据本文所述的实施方式的可用于执行硼掺杂的非晶硅层沉积的基板处理系统132的示意图。合适系统的示例包括可以使用DxZTM处理腔室的系统；系统；PRODUCERTM系统；PRODUCER GTTM和PRODUCER SETM处理腔室，这些设备可从加利福尼亚州圣克拉拉市的应用材料公司商购获得。预期其他处理系统(包括可从其他制造商购得的那些处理系统)可以适于实践本文所述的实施方式。
基板处理系统132包括耦接到气体面板130和控制器110的处理腔室100。处理腔室100通常包括顶壁124、侧壁101和底壁122，所述顶壁124、侧壁101和底壁122限定处理体积126。用于支撑基板的支撑基座150设置在处理腔室100的处理体积126中。支撑基座150由杆160支撑，并且通常可以由铝、陶瓷和其他合适的材料制成。可以使用位移机构(未示出)在处理腔室100内在竖直方向上移动支撑基座150。
支撑基座150可包括加热器元件170，所述加热器元件170适合于控制支撑在支撑基座150的表面192上的基板190的温度。加热器元件170可以嵌入支撑基座中。可以通过从电源106向加热器元件170施加电流来电阻地加热支撑基座150。加热器元件170可以由封装在镍-铁-铬合金(例如，)保护套管中的镍-铬线制成。从电源106供应的电流由控制器110调节，以控制由加热器元件170产生的热量，从而在膜沉积期间将基板190和支撑基座150保持在基本上恒定的温度。可以调节所供应的电流，以将支撑基座150的温度选择性地控制在约100摄氏度至约700摄氏度之间。
诸如热电偶的温度传感器172可以嵌入在支撑基座150中，以用常规方式监视支撑基座150的温度。由控制器110使用测量的温度来控制供应给加热器元件170的功率，以将基板保持在所需温度。
真空泵102耦接到形成于处理腔室100的底部中的端口。真空泵102用于维持处理腔室100中的所需气体压力。真空泵102还从处理腔室100排空工艺的后处理气体和副产物。
基板处理系统132还可以包括用于控制腔室压力的附加设备，例如位于处理腔室100与真空泵102之间以控制腔室压力的阀(例如，节流阀和隔离阀)。
具有多个缝隙128的喷头120设置在处理腔室100的顶部上，在支撑基座150上方。利用喷头120的缝隙128将处理气体引入处理腔室100中。缝隙128可以具有不同的大小、数量、分布、形状、设计和直径，以助于用于不同处理要求的各种处理气体的流动。喷头120连接到气体面板130，所述气体面板130允许在处理期间将各种气体供应到处理体积126。由离开喷头120的处理气体混合物形成等离子体，以增强所述处理气体的热分解，从而导致材料沉积在基板190的表面191上。
喷头120和支撑基座150可在处理体积126中形成一对间隔开的电极。一个或多个RF功率源140通过匹配网络138向喷头120提供偏置电位，以助于在喷头120与支撑基座150之间生成等离子体。或者，RF电源140和匹配网络138可以耦接到喷头120、支撑基座150，或者耦接到喷头120和支撑基座150两者，或者耦接到设置在处理腔室100外部的天线(未示出)。在一个实施方式中，RF电源140可在约50kHz至约13.6MHz的频率下提供约100瓦特与约3,000瓦特之间。在另一实施方式中，RF电源140可在约50kHz至约13.6MHz的频率下提供约500瓦特与约1,800瓦特之间。
控制器110包括中央处理单元(CPU)112、存储器116，以及支持电路114，所述支持电路114用于控制处理顺序和调节来自气体面板130的气体流动。CPU 112可以是可在工业环境中使用的任何形式的通用计算机处理器。软件例程可以存储在存储器116中，所述存储器116为诸如随机存取存储器、只读存储器、软盘或硬盘驱动器，或其他形式的数字存储器。支持电路114通常耦合到CPU 112，并且可以包括高速缓存、时钟电路、输入/输出系统、电源等。通过统称为信号总线118的多条信号电缆来处理控制器110与基板处理系统132的各种部件之间的双向通信，所述信号总线118中的一些信号总线在图1中示出。
在所沉积的硼掺杂的非晶硅膜中硼的量/百分比可以根据应用而变化。在本公开的各种实施方式中，硼掺杂的非晶硅膜可含有至少1、5、8、10、15、20、25、30、35、40、45、50、55、60或65原子百分比的硼。硼掺杂的非晶硅膜可含有至多5、8、10、15、20、25、30、35、40、45、50、55、60、65或70原子百分比的硼。硼掺杂的非晶硅膜可含有约1至约70原子百分比的硼。硼掺杂的非晶硅膜可含有约30至约60原子百分比的硼。硼掺杂的非晶硅膜可含有至少20、25、30、35、40、45、50、55、60、65、70、75、80、85、90或95原子百分比的硅。硼掺杂的非晶硅膜可含有至多25、30、35、40、45、50、55、60、65、70、75、80、85、90、95或99原子百分比的硅。硼掺杂的非晶硅膜可含有约20至约99原子百分比的硅，例如约35至约50原子百分比的硅。硼掺杂的非晶硅膜可含有至少10、15、20、25原子百分比的氢。硼掺杂的非晶硅膜可含有至多15、20、25、30或40原子百分比的氢。硼掺杂的非晶硅膜可含有约10至约25原子百分比的氢。在使用氮作为前驱物的某些实施方式中，硼掺杂的非晶硅膜可含有至少5、10或15原子百分比的氮。硼掺杂的非晶硅膜可含有至多10、15或20原子百分比的氮。硼掺杂的非晶硅膜可含有约5至约20原子百分比的氢。
在一般情况下，可以使用下面的示例性沉积工艺参数来形成硼掺杂的非晶硅层。晶片温度的范围可以为约80℃至约600℃(例如，约80℃至约100℃；约80℃至约200℃；约450℃至约550℃，或约450℃至约600℃)。腔室压力的范围可以为约100mTorr至约650Torr(例如，约10Torr至约600Torr；约100mTorr至约300Torr；在约2Torr与约10Torr之间)。含硅气体混合物的流量可以为约100sccm至约5,000sccm，例如在约400sccm与约2,000sccm之间。稀释气体的流量可以单独地在约0sccm至约20,000sccm的范围内，例如约2,000sccm至约10,000sccm。惰性气体的流量可以单独地在约0sccm至约20,000sccm的范围内，例如约200sccm至约2,000sccm。含硼气体混合物的流量可以为约1,000sccm至约15,000sccm，例如在约5,000sccm与约13,000sccm之间。
在存在等离子体的一些实施方式中，使用在约1W/in2(瓦/英寸2)与约100W/in2之间，诸如在约3W/in2与约20W/in2之间的RF功率，并且使用在基板的顶表面与喷头之间在约200密耳至约600密耳之间的板间距。可以将硼掺杂的非晶硅层沉积到在约与约之间(例如，在约至约之间；在约至约之间)的厚度。上述工艺参数为硼掺杂的非晶硅层提供了在约至约范围内的典型沉积速率，并且可以在可从加利福尼亚州圣克拉拉市的应用材料公司购得的沉积腔室中在300mm基板上实施沉积。
所沉积的硼掺杂的非晶硅膜可以具有小于2.0％的均匀度(R/2％)。所沉积的硼掺杂的非晶硅膜可具有大于1.8，例如约3.56的折射率(RI(633nm))。所沉积的硼掺杂的非晶硅膜可具有大于0.1，例如约0.36的k值(K(在633nm处))。所沉积的硼掺杂的非晶硅膜可具有约-500MPa至约500MPa，例如-50MPa的应力(MPa)。所沉积的硼掺杂的非晶硅膜的密度(g/cc)可以大于1.5g/cc，例如约1.86g/cc或更高，诸如2.2g/cc。
图2是工艺流程图，描绘了根据本文描述的实施方式的用于沉积硼掺杂的非晶硅膜的方法的一个实施方式。沉积可以在有或没有等离子体的情况下发生。沉积可以通过热CVD工艺或PECVD工艺发生。方法200通过在处理腔室的处理体积中提供基板而在操作210处开始。处理腔室可以是图1中描绘的处理腔室100。基板可以是基板190。在一个实施方式中，基板190的表面191是基本上平面的。或者，基板190可具有图案化结构，形成有沟槽、孔或通孔的表面。基板190还可以具有基本上平坦的表面，所述表面具有在其上或其中的所需高度处形成的结构。虽然基板190被示出为单个主体，但是应当理解，基板190可以含有用于形成半导体器件的一种或多种材料，所述半导体器件为诸如金属触点、沟槽隔离件、栅极、位线，或任何其他互连特征。基板190可以包括用于制造半导体器件的一个或多个金属层、一种或多种电介质材料、半导体材料以及它们的组合。例如，取决于应用，基板190可以包含氧化物材料、氮化物材料、多晶硅材料等。
在需要存储器应用的一个实施方式中，基板190可包含硅基板材料、氧化物材料和氮化物材料，具有或不具有夹在所述材料之间的多晶硅。在另一实施方式中，基板190可以包含沉积在基板表面上的多种交替的氧化物和氮化物材料(即，氧化物-氮化物-氧化物(ONO))(未示出)。在各种实施方式中，基板190可以包含多种交替的氧化物和氮化物材料、一种或多种氧化物或氮化物材料、多晶硅或非晶硅材料，与非晶碳交替的氧化物、与多晶硅交替的氧化物、与掺杂的硅交替的未掺杂的硅、与掺杂的多晶硅交替的未掺杂的多晶硅，或与掺杂的非晶硅交替的未掺杂的非晶硅。基板可以是在上面进行膜处理的任何基板或材料表面。例如，基板190可以是诸如以下材料：结晶硅、氧化硅、氧氮化硅、氮化硅、应变硅、硅锗、钨、氮化钛、掺杂或未掺杂的多晶硅、掺杂或未掺杂的硅晶片以及图案化或非图案化的晶片、绝缘体上硅(SOI)、碳掺杂的氧化硅、氮化硅、掺杂的硅、锗、砷化镓、玻璃、蓝宝石、低介电常数电介质，以及它们的组合。
在操作220处，使含硅气体混合物流入到处理体积126中。含硅气体混合物可以从气体面板130通过喷头120流入处理体积126内。含硅气体混合物可包含至少一种含硅源气体和任选的惰性气体和/或稀释气体。在一个实施方式中，含硅源气体混合物是含硅烷的源气体混合物。在一个实施方式中，含硅源气体是硅烷。合适硅烷的示例包括硅烷(SiH4)和具有经验式SiaH(2a+2)的高阶硅烷，其中a＝1、2、3、4、...，诸如乙硅烷(Si2H6)、丙硅烷(Si3H8)和四硅烷(Si4H10)，以及其他硅烷。
在一些实施方式中，含硅气体混合物还包含惰性气体或稀释气体。合适的稀释气体包括氦气(He)、氩气(Ar)、氢气(H2)、氮气(N2)、氨气(NH3)，或它们的组合等。在一些实施方式中，使用Ar、He、和N2来控制非晶硅层的密度和沉积速率。在一些实施方式中，可以使用N2和/或NH3的加入来控制非晶硅层中的氢比率。或者，在沉积期间可以不使用稀释气体。
合适的惰性气体，诸如氩气(Ar)和/或氦气(He)可以与含硅气体混合物一起供应到处理腔室100内。其他惰性气体，诸如氮气(N2)和一氧化氮(NO)，也可以用于控制硼掺杂的非晶硅层的密度和沉积速率。另外，可以将各种其他处理气体加入到气体混合物中以改变非晶硅材料的性质。在一个实施方式中，处理气体可以是反应性气体，诸如氢气(H2)、氨气(NH3)、氢气(H2)与氮气(N2)的混合物，或它们的组合。H2和/或NH3的加入可用于控制所沉积的非晶硅层的氢比率(例如，硅与氢之比)。不受理论束缚，但据信硼掺杂的非晶硅膜中存在的氢比率提供了对层性质(如，反射率)的控制。
在操作230处，使含硼气体混合物流入到处理体积126中。含硼气体混合物可以从气体面板130通过喷头120流入处理体积126内。在一个实施方式中，含硼气体混合物是含硼烷的气体混合物。在一个实施方式中，含硼气体混合物包含含硼化合物和任选的稀释气体和/或惰性气体。合适的含硼化合物的示例包括乙硼烷(B2H6)、二甲胺硼烷[DMAB或NH(CH3)2BH3])、三甲基硼烷(TMB或B(CH3)3)、三乙基硼烷(TEB)，它们的组合，以及类似化合物。
在一个实施方式中，含硼化合物在总含硼气体混合物中的百分比为约2％至约20％。在另一个实施方式中，含硼化合物在总含硼气体混合物中的百分比为约5％至约10％。示例性的含硼气体混合物可包含5％的B2H6/95％的N2、5％的B2H6/95％的He、10％的B2H6/90％的He、5％的B2H6/95％的Ar、10％的B2H6/90％的Ar，或5％的B2H6/95％的H2。预期当使用不同浓度的含硼气体混合物时，实现某些膜性质所需的流速可相应地改变。例如，在使用5％的乙硼烷作为含硼气体源的情况下，含硼气体混合物的流速可以为约20sccm至约5000sccm，例如约200sccm。在使用10％的乙硼烷作为含硼气体源的另一个示例中，含硼气体混合物的流速可以为约10sccm至约3000sccm，例如约100sccm至约2000sccm。
在操作240处，在基板190上沉积硼掺杂的非晶硅层。沉积可以在等离子体存在下或没有等离子体的情况下进行。在使用等离子体的一些实施方式中，在处理体积126中生成RF等离子体以在基板190上沉积硼掺杂的非晶硅膜。本文中图2示出了一个实施方式，其中在开启RF等离子体之前将含硅气体混合物和含硼气体混合物引入处理体积126中。在一些实施方式中，还将等离子体引发气体(例如，氦气和/或氩气)引入处理体积126中。在这种情况下，可以将含硅气体混合物引入处理体积126中较长时间，诸如在约5秒与约30秒之间，例如约15秒，所述时间可以根据基板的大小而变化。据信在引入含硼气体之前，含硅气体混合物的流动提供了处理体积126的持续热稳定和压力稳定。在使含硅气体混合物流动时，然后在含硼气体混合物撞击RF等离子体之前，使含硼气体混合物流入处理体积126约0.5秒至约5秒，例如约1秒至约2秒(流动时间可变化，只要流动时间长到足以使含硼气体混合物开始到达处理体积126即可)。含硅气体混合物和含硼气体混合物可以继续流动，直到达到所需厚度的硼掺杂的非晶硅膜。或者，可以在将含硅气体混合物和/或含硼气体混合物引入处理体积126之前产生RF等离子体。
在没有等离子体的实施方式中，通常将含硅气体混合物和含硼气体混合物加热以在基板190上沉积硼掺杂的非晶硅层。
硼掺杂的非晶硅膜的厚度是根据处理阶段而变化的。在一个用于间隔件应用的实施方式中，硼掺杂的非晶硅膜的厚度可以为从约至约(例如，从约至约从约至约)。在另一用于硬掩模应用的实施方式中，硼掺杂的非晶硅膜的厚度可以为从约至约(例如，从约至约从约至约)。可以使用标准光致抗蚀剂图案化技术来图案化硼掺杂的非晶硅膜。可以使用包含例如四甲基氢氧化铵的溶液去除硼掺杂的非晶硅膜。还可以使用含有氧和卤素(例如氟或氯)的蚀刻化学物质(例如Cl2/O2、CF4/O2、Cl2/O2/CF4)来去除硼掺杂的非晶硅膜。
图3是工艺流程图，描绘了根据本文描述的实施方式的在图案化工艺中使用本文所述的硼掺杂的非晶硅膜作为间隔件掩模的方法的一个实施方式。图4A到图4E是根据图3的工艺形成的结构的示意性侧视图。预期选择自对准双图案化工艺以用于说明目的。本文描述的概念同样适用于其他工艺，例如单图案化方案或双图案化方案，诸如通孔/孔收缩工艺、自对准三重图案化(SATP)工艺或自对准四重图案化(SAQP)工艺等，所述工艺可能涉及使用在各种半导体工艺(诸如NAND闪存应用、DRAM应用或CMOS应用等)中所需的具有可变线宽和间距的保护性间隔件或保护性牺牲层。
方法300通过在基板400上形成牺牲结构层420而开始于操作310。基板可以类似于基板190。牺牲结构层420可以是基于硅的材料，诸如氧化硅、氮化硅或多晶硅。或者，牺牲结构层420可以是基于碳的材料，诸如非晶碳。在期望基于碳的牺牲结构层的情况下，牺牲结构层420可以是非晶碳和氢的组合(氢化的非晶碳膜)。一种示例性非晶碳膜可以是可从加利福尼亚州圣克拉拉市的应用材料公司购得的可剥离的Advanced Patterning FilmTM(APF)材料。预期用于牺牲结构层420的材料的选择可以根据相对于待在牺牲结构层420上形成的保形保护层的蚀刻/灰化速率而变化。虽然未示出，但在使用基于碳的牺牲结构层的某些实施方式中，可在基于碳的牺牲结构层上沉积一个或多个抗反射涂层以控制光刻图案化过程期间的光反射。合适的抗反射涂层可包含二氧化硅、氧氮化硅、氮化硅，或它们的组合。一种示例性抗反射涂层可以是可从加利福尼亚州圣克拉拉市的应用材料公司商购获得的DARCTM材料。
如图所示，基板400可具有基本上平坦的表面423。或者，基板400可具有图案化结构，形成有沟槽、孔或通孔的表面。虽然基板400被示出为单个主体，但是基板400可以含有用于形成半导体器件的一种或多种材料，所述半导体器件为诸如金属触点、沟槽隔离件、栅极、位线，或任何其他互连特征。在一个实施方式中，基板400可以包括用于制造半导体器件的一个或多个金属层、一种或多种电介质材料、半导体材料以及它们的组合。例如，取决于应用，基板400可以包含氧化物材料、氮化物材料、多晶硅材料等。在需要存储器应用的情况下，基板400可包含硅基板材料、氧化物材料和氮化物材料，具有或不具有夹在所述材料之间的多晶硅。
在操作320处，将抗蚀剂层430，诸如光致抗蚀剂材料，沉积到牺牲结构层420上，如图4A所示。
在操作330处，使用标准的光刻和蚀刻技术在基板400上产生从牺牲结构层420形成的图案化特征421，如图4B所示。图案化特征可以由任何合适的材料形成，例如氧化物，诸如二氧化硅、氧氮化硅；或氮化物，诸如氮化硅。图案化特征有时被称为预留位置、心轴或芯，并且基于所使用的光致抗蚀剂材料而具有特定的线宽和/或间距。可以通过对抗蚀剂层430进行修整处理来调整图案化特征421的宽度。在将图案转印到牺牲结构层420中之后，使用合适的光致抗蚀剂剥离工艺去除任何残留的光致抗蚀剂和硬掩模材料(如果使用的话)。
在操作340处，将硼掺杂的非晶硅保护层440保形地或基本上保形地沉积在图案化特征421和基板400的暴露表面上，如图4C所示。根据本文描述的实施方式形成硼掺杂的非晶硅保护层440。硼掺杂的非晶硅保护层440的厚度可以在约与约之间。
在操作350处，在已经在图案化特征421上保形地沉积硼掺杂的非晶硅保护层440之后，对硼掺杂的非晶硅保护层440进行各向异性蚀刻(竖直蚀刻)以在区域411中暴露基板400的上表面并暴露图案化特征421的上表面，产生由硼掺杂的非晶的基于硅的侧壁间隔件441保护的图案化特征421(由牺牲结构层420形成)，如图4D所示。
在操作360处，使用常规的等离子体蚀刻工艺或其他合适的湿法剥除工艺去除图案化特征421(从牺牲结构层420形成)，留下非牺牲的硼掺杂的非晶的基于硅的侧壁间隔件441，如图4E所示。可以通过将基于氟的蚀刻化学品引入基板上方的等离子体中来完成等离子体蚀刻工艺。由于改善的材料品质和覆盖，硼掺杂的非晶的基于硅的侧壁间隔件441不会被损坏，因为它们对基于氟的反应性蚀刻化学品或基于湿法剥离的化学品具有非常好的选择性。在去除图案化特征421之后，剩余的硼掺杂的非晶的基于硅的侧壁间隔件441可以用作用于蚀刻下面的层、层堆叠或结构的硬掩模。具体地，根据该图案化工艺的硼掺杂的非晶的基于硅的侧壁间隔件441的密度是光刻图案化特征421的两倍，硼掺杂的非晶的基于硅的侧壁间隔件441的间距是图案化特征421的间距的一半。硼掺杂的非晶的基于硅的侧壁间隔件441可以用作硬掩模以图案化下面的材料层。
图5A至图5I是用于使用如本文所述的硼掺杂的非晶硅层来蚀刻材料层的工艺的示意性侧视图。将基体材料510沉积在基板表面(未示出)上以开始形成材料叠层500。基板可以类似于基板190。基体材料可以是用于形成半导体器件的一种或多种材料，包括硅基板材料、氧化物材料、多晶硅材料等。将第一硼掺杂的非晶硅层520沉积在基体材料510上，并且将第一抗反射涂层材料530沉积在第一硼掺杂的非晶硅层520上，如图5B所示。可以通过本文所述方法中的任何方法来沉积第一硼掺杂的非晶硅层。使用第一抗反射涂层材料530来在光刻图案化工艺期间控制光反射。第一抗反射涂层材料530可包含二氧化硅、氧氮化硅、氮化硅，或它们的组合。抗反射涂层材料可以是可从加利福尼亚州圣克拉拉市的应用材料公司购得的DARCTM材料层。
可将第二硼掺杂的非晶硅层540和第二抗反射涂层材料550顺序地沉积在第一抗反射涂层材料上，如图5C所示。可以通过本文所述的任何工艺来沉积第二硼掺杂的非晶硅层。第二硼掺杂的非晶硅层540和第二抗反射涂层材料550可以是与用于沉积第一硼掺杂的非晶硅层520和第一抗反射涂层材料530的相同的材料。然后将抗蚀剂层560(诸如光致抗蚀剂材料)沉积在第二抗反射涂层材料550上，如图5D所示。然后通过光刻工艺图案化抗蚀剂层，从而产生图案化的抗蚀剂层561，如图5E所示。通过用一种或多种蚀刻工艺首先蚀刻第二抗反射涂层材料550然后蚀刻第二硼掺杂的非晶硅层540，将形成在图案化的抗蚀剂层561中的第一图案562转印到第二硼掺杂的非晶硅层540，以形成图案化的第二硼掺杂的非晶硅层541，如图5F所示。图案化的第二硼掺杂的非晶硅层541可以用作用于下面材料的硬掩模。可以通过一种或多种蚀刻工艺或通过单独的工艺去除第二抗反射涂层材料550。
将第三硼掺杂的非晶硅层570沉积在第一抗反射涂层材料530和图案化的第二硼掺杂的非晶硅层541上，如图5G所示。可以通过本文所述方法中的任何方法来沉积第三硼掺杂的非晶硅层。通过各向异性蚀刻工艺图案化第三硼掺杂的非晶硅层570，以提供侧壁硼掺杂的非晶硅材料571，如图5H所示。侧壁硼掺杂的非晶硅材料571的存在允许形成第二图案572，所述第二图案572具有减小的临界尺寸和特征大小，即，与通常通过当前光刻工艺可以实现的相比增加的图案密度。图案化的第二硼掺杂的非晶硅层541与侧壁硼掺杂的非晶硅材料571的组合可以用作用于下面的第一抗反射涂层材料530和第一硼掺杂的非晶硅层520的硬掩模层。
随后蚀刻第一抗反射涂层材料530以形成具有第二图案572的图案化抗反射涂层531，如图5I所示。在蚀刻工艺期间或通过后续工艺去除图案化的第二硼掺杂的非晶硅层541和侧壁硼掺杂的非晶硅材料571。然后蚀刻第一硼掺杂的非晶硅层520以形成图案化的第一硼掺杂的非晶硅层521，所述图案化的第一硼掺杂的非晶硅层521具有待转印到下面的基体材料510的第二图案572。然后如图5K所示，使用图案化的第一硼掺杂的非晶硅层521作为硬掩模层来蚀刻基体材料510，以及如图5L所示，去除图案化的第一硼掺杂的非晶硅层521以提供具有图案化的基体材料511的基板表面，所述基体材料511具有第二图案572。
在一个替代实施方式中，使用图案化的抗蚀剂材料代替图5F至图5L的图案化的第二硼掺杂的非晶硅层541，从而消除对图5C至图5E的图案化的第二硼掺杂的非晶硅层540和第二抗反射涂层材料550以及相应沉积工艺和蚀刻工艺的需要。在某些实施方式中，任何硼掺杂的非晶硅层可以用非晶碳层代替，诸如可从加利福尼亚州圣克拉拉市的应用材料公司商购获得的Advanced Patterning FilmTM(APF)材料。
图6是SEM图像，描绘了根据本文所述实施方式在硅心轴上形成的保形的硼掺杂的非晶硅膜。在具有500sccm的乙硅烷流量的某些沉积条件下，硼掺杂的非晶硅膜的沉积速率为约/分钟。通过将DMAB共流入CVD腔室并保持其他参数相同，膜沉积速率增加至约/分钟。观察到350倍的沉积速率增强，表明硼烷降低了反应势垒并增加了沉积速率。如图6所示，在200℃的硅芯轴上沉积保形的硼掺杂的非晶硅层。这表明硼烷降低了硅烷分解的能垒，降低了沉积温度，并且提高了硅烷、烷基硅烷及其物种的分解反应的沉积速率。硼掺杂的非晶硅还表现出大于90％的保形性和小于10％的图案负载，如图6所示。
图7是描绘不同乙硅烷流速下的硼元素浓度的曲线图。如图7所示，可以通过调整硼前驱物/硅前驱物流量比来调整硼掺杂的非晶硅中的硼浓度。多重图案化是一种克服芯片制造工艺中的光刻限制的技术。除了保形性和图案加载之外，还有价值的是开发具有优于当前间隔件、心轴和基板材料的蚀刻选择性/去除性的间隔件材料。为了解决该问题，需要新的间隔件材料以区分于当前的间隔件材料(诸如SiN和TiO)、或基板材料(诸如SiO)或心轴材料(诸如非晶碳)。另一方面，由于强Si-B键和B-B键，硼掺杂的非晶硅可用作用于反应性离子蚀刻(RIE)工艺的硬掩模。使用37％的硼掺杂剂时，硼掺杂的非晶硅在氧化物电介质蚀刻工艺期间显示出蚀刻选择性的20％改善。除了优异的蚀刻选择性之外，硼掺杂的非晶硅还具有许多作为硬掩模的独特特性，诸如大于/分钟的高沉积速率和例如小于200MPa的小膜应力。
总之，甲硼烷可极大地降低硅烷和烷基硅烷物质的分解过程中的能垒。由于优异的保形性和图案负载、可调整的硼百分比、强耐蚀刻性，所以硼掺杂的非晶硅是间隔件应用的良好候选者。此外，由于快速沉积速率、小膜应力和良好的蚀刻选择性，所以硼掺杂的非晶硅也是硬掩模应用的良好候选者。
当介绍本公开或其示例性方面或实施方式的要素时，冠词“一个”、“一种”、“该”和“所述”旨在表示存在所述要素中的一个或多个。
术语“包含”、“包括”和“具有”旨在包括端值并且意味着可能有除了所列要素之外的另外的要素。
虽然前述内容涉及本公开的实施方式，但是可以在不脱离本公开的基本范围的情况下设计本公开的其他和进一步的实施方式，并且本公开的范围由所附权利要求书来确定。

Claims (15)

1.一种在处理腔室中在基板上形成非晶硅层的方法，所述方法包括：
在基板上沉积预定厚度的牺牲电介质层；
通过去除所述牺牲电介质层的部分以暴露所述基板的上表面而在所述基板上形成图案化特征；
在所述图案化特征和所述基板的暴露上表面上保形地沉积预定厚度的硼掺杂的非晶硅层；以及
使用各向异性蚀刻工艺从所述图案化特征的上表面和所述基板的所述上表面选择性地去除所述硼掺杂的非晶硅层，以提供填充在由所述硼掺杂的非晶硅层形成的侧壁间隔件内的所述图案化特征。
2.根据权利要求1所述的方法，所述方法还包括从所述基板去除所述图案化特征。
3.根据权利要求1所述的方法，其中通过将含硼烷的气体混合物和含硅烷的气体混合物引入所述处理腔室中来形成所述硼掺杂的非晶硅层。
4.根据权利要求3所述的方法，其中所述含硼烷的气体混合物包含选自硼烷和二甲胺硼烷(DMAB)的一种或多种硼烷化合物。
5.根据权利要求4所述的方法，其中所述含硅烷的气体混合物包含选自硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)和四硅烷(Si4H10)以及它们的组合的一种或多种含硅烷化合物。
6.根据权利要求1所述的方法，其中使用热化学气相沉积工艺执行在所述图案化特征上沉积所述硼掺杂的非晶硅层。
7.根据权利要求6所述的方法，其中在所述图案化特征和所述基板的所述暴露上表面上保形地沉积预定厚度的硼掺杂的非晶硅层期间，所述基板的温度在约80摄氏度至约600摄氏度的范围内。
8.根据权利要求7所述的方法，其中在所述图案化特征和所述基板的所述暴露上表面上保形地沉积预定厚度的硼掺杂的非晶硅层期间，所述处理腔室内的压力在约100mTorr至约650Torr之间。
9.根据权利要求1所述的方法，其中使用等离子体增强的化学气相沉积(PECVD)工艺执行在所述图案化特征上沉积所述硼掺杂的非晶硅层。
10.根据权利要求9所述的方法，所述方法还包括将等离子体引发气体引入所述处理腔室。
11.根据权利要求10所述的方法，其中所述等离子体引发气体选自氦气、氩气，以及它们的组合。
12.根据权利要求1所述的方法，其中所述牺牲电介质层包含氧化硅、氮化硅、多晶硅或非晶碳。
13.根据权利要求1所述的方法，其中所述基板包含多种交替的氧化物和氮化物材料、一种或多种氧化物材料或氮化物材料、多晶硅或非晶硅材料、与非晶硅交替的氧化物、与多晶硅交替的氧化物，与掺杂的硅交替的未掺杂的硅、与掺杂多晶硅交替的未掺杂的多晶硅，或与掺杂的非晶硅交替的未掺杂的非晶硅。
14.根据权利要求1所述的方法，其中所述硼掺杂的非晶硅层的厚度为约至约
15.根据权利要求1所述的方法，其中所述硼掺杂的非晶硅层的应力为约-500MPa至约500MPa。
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