JP2007043156A - 半導体技術における微細ピッチの製造方法 - Google Patents

半導体技術における微細ピッチの製造方法 Download PDF

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Abstract

【課題】従来よりも小さいピッチを有した半導体デバイスにおいて周期パターンの製造方法を提供する。
【解決手段】周期的構造を有するパターン層の細片様構造の側壁にスペーサ５が形成される。そして、該パターン層が除去され、該スペーサが、第２の側壁スペーサとなる別のスペーサ層７によって覆われる。上記スペーサとスペーサとの間は補充層８によって充填される。上記第１のスペーサ５と、第２のスペーサ７と、上記補充層の残留部分８とが周期的に連続している部分を残して、表面を平坦化する。横寸法は、１つ以上の残留層を除去することによってピッチの小さい周期パターンが形成されるように調節される。
【選択図】図５

Description

発明の詳細な説明
〔技術分野〕
本発明は、半導体装置の周期的な構造またはパターンの製造方法に関する。
〔本発明の背景〕
半導体メモリのような特定の種類の半導体装置では、少なくとも一次元において、構造素子もしくはパターン化された層が周期的に設けられている。例えばワード線およびビット線は、その多くが各々平行に延びた直線状に配されており、その線幅や、隣接している線と線との間の距離が装置全体において一定となっている。上記のような線の並びは周期的であって、その寸法は最小であることが好ましい。最小にすることによって、領域が最小のメモリセルアレイを実現することができる。線の寸法および、線と線との間の寸法は、周期的に並んだ方向に連続している。これら周期のうちの１つの長さは、パターンのピッチと呼ばれる。
ピッチの長さは、周期パターンを構築するために利用される製造技術によって制限される。この制限の一部は、構築プロセスにおいて導入されるマスク技術によるものである。マスクを用いた一般的なエッチングプロセスでは、得られる寸法に下限がある。一方、デバイスをさらに微細化するためには、ピッチをより微細化することができる製造方法を整える必要がある。これらの方法は、製造される構造が、デバイスの性能要求に適った十分な精密さを有している場合にのみ利用することができる。
〔特許文献１〕ＵＳ６，０６３，６８８
〔特許文献２〕ＵＳ５，２９６，４１０
〔特許文献３〕ＵＳ６，４１０，３８７
〔本発明の概要〕
一形態では、本発明は、従来よりも小さいピッチを有した半導体デバイスにおいて周期パターンを形成する方法に関する。
本発明はさらに、標準的な半導体技術に基づいた工程を用いてピッチを微細化することを目的とする。
本発明は、従来技術に代えて、周期パターンをより小さくして、素子をより狭小にするための反復スペーサ技術（repeated spacer technology）を用いる。これによってピッチを微細化することができる。すなわち本発明に係る方法は、互いに等間隔、かつ平行に延びて配置される、同一構造の側壁および同一の横寸法を有する複数の細片様構造が形成されているパターン層を主面に有する基板を準備する工程と、上記細片様構造及びパターン層の上に、第１のスペーサ層を塗布する工程と、上記第１のスペーサ層を異方性エッチングして、上記細片様構造の側壁に第１のスペーサを形成する工程と、主な側壁を２つ有する上記第１のスペーサを残すように、上記パターン層を除去する工程と、上記パターン層を除去した後に、上記第１のスペーサを覆うように第２のスペーサ層を塗布する工程と、上記第２のスペーサ層を異方性エッチングして、上記第１のスペーサの上記側壁に第２のスペーサを形成する工程であって、隣り合う２つの第１のスペーサにおける対向する側壁にそれぞれ設けられた該第２のスペーサ同士の間に空隙が残るように、第２のスペーサ層が異方性エッチングされる工程と、上記空隙に補充層（complementary layer ）を充填する工程と、上記補充層を充填した後に、上記第１のスペーサと、上記第２のスペーサと、上記補充層との上部表面を平坦にする工程と、上記第１のスペーサと、上記第２のスペーサと、上記補充層と、上記第１のスペーサ及び第２のスペーサと、上記第１のスペーサ及び補充層と、第２のスペーサ及び補充層とからなる群から選択される少なくとも１つを除去する工程と、を含むことを特徴としている。
本発明の上記および上記以外の目的、特徴、および利点は、以下の図面の簡単な説明、詳細な説明、特許請求の範囲、および添付図面から明らかとなるであろう。
本発明およびその利点をより完全に理解するために、添付図面と共に以下の説明を参照されたい。添付図面は以下の通りである。
図１は、本発明に係る方法の第１形態において第１の中間構造体として得られる構造の断面図である。
図２は、図１に示す中間構造体に更にスペーサ層を塗布した後の中間構造体の構造の断面図である。
図３は、図２に示す中間構造体において、スペーサを形成した後の構造を示す断面図である。
図４は、図３に示す中間構造体に第２のスペーサ層を塗布した後の構造を示す断面図である。
図５は、図４に示す中間構造体に第２のスペーサを形成した後、および補充層を塗布した後の構造を示す断面図である。
図６は、図５に示す中間構造体に対して平坦化工程を行った後の構造を示す断面図である。
図７は、図６に示す中間構造体に対して、ハーフピッチの周期パターンを形成するために上記スペーサを除去した後の構造を示す断面図である。
図８は、本発明に係る方法の他の形態によって得られる中間構造体の構造を示しており、図６に示した構造体とは横寸法が異なっている構造を示す断面図である。
図９は、図７に示す構造において、図８の中間構造体から得られる構造を示す断面図である。
図１０は、図２に示した中間構造体の別の実施形態の構造を示した断面図であり、図２に示した構造体とは横寸法が異なっている。
図１１は、図１０に示す構造に第２のスペーサ層を塗布した後に得られる中間構造体を示す断面図である。
図１２は、図１１に示す構造において第２のスペーサ層を形成した後、および補充層を塗布した後の構造を示す断面図である。
図１３は、図７に示す構造において、図１２に沿った中間構造体から得られる構造を示す図である。
図１４は、図１３に示す構造において、図１２の中間構造体から得られる更なる構造を示す断面図である。
図１５は、本発明に係る方法の他の形態によって得られる中間構造体の断面図である。
図１は、本発明に係る方法の第１形態に基づいて得られる第１の中間構造体の断面図を示している。図１の中間構造体では、基板１の主面上にパターン層２が塗布されている。尚、基板１には別の材料の層または半導体装置構造をさらに有しているが、これについては、以下に説明する本発明による方法にとって必須ではないため、図１には詳細に示さない。パターン層２には、個々に独立した細片様構造が設けられている。これら細片様構造は、互いに平行に延びている。該細片様構造は、ハードマスク３を用いて形成することができる。ハードマスク３は、フォトレジスト層を塗布する工程を含むフォトリソグラフィ工程によって形成可能であり、例えば窒化物から構成することが可能である。パターン層２の細片様構造は、側壁を有しており、該側壁は上記基板の主面に対して垂直であることが理想的である。細片様構造の横寸法、すなわち幅は、全体を通して同じである。隣接した２つの細片様構造間の距離もまた、全体にわたって同じである。従って、パターン層２は周期的な構造を有しているといえる。この周期はそれぞれ、１つの細片様構造と、隣接した２つの細変様構造間にできる１つの空隙とから構成されている。また、該周期の長さは、パターンのオリジナルピッチ１０として図１に示されている。言うまでもなく、周期性を表している区域は、図１に示す矢印のいずれの方向にも移動させることができるが、しかし周期の長さは一定であり、これがパターンのピッチを規定している。ハードマスク３は、続くプロセス工程が行われる前に除去されることが好ましい。
図２は、第１のスペーサ層４をコンフォーマルに塗布した後に得られる更なる中間構造体の断面図を示している。第１のスペーサ層４の材料は、電気的に絶縁するものであってよく、あるいは電気的に導電性のものであってもよく、パターン層２の材料とは異なる材料が選択することができる。これにより、第１のスペーサ層４からパターン層２を選択的に除去することができる。第１のスペーサ層４から形成される第１のスペーサ５の形状は、図２において破線で示されている。第１のスペーサ５は、基板１の主面に対して垂直な方向に第１のスペーサ層４を薄くする異方性エッチング工程によって形成することができる。このプロセスは、パターン層２上の第１のスペーサ層４の材料と、のちに第１のスペーサ５となる箇所に挟まれた第１のスペーサ層４の材料とが完全に除去されるまで続けられる。そして、パターン層２が除去される。
図３は、図２で示した構造体においてパターン層２を除去した後の状態を示す断面図である。第１のスペーサ５は基板１上に残留して、新しい周期パターンを形成している。個々の第１のスペーサ５は互いに独立している。図３にもまた、オリジナルピッチ１０が示されている。オリジナルピッチ１０の各周期には、第１のスペーサ５が２つある。図３に示す実施形態では、第１のスペーサ５が等しく隔てられるように、パターン層２の細片様構造の横寸法と、第１のスペーサ５の横寸法または厚さとが設定されている。このようにすれば、オリジナルピッチ１０の半分のピッチを有した新しい周期パターンを得ることができる。
図４は、図３で示した構造体において第２のスペーサ層６を塗布した後の状態を示す断面図である。第２のスペーサ層６は任意の材料であってよく、具体的には例えば下地（liner ）を用いることができる。第２のスペーサ層６もまたコンフォーマルに塗布される。この結果、次に行われる異方性エッチング後に第２のスペーサが残留する。これによって、図５に示すような、第１のスペーサ５と第２のスペーサ７とからなる構造が得られる。
図５は、第２のエッチング工程においてわずかに高さが低くなるように処理された第１のスペーサ５の対向する主要な側壁の双方に、第２のスペーサが設けられた状態を示している。尚、図５にもオリジナルピッチ１０を示している。得られる構造体には、補充層８がスペーサ間の隙間を充填するように形成されている。補充層８の材料は、半導体デバイスの実施形態の必要条件に応じて、そして次に行われる構造化工程に鑑みて選択される。
次に、図５に従った中間構造体の最上表面が平坦化され、好ましくは、図６に示すような一般的な高さまで研磨される。図６は、補充層８、第２のスペーサ７、第１のスペーサ５、第２のスペーサ７などの細片様構造の残留部分が、層の細片を縦に延長した場合これに垂直な方向に周期的に連続している順番を示している。そして、オリジナルピッチの半分の周期パターンを得るために、第１および第２のスペーサが除去される。
図７は、第１および第２のスペーサを除去した後に得られる構造体であって、補充層８の細片様の残留部分のみが残っている状態を示している。尚、前の工程によってピッチが半分になったことを明確にするため、図７にはオリジナルピッチ１０が示されている。
図８は、本発明に係る方法を用いて得られる中間構造体であり、図６に示した構造に相当するが、図６に示した構造とは横寸法が異なっている。ここでは、第１のスペーサの細片様構造と、第２のスペーサと、補充層８の残留部分との横寸法が同じになるように、パターン層２の細片様構造の寸法と、第１のスペーサ５および第２のスペーサ７の厚さとが設定される。尚、これは、少なくとも、補充層８の複数の部分における横寸法と、第１のスペーサ５の複数の部分における横寸法とが同じになれば十分である。これによって、第２のスペーサ７の並んだものと、第１のスペーサ５及び補充層８が交互に並んだものとの両方によって、オリジナルピッチ１０の周期パターンの４分の１の周期パターンを確実に形成している。
図９は、オリジナルピッチ１０の周期パターンの４分の１である中間構造体を示しており、図８の中間構造体から第２のスペーサ７を除去した後の構造である。第２のスペーサ７からなる相補的な周期パターンは、第１のスペーサ５と補充層８の上記部分との両方が除去された場合に生成される。図８に示す中間構造体の内の任意の層を１つ、あるいは組み合わせて除去することによって、様々な別の周期パターンを得ることができる。従って、第１のスペーサ５のみ、第２のスペーサ７のみ、補充層８のみ、第１のスペーサと第２のスペーサとの両方、第１のスペーサと補充層との両方、あるいは第２のスペーサと補充層との両方を除去することによって、異なるパターンが得られる。
図１０は、図２に示した中間構造体の別の実施形態の断面図を示している。図１０に示す実施形態は、図２に示す実施形態とはパターン層２の細片様構造の横寸法が異なっている。この寸法は、互いに向かい合って隣接した２つの細片様構造の側壁に位置している、各２つの第１のスペーサ５間の距離の２倍よりも大きくなるように選択されている。
図１１は、図１０に示した中間構造体において第２のスペーサ層６を塗布した後に得られる更なる中間構造体を示している。第１のスペーサ５間の距離は、第１のスペーサの並びに沿ってにおいて大小交互になっている。第１のスペーサ５間の小さい方の間隔は、第２のスペーサ層６の材料によって完全に充填されている。大きい方の間隔では、コンフォーマルに堆積された第２のスペーサ層６の側壁部分の間に小さな隙間がある。
図１２は、図１１に示した中間構造体において第２のスペーサ層７を形成した後の構造を示した断面図である。第２のスペーサ層６の厚さは、隣接する第２のスペーサ７間の隙間の寸法が第１のスペーサ５と同じになるように選択されていることが好ましい。パターン層２の細片様構造の横寸法もが適切に選択されている場合は、第１のスペーサ５間の狭い間隔内に位置する第２のスペーサ６の残留部分の厚さと、第２のスペーサ層７の厚さとが同じになる。この場合、第２のスペーサ６の全ての残留部分が等間隔で隔てられる。次の平坦化工程では、図１２の平行な破線によって示されている高さまで材料が除去される。この平坦化工程によって、図８に示す構造と同様であるが、比較的厚い第２のスペーサ７を有する構造が提供される。図１１と比較すると、この構造体では、オリジナルピッチ１０のスペース内には第２のスペーサ７が常に３つあるという、第２のスペーサ７の周期パターンを提供していることが示される。従って新しいピッチは、オリジナルピッチの３分の１である。
図１３は、第１のスペーサ５と、補充層８とを除去した後に得られる更なる中間構造体の構造を示している。残留した第２のスペーサ７は全て、幅が同じであると共に、等間隔で隔てられている。
図１４は、第２のスペーサ７が除去されて、第１のスペーサ５と補充層８とが基板１上に残された、相補的な構造を示している。第１のスペーサ５と、補充層８の上記部分とが同じ厚さになるように寸法が調節されているため、図１４に示す構造体の構造は、オリジナルピッチ１０の周期パターンの３分の１を有している。
図１５に示す構造体は、図１３に示した構造体において、第２のスペーサ７のパターンと、基板１との間にデバイス層９をさらに有している。この実施形態では、本方法によって得られる微細化されたオリジナルピッチのパターンをマスクとして用いて、従来よりもピッチが小さい周期パターンに別のデバイス層９を構築できることを示している。この実施形態では、第２のスペーサ７は、ハードマスクに適した材料（例えば窒化ケイ素など）から形成されていることが好ましい。同様に、図７、図９、または図１４に示すパターンだけでなく、本方法によって得られる別の標準的なパターンを別の構築工程においてマスクとして用いることができる。上記の構築工程によって、デバイス層９は小さいピッチで構築される。デバイス層９は、具体的にはゲート誘電体を有したワード線層、特にワード線スタック内に構築されたメモリ層、ポリシリコン層、金属または金属シリサイド層、および電気的絶縁最上層を有したワード線層であってよい。しかし、本方法によるピッチ微細化の応用は、メモリデバイスに限定されるものではない。
本発明およびその利点について詳細な説明してきた。しかし言うまでも無く、請求項によって規定された精神および範囲から逸脱することなく、様々な変更、置き換え、および修正を加えることができる。
本発明に係る方法の第１形態において第１の中間構造体として得られる構造の断面図である。 図１に示す中間構造体に更にスペーサ層を塗布した後の中間構造体の構造の断面図である。 図２に示す中間構造体において、スペーサを形成した後の構造を示す断面図である。 図３に示す中間構造体に第２のスペーサ層を塗布した後の構造を示す断面図である。 図４に示す中間構造体に第２のスペーサを形成した後、および補充層を塗布した後の構造を示す断面図である。 図５に示す中間構造体に対して平坦化工程を行った後の構造を示す断面図である。 図６に示す中間構造体に対して、ハーフピッチの周期パターンを形成するために上記スペーサを除去した後の構造を示す断面図である。 本発明に係る方法の他の形態によって得られる中間構造体の構造を示しており、図６に示した構造体とは横寸法が異なっている構造を示す断面図である。 図７に示した構造体の形態に相当し、図８の中間構造体から得られる構造を示す断面図である。 図２に示した中間構造体の別の実施形態の構造を示した断面図であり、図２に示した構造体とは横寸法が異なっている。 図１０に示した構造体において第２のスペーサ層を塗布した後に得られる更なる中間構造体を示した断面図である。 図１１に示す構造において第２のスペーサ層を形成した後、および補充層を塗布した後の構造を示す断面図である。 図７に示す構造において、図１２に沿った中間構造体から得られる構造を示す図である。 図１３に示す構造において、図１２の中間構造体から得られる更なる構造を示す断面図である。 本発明に係る方法の他の形態によって得られる中間構造体の断面図である。
符号の説明
１ 基板
２ パターン層
３ ハードマスク
４ 第１のスペーサ層
５ 第１のスペーサ
６ 第２のスペーサ層
７ 第２のスペーサ
８ 補充層
９ デバイス層
１０ オリジナルピッチ

Claims (6)

  1. 半導体技術における微細ピッチの製造方法であって、
    互いに等間隔、かつ平行に延びて配置される、同一構造の側壁および同一の横寸法を有する複数の細片様構造が形成されているパターン層を主面に有する基板を準備する工程と、
    上記細片様構造及びパターン層の上に、第１のスペーサ層を塗布する工程と、
    上記第１のスペーサ層を異方性エッチングして、上記細片様構造の側壁に第１のスペーサを形成する工程と、
    主な側壁を２つ有する上記第１のスペーサを残すように、上記パターン層を除去する工程と、
    上記パターン層を除去した後に、上記第１のスペーサを覆うように第２のスペーサ層を塗布する工程と、
    上記第２のスペーサ層を異方性エッチングして、上記第１のスペーサの上記側壁に第２のスペーサを形成する工程であって、隣り合う２つの第１のスペーサにおける対向する側壁にそれぞれ設けられた該第２のスペーサ同士の間に空隙が残るように、第２のスペーサ層が異方性エッチングされる工程と、
    上記空隙に補充層を充填する工程と、
    上記補充層を充填した後に、上記第１のスペーサと、上記第２のスペーサと、上記補充層との上部表面を平坦にする工程と、
    上記第１のスペーサと、上記第２のスペーサと、上記補充層と、上記第１のスペーサ及び第２のスペーサと、上記第１のスペーサ及び補充層と、第２のスペーサ及び補充層とからなる群から選択される少なくとも１つを除去する工程と、を含むことを特徴とする製造方法。
  2. 上記第２のスペーサ同士が等間隔に配置されるように、上記第１のスペーサと上記第２のスペーサとを形成することを特徴とする請求項１に記載の製造方法。
  3. 上記第１のスペーサと上記補充層とは、上記基板の主面に交互に配置しており、
    第１のスペーサと上記補充層との間には、各々上記第２のスペーサが形成されていることを特徴とする請求項２に記載の製造方法。
  4. 上記パターン層の隣り合う２つの上記細片様構造の間に形成された第１のスペーサ同士の距離が、上記細片様構造の横寸法の２分の１未満となるように、上記パターン層の上記細片様部分、及び上記第１のスペーサを形成するとともに、
    等間隔で、かつ上記パターン層の隣り合う２つの細片様部分の間に形成された第１のスペーサ同士の距離と等しい横寸法をもつように、上記第２のスペーサを形成することを特徴とする請求項１に記載の製造方法。
  5. 隣り合う２つの上記補充層の間には、３つの上記第２のスペーサが、第２のスペーサと第２のスペーサとの間に上記第１のスペーサを挟むようにして設けられていることを特徴とする請求項４に記載の製造方法。
  6. 第２のスペーサ及び補充層と、第１のスペーサ及び補充層と、第１のスペーサ及び第２のスペーサと、第２のスペーサと、第１のスペーサとからなる群から選択された少なくとも１つの層をマスクとして利用して、細片様構造の下部において別の層または別の連続層をエッチングすることを特徴とする請求項１から請求項５のいずれか一項に記載の製造方法。
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GB (1) GB2428882B (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099792A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体装置の製造方法
JP2009164205A (ja) * 2007-12-28 2009-07-23 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体
JP2010511306A (ja) * 2006-11-29 2010-04-08 マイクロン テクノロジー， インク． 半導体デバイスのクリティカルディメンジョンを縮小する方法、及び、部分的に作製される縮小クリティカルディメンジョンを有する半導体デバイス
US8222159B2 (en) 2008-08-25 2012-07-17 Elpida Memory, Inc. Manufacturing method of semiconductor device
KR20130092471A (ko) 2012-02-10 2013-08-20 도오꾜오까고오교 가부시끼가이샤 패턴 형성 방법
US8592978B2 (en) 2009-03-30 2013-11-26 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device and the semiconductor device
US8835321B2 (en) 2011-02-14 2014-09-16 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device
US8912655B2 (en) 2011-05-27 2014-12-16 Kabushiki Kaisha Toshiba Semiconductor memory device, method of manufacturing the same and method of forming contact structure
WO2016093087A1 (ja) * 2014-12-09 2016-06-16 東京エレクトロン株式会社 パターン形成方法、ガスクラスターイオンビーム照射装置及びパターン形成装置
KR101671082B1 (ko) 2011-12-29 2016-10-31 인텔 코포레이션 스페이서 보조 피치 분할 리소그래피
KR101751476B1 (ko) * 2011-10-17 2017-06-28 삼성전자주식회사 반도체 기억 소자의 형성 방법
KR20180025273A (ko) * 2016-08-31 2018-03-08 도쿄엘렉트론가부시키가이샤 자가 정렬 다중 패터닝 방법들 및 시스템들에 대한 인시츄 스페이서 재성형

Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US8852851B2 (en) * 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR20080012055A (ko) * 2006-08-02 2008-02-11 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8143156B2 (en) * 2007-06-20 2012-03-27 Sandisk Technologies Inc. Methods of forming high density semiconductor devices using recursive spacer technique
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) * 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US20090246706A1 (en) * 2008-04-01 2009-10-01 Applied Materials, Inc. Patterning resolution enhancement combining interference lithography and self-aligned double patterning techniques
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009289974A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 半導体装置の製造方法
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
JP2010056443A (ja) * 2008-08-29 2010-03-11 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) * 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US7989355B2 (en) * 2009-02-12 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pitch halving
US7862962B2 (en) * 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
JP5330004B2 (ja) * 2009-02-03 2013-10-30 株式会社東芝 半導体装置の製造方法
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US7972926B2 (en) * 2009-07-02 2011-07-05 Micron Technology, Inc. Methods of forming memory cells; and methods of forming vertical structures
US8110466B2 (en) * 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
KR101098062B1 (ko) * 2009-11-05 2011-12-26 주식회사 하이닉스반도체 반도체 소자의 형성방법
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8026178B2 (en) * 2010-01-12 2011-09-27 Sandisk 3D Llc Patterning method for high density pillar structures
KR101736983B1 (ko) 2010-06-28 2017-05-18 삼성전자 주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US9130058B2 (en) 2010-07-26 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming crown active regions for FinFETs
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8314034B2 (en) * 2010-12-23 2012-11-20 Intel Corporation Feature size reduction
CN102693898B (zh) * 2011-03-21 2016-02-24 华邦电子股份有限公司 缩小间距的方法
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
JP2013004669A (ja) * 2011-06-15 2013-01-07 Toshiba Corp パターン形成方法、電子デバイスの製造方法及び電子デバイス
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
KR101881750B1 (ko) 2012-02-29 2018-07-25 삼성전자주식회사 정보 저장 소자 및 그 제조 방법
US9153440B2 (en) * 2012-03-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
KR20140008863A (ko) * 2012-07-12 2014-01-22 에스케이하이닉스 주식회사 더블 ｓｐｔ를 이용한 반도체 소자의 미세패턴 형성방법
KR102015568B1 (ko) * 2012-08-27 2019-08-28 삼성전자주식회사 반도체 소자의 제조 방법
US9711368B2 (en) * 2013-04-15 2017-07-18 United Microelectronics Corp. Sidewall image transfer process
US9406331B1 (en) 2013-06-17 2016-08-02 Western Digital (Fremont), Llc Method for making ultra-narrow read sensor and read transducer device resulting therefrom
US8969206B1 (en) 2013-09-04 2015-03-03 Sandisk Technologies Inc. Triple patterning NAND flash memory with stepped mandrel
US8932955B1 (en) * 2013-09-04 2015-01-13 Sandisk Technologies Inc. Triple patterning NAND flash memory with SOC
US9613806B2 (en) 2013-09-04 2017-04-04 Sandisk Technologies Llc Triple patterning NAND flash memory
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9136106B2 (en) * 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
CN103972057A (zh) * 2014-05-27 2014-08-06 上海华力微电子有限公司 一种半导体精细特征尺寸图形的形成方法
US9224744B1 (en) 2014-09-03 2015-12-29 Sandisk Technologies Inc. Wide and narrow patterning using common process
KR102339781B1 (ko) 2014-12-19 2021-12-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9673059B2 (en) * 2015-02-02 2017-06-06 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning integration schemes
US9390922B1 (en) 2015-02-06 2016-07-12 Sandisk Technologies Llc Process for forming wide and narrow conductive lines
US9472414B2 (en) * 2015-02-13 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned multiple spacer patterning process
US9425047B1 (en) 2015-02-19 2016-08-23 Sandisk Technologies Llc Self-aligned process using variable-fluidity material
US9312064B1 (en) 2015-03-02 2016-04-12 Western Digital (Fremont), Llc Method to fabricate a magnetic head including ion milling of read gap using dual layer hard mask
US9502428B1 (en) 2015-04-29 2016-11-22 Sandisk Technologies Llc Sidewall assisted process for wide and narrow line formation
US9595444B2 (en) 2015-05-14 2017-03-14 Sandisk Technologies Llc Floating gate separation in NAND flash memory
US10957561B2 (en) 2015-07-30 2021-03-23 Lam Research Corporation Gas delivery system
US9837286B2 (en) 2015-09-04 2017-12-05 Lam Research Corporation Systems and methods for selectively etching tungsten in a downstream reactor
US10192751B2 (en) 2015-10-15 2019-01-29 Lam Research Corporation Systems and methods for ultrahigh selective nitride etch
WO2017111822A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Pitch division using directed self-assembly
US10825659B2 (en) 2016-01-07 2020-11-03 Lam Research Corporation Substrate processing chamber including multiple gas injection points and dual injector
US9640409B1 (en) * 2016-02-02 2017-05-02 Lam Research Corporation Self-limited planarization of hardmask
US10147588B2 (en) 2016-02-12 2018-12-04 Lam Research Corporation System and method for increasing electron density levels in a plasma of a substrate processing system
US10699878B2 (en) 2016-02-12 2020-06-30 Lam Research Corporation Chamber member of a plasma source and pedestal with radially outward positioned lift pins for translation of a substrate c-ring
US10651015B2 (en) 2016-02-12 2020-05-12 Lam Research Corporation Variable depth edge ring for etch uniformity control
US10438833B2 (en) 2016-02-16 2019-10-08 Lam Research Corporation Wafer lift ring system for wafer transfer
US9882028B2 (en) * 2016-06-29 2018-01-30 International Business Machines Corporation Pitch split patterning for semiconductor devices
WO2018031007A1 (en) 2016-08-10 2018-02-15 Intel Corporation Quantum dot array devices
US10410832B2 (en) 2016-08-19 2019-09-10 Lam Research Corporation Control of on-wafer CD uniformity with movable edge ring and gas injection adjustment
US9911619B1 (en) * 2016-10-12 2018-03-06 Globalfoundries Inc. Fin cut with alternating two color fin hardmask
US10170328B1 (en) * 2017-08-28 2019-01-01 Nanya Technology Corporation Semiconductor pattern having semiconductor structures of different lengths
CN110690117B (zh) * 2018-07-05 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11792973B2 (en) 2020-07-28 2023-10-17 Changxin Memory Technologies, Inc. Storage device and forming method having a strip-shaped bitline contact structure
CN112786536B (zh) * 2021-01-29 2022-07-08 长鑫存储技术有限公司 存储器的制备方法
CN116741626A (zh) * 2022-03-04 2023-09-12 长鑫存储技术有限公司 一种半导体结构的制备方法及半导体结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5286410A (en) * 1988-03-10 1994-02-15 Merck Patent Gesellschaft Mit Beschrankter Haftung Supertwist liquid-crystal display
US5296410A (en) 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
JP3715021B2 (ja) * 1996-04-09 2005-11-09 Ｊｓｒ株式会社 液状硬化性樹脂組成物
US6121123A (en) * 1997-09-05 2000-09-19 Advanced Micro Devices, Inc. Gate pattern formation using a BARC as a hardmask
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6180468B1 (en) * 1998-10-23 2001-01-30 Advanced Micro Devices Inc. Very low thermal budget channel implant process for semiconductors
US6248637B1 (en) * 1999-09-24 2001-06-19 Advanced Micro Devices, Inc. Process for manufacturing MOS Transistors having elevated source and drain regions
US6133132A (en) * 2000-01-20 2000-10-17 Advanced Micro Devices, Inc. Method for controlling transistor spacer width
US6429123B1 (en) 2000-10-04 2002-08-06 Vanguard International Semiconductor Corporation Method of manufacturing buried metal lines having ultra fine features
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
CN1153273C (zh) * 2001-03-29 2004-06-09 华邦电子股份有限公司 一种具有牺牲型填充柱的自行对准接触方法
CN1146034C (zh) * 2001-05-14 2004-04-14 世界先进积体电路股份有限公司 下埋式微细金属连线的制造方法
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US6743368B2 (en) * 2002-01-31 2004-06-01 Hewlett-Packard Development Company, L.P. Nano-size imprinting stamp using spacer technique

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8836083B2 (en) 2006-11-29 2014-09-16 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices and related semiconductor devices
US8338304B2 (en) 2006-11-29 2012-12-25 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices and related semiconductor devices
JP2010511306A (ja) * 2006-11-29 2010-04-08 マイクロン テクノロジー， インク． 半導体デバイスのクリティカルディメンジョンを縮小する方法、及び、部分的に作製される縮小クリティカルディメンジョンを有する半導体デバイス
JP2009099792A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体装置の製造方法
JP2009164205A (ja) * 2007-12-28 2009-07-23 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体
US8222159B2 (en) 2008-08-25 2012-07-17 Elpida Memory, Inc. Manufacturing method of semiconductor device
US8592978B2 (en) 2009-03-30 2013-11-26 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device and the semiconductor device
US8835321B2 (en) 2011-02-14 2014-09-16 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device
US8912655B2 (en) 2011-05-27 2014-12-16 Kabushiki Kaisha Toshiba Semiconductor memory device, method of manufacturing the same and method of forming contact structure
KR101751476B1 (ko) * 2011-10-17 2017-06-28 삼성전자주식회사 반도체 기억 소자의 형성 방법
KR101671082B1 (ko) 2011-12-29 2016-10-31 인텔 코포레이션 스페이서 보조 피치 분할 리소그래피
US9459535B2 (en) 2012-02-10 2016-10-04 Tokyo Ohka Kogyo Co., Ltd. Method of forming pattern
KR20130092471A (ko) 2012-02-10 2013-08-20 도오꾜오까고오교 가부시끼가이샤 패턴 형성 방법
WO2016093087A1 (ja) * 2014-12-09 2016-06-16 東京エレクトロン株式会社 パターン形成方法、ガスクラスターイオンビーム照射装置及びパターン形成装置
JPWO2016093087A1 (ja) * 2014-12-09 2017-09-07 東京エレクトロン株式会社 パターン形成方法、ガスクラスターイオンビーム照射装置及びパターン形成装置
KR20180025273A (ko) * 2016-08-31 2018-03-08 도쿄엘렉트론가부시키가이샤 자가 정렬 다중 패터닝 방법들 및 시스템들에 대한 인시츄 스페이서 재성형
KR102250213B1 (ko) * 2016-08-31 2021-05-07 도쿄엘렉트론가부시키가이샤 자가 정렬 다중 패터닝 방법들 및 시스템들에 대한 인시츄 스페이서 재성형

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