JP2013004669A - パターン形成方法、電子デバイスの製造方法及び電子デバイス - Google Patents

パターン形成方法、電子デバイスの製造方法及び電子デバイス Download PDF

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Abstract

【課題】いわゆるインプリント法によるパターン形成を用いて信頼性の高い装置を提供する。
【解決手段】実施形態に係るパターン形成方法は、基板の主面上に第1部材を設け、前記第1部材に、第1パターンを有するテンプレートを接触させた状態で前記第1部材を硬化させて、前記主面上の第1領域に、前記第1パターンの形状が反転した凸部を有する第2パターンを形成する工程と、前記主面上の前記第2パターンの凸部に隣接する凹部、及び前記第1領域の周辺の第2領域に、第2部材を設ける工程と、前記主面上の前記第2領域に設けた前記第2部材に第3パターンを形成する工程と、前記第2パターンの前記凸部を除去することで、前記主面上に、前記第3パターンと、前記凹部に設けた前記第2部材により形成された第4パターンを残す工程と、を備える。
【選択図】図1

Description

本発明の実施形態は、パターン形成方法、電子デバイスの製造方法及び電子デバイスに関する。
半導体製品の製造においては、シリコン等のウェーハ上に回路パターンを形成したのち、半導体製品をウェーハから切り出して矩形のチップにしている。このため、円形のウェーハの周囲には矩形のチップにならない箇所(以下、「欠けチップ部分」という。)ができる。製造工程への影響を考慮すると、欠けチップ部分にもレジスト等を用いたパターンを設けておくことが望ましい。すなわち、製品チップ部分と、欠けチップ部分と、のパターンによる被覆率が大きく異なると、後のエッチング工程、CMP(Chemical Mechanical Polishing)工程等で均一性に影響が生じる可能性がある。
ここで、光リソグラフィによるパターン形成では、欠けチップ部分にも露光を行いレジスト等のパターンを形成している。一方、テンプレートの凸凹パターンをウェーハ上の樹脂(レジスト等)に密着させて凹凸パターンを形成する、いわゆるインプリント法によるパターン形成では、欠けチップ部分にパターンを形成しにくい。このため、いわゆるインプリント法では、欠けチップ部分への処理を含めた信頼性の高いパターン形成が望まれる。
特開2008−244259号公報
本発明の実施形態は、いわゆるインプリント法によるパターン形成を用いて信頼性の高い装置を提供することができるパターン形成方法、電子デバイスの製造方法及び電子デバイスを提供する。
実施形態に係るパターン形成方法は、基板の主面上に第1部材を設け、前記第1部材に、第1パターンを有するテンプレートを接触させた状態で前記第1部材を硬化させて、前記主面上の第1領域に、前記第1パターンの形状が反転した凸部を有する第2パターンを形成する工程と、前記主面上の前記第2パターンの凸部に隣接する凹部、及び前記第1領域の周辺の第2領域に、第2部材を設ける工程と、前記主面上の前記第2領域に設けた前記第2部材に第3パターンを形成する工程と、前記第2パターンの前記凸部を除去することで、前記主面上に、前記第3パターンと、前記凹部に設けた前記第2部材により形成された第4パターンを残す工程と、を備える。
他の実施形態に係る電子デバイスの製造方法は、前記パターン形成方法を用いてパターンを形成する工程を備える。
他の実施形態に係る電子デバイスは、上記パターン形成方法を用いて形成されたパターンを備える。
第1の実施形態に係るパターン形成方法の流れを説明するフローチャートである。 第1の実施形態に係るパターン形成方法を順に説明する模式的断面図である。 基板の第1領域及び第2領域について説明する模式的平面図である。 第2の実施形態に係るパターン形成方法の流れを説明するフローチャートである。 第2の実施形態を説明する模式図である。 第2の実施形態を説明する模式図である。 第2の実施形態を説明する模式図である。 第2の実施形態を説明する模式図である。 第2の実施形態を説明する模式図である。 第2の実施形態を説明する模式図である。 第2の実施形態を説明する模式図である。 第2の実施形態を説明する模式図である。 第2の実施形態を説明する模式図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施形態)
図1は、第1の実施形態に係るパターン形成方法の流れを説明するフローチャートである。
図2は、第1の実施形態に係るパターン形成方法を順に説明する模式的断面図である。
図1に表したように、第1の実施形態に係るパターン形成方法は、第2パターンを形成するステップS101と、第2部材を形成するステップS102と、第3パターンを形成するステップS103と、第4パターンを形成するステップS104と、を備える。
図2(a)及び図2(b)は、ステップS101の処理を行った状態を例示している。図2(c)は、ステップS102の処理を行った状態を例示している。図2(d)及び図2(e)は、ステップS103の処理を行った状態を例示している。図2(f)は、ステップS104の処理を行った状態を例示している。
ステップS101では、先ず、基板10の主面10a上に第1部材(樹脂20)を設ける(図2(a)参照)。次に、第1部材にテンプレート210を接触させて、テンプレート210に設けられた第1パターンP1の形状を転写する。そして、第1部材に第1パターンP1の形状を転写した状態で第1部材を硬化させることにより、第1部材に、第1パターンP1の形状が反転した凸部を有する第2パターンP2が形成される。第2パターンP2は、基板10の主面10a上の第1領域R1に形成される(図2(b)参照)。
ステップS102では、基板10の主面10a上に第2部材30を設ける。基板10の主面10a上には第2パターンP2が形成されている。第2部材30は、第2パターンP2の凸部P2aに隣接する凹部P2b、及び第1領域R1の周辺の第2領域R2に設けられる。具体的には、第2パターンP2の凹部P2b内に第2部材30が埋め込まれる。また、第2パターンP2が形成された第1領域R1の周辺である第2領域R2にも、第2部材30が設けられる。つまり、第2パターンP2は、基板10の主面10a上において第2部材30に埋め込まれた状態になる(図2(c)参照)。
ステップS103では、第2領域R2に設けた第2部材30に第3パターンP3を形成する。基板10の主面10a上における第2領域R2には、第2部材30が設けられている。第3パターンP3は、この第2領域R2における第2部材30に形成される。例えば、第2部材30上にレジスト膜32を設け、レジスト膜32の第2領域R2の上方に第3パターンP3の形状に対応したレジストパターン32Pをフォトリソグラフィ及びエッチングによって形成する(図2(d)参照)。その後、レジストパターン32Pをマスクとして第2部材30をエッチングする。これにより、レジスト膜32で覆われた第1領域R1には、第2部材に埋め込まれた第2パターンが残り、第2領域R2には、第2部材30によって形成された第3パターンP3が設けられる状態になる(図2(e)参照)。
ステップS104では、第1領域R1における第2パターンP2の凸部P2aを除去する。第2パターンP2の凸部P2aを除去すると、第2パターンP2の凹部P2bに埋め込まれていた第2部材30が凸パターンとして残ることになる。この凸パターンが第4パターンP4になる。これにより、基板10の主面10a上の第1領域R1には第4パターンP4が設けられ、第2領域R2には第3パターンP3が設けられる(図2(f)参照)。この第4パターンP4が、目的のパターン形状である。また、第4パターンP4の周辺には、第3パターンP3が形成される。第3パターンP3は、欠けパターン部分に形成されたパターンである。すなわち、目的のパターン形状である第4パターンP4を形成するとともに、周辺の欠けパターン部分には第3パターンP3を形成することができる。
図3は、基板の第1領域及び第2領域について説明する模式的平面図である。
図3(a)は、基板全体の模式的平面図である。図3(b)は、図3(a)のA部分の模式的拡大平面図である。
図3(a)に表したように、基板10には、円形のウェーハ11が用いられている。図3(a)に表した1つの矩形は、光リソグラフィや、いわゆるインプリントにおける1回のパターン形成領域(1ショット)である。1ショットには、少なくとも1チップ分のパターンが含まれる。実施形態では、1ショットで複数チップ分のパターンが形成される。1ショットは矩形であるため、円形のウェーハ11の中央部分では、1ショットの全てのパターンが形成される。1ショットの全てのパターンが形成される領域は、第1領域R1である。第1領域R1からは、製品として有効なチップを1ショットのすべての領域から取り出すことができる。
一方、ウェーハ11の周縁部分では、1ショットの一部のパターンだけが形成される。1ショットの一部のパターンだけが形成される領域は、第2領域R2である。第2領域R2に含まれるのは、有効チップとならない欠けチップ部分である。
いわゆるインプリント法によるパターン形成では、テンプレートの凹凸パターンを、基板上に塗布した樹脂に密着させて、凹凸パターンの形状を樹脂に転写する。
ここで、図3(b)に表したように、第2領域R2の1ショットには、ウェーハ11のエッジ部にかかる欠けチップ部分(領域R2a)と、ウェーハ11のエッジ部にかからない有効チップ部分(領域R2b)と、が含まれる。この領域R2aに、テンプレートを用いて凹凸パターンを転写しようとした場合、領域R2aに塗布した樹脂20は、テンプレートの密着によって主面に沿って拡がる。領域R2a内にはウェーハ11のエッジがあるため、拡がった樹脂20はウェーハ11の外側に漏れ出ることになる。
樹脂20が硬化すると、ウェーハ11の外側に漏れた樹脂20はダストになる可能性が高い。また、ウェーハ11のエッジ部に接触したテンプレートにダストが付着した状態で、続けてウェーハ11の内側の全て第1領域R1となるショットにインプリントを行うと、テンプレートに付着したダストの影響により所望のパターンが形成されない可能性が高い。このようなダストを発生させないため、領域R2aには、いわゆるインプリント法によるパターン形成を行わないこともある。
本実施形態では、第1領域R1及び第2領域R2内の有効チップ部分(領域R2b)には、いわゆるインプリント法によるパターン形成を適用して、光リソグラフィでパターン形成するよりも微細なパターンを形成する。一方、第2領域R2の欠けチップ部分(領域R2a)には、光リソグラフィを適用したパターン形成を行う。これにより、第1領域R1には、いわゆるインプリント法により微細なパターンを形成し、第2領域R2にもパターンを形成することができる。
図1に表したステップS104の処理を終了した段階で、第2領域R2に形成されるパターンの被覆率は、第1領域R1に形成されるパターンの被覆率と、等しいことが望ましい。被覆率とは、単位面積当たりで凸パターンが占める面積の割合のことをいう。第2領域R2の被覆率を、第1領域R1の被覆率と等しくすることで、その後のエッチング工程やCMP等の工程で均一性を高めることができる。ここで、被覆率が等しい範囲には、第1領域R1及び第2領域R2にパターンを形成したのちの工程で十分な均一性(例えば、形成される製品の特性に影響が及ばない程度の均一性)を得ることができる範囲が含まれる。
このように、本実施形態では、第1領域R1のみならず第2領域R2にもパターンを形成することができ、パターン形成後に行うエッチング工程やCMP等の工程で、下地の均一性を確保して信頼性の高い製品を製造することができるようになる。
(第2の実施形態)
第2の実施形態では、パターン形成方法の一つの具体例を説明する。
図4は、第2の実施形態に係るパターン形成方法の流れを説明するフローチャートである。
図5〜図13は、第2の実施形態を説明する模式図である。
ここで、図4に表したステップS204は、図1に表したステップS101に対応する。また、図4に表したステップS205〜S206は、図1に表したステップS102に対応する。また、図4に表したステップS207〜S209は、図1に表したステップS103に対応する。また、図4に表したステップS210は、図1に表したステップS104に対応する。
以下、図4及び図5〜図13を参照してパターン形成方法の具体例を工程順に説明する。
先ず、図4のステップS201に表したように、形成対象になるレイアウトパターンの設計を行う。そして、図4のステップS202に表したように、凹凸逆転のテンプレートを作成する。テンプレートは、いわゆるインプリント法によるパターン形成で用いられる版である。通常のインプリント法におけるテンプレートでは、形成対象になるレイアウトパターンの凹凸形状が反転したパターンを有する。本実施形態では、通常のインプリント法で用いるテンプレートとは、パターンの凹凸が逆転したものを作成する。本実施形態において用いられるテンプレートのパターンを第1パターンP1とする。第1パターンP1の凹凸形状は、形成対象になるレイアウトパターンの凹凸形状と同じである。
次に、図4のステップS203及び図5に表したように、基板10に被処理膜12を形成する。
図5(a)は模式的斜視図、図5(b)は模式的断面図である。
先ず、基板10を用意する。基板10は、下地基板となるウェーハ11と、ウェーハ11の上に形成された被処理膜12と、を有する。なお、ウェーハ11を処理対象にする場合には被処理膜12は形成されない。ウェーハ11は、例えばシリコンである。被処理膜12は、例えば酸化シリコン膜である。
次に、図4のステップS204及び図6に表したように、第1領域R1に、いわゆるインプリントを施し、第2パターンP2を形成する。
図6(a)は模式的斜視図、図6(b)〜(d)は、第2パターンの形成工程を順に説明する模式的断面図である。
すなわち、図6(a)に表したように、基板10の主面10aにおける第1領域R1に、第2パターンP2を形成する。
第2パターンP2の形成工程を、図6(b)〜(d)に沿って説明する。
先ず、図6(b)に表したように、基板10の主面10aに樹脂(第1部材)20を塗布する。樹脂20には、例えば光硬化型樹脂が用いられる。主面10a上には、適量の樹脂20が塗布される。樹脂20は、例えば主面10aの複数箇所に滴下される。
次に、図6(c)に表したように、先に作成したテンプレート210を用意する。テンプレート210は、台座基板211と、台座基板211に設けられたパターン部212と、を有する。パターン部212に、第1パターンP1が形成されている。パターン部212は、例えば樹脂によって形成されている。テンプレート210は、例えばマスターパターン(図示せず)の形状を樹脂製のパターン部212に転写することで形成されている。第1パターンP1の凹凸形状は、形成対象になるパターンの凹凸形状に対応している。
そして、テンプレート210のパターン部212を、基板10の主面10aに設けられた樹脂20と接触させる。この際、パターン部212の先端212aと、基板10の主面10aと、のあいだには、わずかな隙間(例えば、数ナノメートル(nm))が設けられている。樹脂20は、毛細管現象により、第1パターンP1の凹部P1aの中に侵入し、充填される。
次に、この状態で樹脂20を硬化させる。例えば、テンプレート210の台座基板211を介して樹脂20に紫外線を照射する。紫外線は、台座基板211及びパターン部212を透過して、樹脂20に照射される。光硬化性樹脂による樹脂20は、紫外線が照射されることで硬化する。
次に、図6(d)に表したように、テンプレート210を離型する。これにより、テンプレート210の第1パターンP1の形状が反転した第2パターンP2が、基板10の主面10aの第1領域R1に形成される。第2パターンP2には、第1パターンP1の凹部P1aを反転させた凸部P2aが所定の間隔で形成される。
第2パターンP2の形状は、第1パターンP1の形状(形成対象になるパターンの凹凸形状)を反転させたものである。
第2パターンP2の隣り合う凸部P2aのあいだには凹部P2bが形成される。凹部P2bの底には、樹脂20の薄膜RLTが形成される。これは、テンプレート210と、主面10aと、の隙間に介在した樹脂20によって形成されたものである。
この処理において、基板10の主面10aの第2領域R2にはパターンは形成されない。
次に、図4のステップS205〜S206及び図7に表したように、第2部材30の形成を行う。
図7(a)は模式的斜視図、図7(b)は模式的断面図である。
すなわち、基板10の主面10a上の第2パターンP2の凹部P2b、及び第2領域2に、第2部材30を設ける。第2部材30は、例えばシリコンが含有された有機物である。
第2部材30は、第2パターンP2の周りに充填される。第2部材30は、例えば第2パターンP2の全体を覆うように充填される。その後、第2部材30は、第2パターンP2が露出するまで研削される。第2パターンP2が露出した面は、平坦化される。
次に、図4のステップS207及び図8に表したように、感光性部材40の形成を行う。
図8(a)は模式的斜視図、図8(b)は模式的断面図である。
すなわち、基板10の主面10a側に形成した第2部材30の上に、感光性部材40を形成する。感光性部材40は、例えばスピンコート法によって第2部材30の上に一様に塗布される。
次に、図4のステップS208及び図9に表したように、第3パターンP3の形成を行う。
図9(a)は模式的斜視図、図9(b)は模式的断面図である。
すなわち、先に塗布した感光性部材40について、主面10aと直交する方向にみて、第2領域R2と重なる部分に、光リソグラフィを施して、マスクパターンP30を形成する。マスクパターンP30は、欠けチップ部分に対応した領域に形成される。マスクパターン30は、光リソグラフィを用いて形成されるため、欠けチップ部分であっても精度良く形成される。
ここで、主面10aと直交する方向にみて、感光性部材40の第1領域R1と重なる部分には、パターンを形成しない。
次に、図4のステップS209及び図10に表したように、第2部材30のエッチングを行う。
図10(a)は模式的斜視図、図10(b)は模式的断面図である。
すなわち、先に形成したマスクパターンP30を介して、下層の第2部材30をエッチングする。第2部材30は、例えば異方性のRIE(Reactive Ion Etching)によってエッチングされる。このエッチングにより、第2部材30には、第3パターンP3が形成される。第3パターンP3のあいだには、被処理膜12が露出する。
第2領域R1の上の第2パターンP2は、感光性部材40によって保護されているため、エッチングされない。
次に、図4のステップS210及び図11〜図12に表したように、感光性部材40及び第2パターンP2を除去する。
図11(a)は模式的斜視図、図11(b)は模式的断面図である。
図11(a)及び(b)には、図10(a)及び(b)に表した感光性部材40が除去された後の状態が表されている。
感光性部材40は、例えばウェットエッチングによって除去される。
さらに、図12に表したように、第2パターンP2の除去を行う。
図12(a)は模式的斜視図、図12(b)は模式的断面図である。
図11に表した感光性部材40の除去から、図12に表した第2パターンP2の除去は、一括して行ってもよい。すなわち、感光性部材40の材料と、第2パターンP2の材料と、を同じにしておく。または、感光性部材40と第2パターンP2とを同じエッチャントで除去できる材料構成にしておく。これにより、同じエッチャントによって一括して除去することができる。
ここで、第2パターンP2を構成する第1部材のエッチャントに対するエッチングレートは、第2部材30の前記エッチャントに対するエッチングレートよりも高い。したがって、このエッチングでは、第2パターンP2のみが除去されることになる。
第2パターンP2を除去すると、第2パターンP2の凹部P2bに設けられていた第2部材30が凸パターンP4aとして残る。この凸パターンP4aによって、第4パターンP4が構成される。第4パターンP4は、第1領域R1の上に形成されることになる。また、第4パターンP4は、主面10aと、第2部材30と、のあいだに介在する第1部材である薄膜RLTを含む。第4パターンnP4の隣接する凸パターンP4aのあいだには、被処理膜12が露出する。
また、第2領域R2の上には、第3パターンP3が残る。
第3パターンP3の被覆率は、図10に表したマスクパターンP30の被覆率と等価である。一方、第4パターンP4の被覆率は、第1パターンP1(図6参照)の被覆率と等価である。第3パターンP3の被覆率としては、第4パターンP4の被覆率と等しくすることが望ましい。
次に、図4のステップS211に表したように、被処理膜12のエッチングを行う。
すなわち、第3パターンP3及び第4パターンP4をマスクにして、下層の被処理膜12をエッチングする。
被処理膜12は、例えばRIEによって除去される。被処理膜12をエッチングした後は、マスクとして利用した第3パターンP3及び第4パターンP4を除去する。
図13は、第3パターンP3及び第4パターンP4を除去した後の状態を表している。
図13(a)は模式的斜視図、図13(b)は模式的断面図である。
第3パターンP3及び第4パターンP4をマスクとして被処理膜12をエッチングすると、第3パターンP3及び第4パターンP4の形状が反映された第3凹凸部P3’及び第4凹凸部P4’が形成される。これにより、所望のパターンが形成される(図4のステップS212)。
第4凹凸部P4’は、いわゆるインプリント法による精度によって、第1領域R1の上に形成される。第3凹凸部P3’は、光リソグラフィ法による精度によって、第2領域R2の上に形成される。第3凹凸部P3’の被覆率は、第3パターンP3の被覆率が反映される。また、第4凹凸部P4’の被覆率は、第4パターンP4の被覆率が反映される。
このように、いわゆるインプリント法によって第1領域R1に第4凹凸部P4’を形成し、第2領域R2にも第3凹凸部P3’を形成することができる。これにより、その後のエッチング工程やCMP等の工程で均一性を高めることができる。
また、本実施形態では、光リソグラフィの際に用いる露光用マスクとして、図9に表したようにマスクパターンP30を形成する際に用いる露光用マスクだけで済む。これにより、いわゆるインプリント法に光リソグラフィを組み合わせても、光ショット数を必要最小限で済ませることができ、製造工程の簡素化及び製造時間の短縮化を達成することができる。
(第3の実施形態)
第3の実施形態は、電子デバイスの製造方法の一例である。
実施形態に係る電子デバイスの製造方法は、上記説明した第1及び第2の実施形態によるパターン形成方法を用いてパターンを形成する工程を含む。
すなわち、実施形態に係る電子デバイスの製造方法は、図4及び図5〜図13に表したパターン形成方法によって、第3パターンP3及び第4パターンP4を形成し、これらを目的のパターンとしたり、これらを用いて別の目的のパターン(例えば、第3凹凸部P3’及び第4凹凸部P4’)を形成する工程を含む。電子デバイスは、トランジスタやダイオード等の能動素子、抵抗やコンデンサ等の受動素子など、各種の機能を有する素子である。
第3の実施形態によれば、いわゆるインプリント法を用いて電子デバイスを短時間に精度良く製造できる製造方法が提供される。
(第4の実施形態)
第4の実施形態は、電子デバイスの一例である。
図13には、実施形態の一例である電子デバイス110が示されている。電子デバイス110は、トランジスタやダイオード等の能動素子、抵抗やコンデンサ等の受動素子など、各種の機能を有する素子である。電子デバイス110は、基板10の被処理膜12に形成された第3凹凸部P3’及び第4凹凸部P4’を有する。第3凹凸部P3’及び第4凹凸部P4’は、各種の機能を有する素子の一部として用いられる。
図12には、実施形態の他の一例である電子デバイス111が示されている。電子デバイス111は、基板10の主面10aに設けられた第3パターンP3及び第4パターンP4を有する。第3パターンP3及び第4パターンP4は、各種の機能を有する素子の一部として用いられる。
第4の実施形態によれば、いわゆるインプリント法を用いて短時間で製造でき、精度高い電子デバイス110及び110が提供される。
以上説明したように、実施形態に係るパターン形成方法によれば、いわゆるインプリント法によるパターンの形成を用いて信頼性の高い装置を提供することができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…基板、10a…主面、11…ウェーハ、12…被処理膜、20…樹脂、30…第2部材、110,111…電子デバイス、210…テンプレート、P1…第1パターン、P1a…凹部、P2…第2パターン、P2a…凸部、P2b…凹部、P3…第3パターン、P4…第4パターン、R1…第1領域、R2…第2領域、RLT…薄膜

Claims (10)

  1. 基板の主面上に第1部材を設け、前記第1部材に、第1パターンを有するテンプレートを接触させた状態で前記第1部材を硬化させて、前記主面上の第1領域に、前記第1パターンの形状が反転した凸部を有する第2パターンを形成する工程と、
    前記主面上の前記第2パターンの凸部に隣接する凹部、及び前記第1領域の周辺の第2領域に、第2部材を設ける工程と、
    前記主面上の前記第2領域に設けた前記第2部材に第3パターンを形成する工程と、
    前記第2パターンの前記凸部を除去することで、前記主面上に、前記第3パターンと、前記凹部に設けた前記第2部材により形成された第4パターンを残す工程と、
    を備えたことを特徴とするパターン形成方法。
  2. 前記第3パターン及び前記第4パターンをマスクとして前記基板をエッチングする工程をさらに備えたことを特徴とする請求項1記載のパターン形成方法。
  3. 前記第2パターンの凹凸形状は、前記第4パターンの凹凸形状と反転していることを特徴とする請求項1または2に記載のパターン形成方法。
  4. 前記第4パターンは、前記第1パターンが全て転写されることを特徴とする請求項1〜3のいずれか1つに記載のパターン形成方法。
  5. 前記第3パターンは、前記第1パターンの一部に相当する凹凸パターンであることを特徴とする請求項1〜4のいずれか1つに記載のパターン形成方法。
  6. 前記第2パターンは、エッチャントによるエッチングによって除去されることを特徴とする請求項1〜5のいずれか1つに記載のパターン形成方法。
  7. 前記第3パターンの被覆率は、前記第4パターンの被覆率と等しいことを特徴とする請求項1〜6のいずれか1つに記載のパターン形成方法。
  8. 前記第4パターンは、前記主面と前記第2部材とのあいだに介在する前記第1部材を含むことを特徴とする請求項1〜7のいずれか1つに記載のパターン形成方法。
  9. 請求項1〜8のいずれか1つに記載のパターン形成方法を用いてパターンを形成する工程を備えたことを特徴とする電子デバイスの製造方法。
  10. 請求項1〜8のいずれか1つに記載のパターン形成方法を用いて形成されたパターンを備えたことを特徴とする電子デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015222836A (ja) * 2013-09-19 2015-12-10 大日本印刷株式会社 インプリント方法およびインプリントモールドの製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8771529B1 (en) * 2010-09-30 2014-07-08 Seagate Technology Llc Method for imprint lithography
TWI665078B (zh) * 2013-07-22 2019-07-11 皇家飛利浦有限公司 製造圖案化印模以圖案化輪廓表面之方法、供在壓印微影製程中使用之圖案化印模、壓印微影方法、包括圖案化輪廓表面之物件及圖案化印模用於壓印微影之用法
JP6689177B2 (ja) * 2016-11-25 2020-04-28 キオクシア株式会社 パターン形成方法、半導体装置の製造方法、およびインプリント装置
JP6957281B2 (ja) * 2017-09-12 2021-11-02 キオクシア株式会社 テンプレートの作製方法、および半導体装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654119A (en) * 1985-11-18 1987-03-31 International Business Machines Corporation Method for making submicron mask openings using sidewall and lift-off techniques
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6335257B1 (en) * 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
DE10142590A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
JP2004164692A (ja) * 2002-11-08 2004-06-10 Toshiba Corp 磁気記録媒体及びその製造方法
US7438823B2 (en) * 2003-12-11 2008-10-21 Industrial Technology Research Institute Imprint method for manufacturing micro capacitive ultrasonic transducer
US7202148B2 (en) * 2004-05-10 2007-04-10 Taiwan Semiconductor Manufacturing Company Method utilizing compensation features in semiconductor processing
KR100787352B1 (ko) * 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
GB2425401A (en) * 2005-04-21 2006-10-25 Stuart Philip Speakman Manufacture of microstructures using peelable mask
US7771917B2 (en) * 2005-06-17 2010-08-10 Micron Technology, Inc. Methods of making templates for use in imprint lithography
US7291560B2 (en) * 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
KR101200938B1 (ko) * 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7611980B2 (en) * 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100974603B1 (ko) * 2007-12-21 2010-08-06 연세대학교 산학협력단 자성 패턴 형성 방법 및 자성 패턴 형성을 통한 패턴드 미디어 제조방법
JP4542167B2 (ja) * 2008-03-31 2010-09-08 株式会社日立ハイテクノロジーズ 微細構造転写装置
KR101709172B1 (ko) * 2010-11-25 2017-02-22 삼성전자 주식회사 반도체 소자의 제조방법
KR20120079734A (ko) * 2011-01-05 2012-07-13 삼성전자주식회사 나노임프린트용 스탬프 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015222836A (ja) * 2013-09-19 2015-12-10 大日本印刷株式会社 インプリント方法およびインプリントモールドの製造方法
KR20170041661A (ko) * 2013-09-19 2017-04-17 다이니폰 인사츠 가부시키가이샤 임프린트 방법 및 임프린트 몰드의 제조 방법
KR102234133B1 (ko) 2013-09-19 2021-04-01 다이니폰 인사츠 가부시키가이샤 임프린트 방법 및 임프린트 몰드의 제조 방법

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