TW201742114A - 使用具有多種材料之一層的基板圖案化方法 - Google Patents
使用具有多種材料之一層的基板圖案化方法 Download PDFInfo
- Publication number
- TW201742114A TW201742114A TW106112326A TW106112326A TW201742114A TW 201742114 A TW201742114 A TW 201742114A TW 106112326 A TW106112326 A TW 106112326A TW 106112326 A TW106112326 A TW 106112326A TW 201742114 A TW201742114 A TW 201742114A
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- mandrels
- substrate
- patterning
- sidewall spacers
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
本文中所揭露之技術提供一種圖案化方法,其用以產生高解析度特徵部、且亦用以在次解析度特徵部的節距上進行切割。該等技術包含形成雙層或多層心軸、以及隨後形成沿該等心軸之側壁的一或更多材料線。不同的材料可具有不同的耐蝕刻性, 從而能夠選擇性地蝕刻該等材料的一或更多者,以產生特徵部,且在特定之處產生切口及區塊。利用位於如此之多線層上方或下方之蝕刻遮罩進行的蝕刻進一步界定被轉移至下方層中的圖案。例如當蝕刻已被填入開放空間之旋塗反轉覆蓋物材料時,具有二或更多材料層之心軸使得該等材料的其中一者能夠犧牲,但留下一過度覆蓋部。
Description
本揭露內容相關於基板處理,且更尤其相關於包含圖案化半導體晶圓在內的圖案化基板的技術。相關申請案之交互參考
本申請案主張2016年4月14日申請、名為「Method for Patterning a Substrate Using a Layer with Multiple Materials」的美國臨時專利申請案第62/322,603號的權利,其係整體併入於此,以供參考。
微影製程中縮減線寬的方法歷來已涉及使用較大數值孔徑(NA, numerical aperture)的光學元件、較短的曝露波長、或非空氣介面媒體(例如,水浸)。當習知微影製程的解析度已接近理論上的極限時,製造商已開始轉向雙重圖案化(DP, double-patterning)方法來克服光學上的限制。
在材料處理方法(如光微影)中,產生圖案化層包含將一薄層的輻射敏感性材料(例如,光阻)塗佈至基板的上表面。將該輻射敏感性材料轉變成起伏圖案,其可用作將圖案轉移至基板上之下方層中的蝕刻遮罩。輻射敏感性材料的圖案化通常涉及使用例如光微影系統而透過倍縮遮罩(及相關光學元件)將光化輻射曝射至輻射敏感性材料上。然後,該曝射之後可為利用顯影劑移除輻射敏感性材料的經照射區域(在正光阻的情形中)、或未經照射區域(在負光阻的情形中)。此遮罩層可包含複數的子層。將輻射或光之圖案曝射至基板上的習知微影技術具有諸多挑戰,其限制所曝光之特徵部的尺寸、並限制所曝光之複數特徵部之間的節距或間距。緩解曝光限制的一習知技術係使用雙重圖案化方法之技術,從而相較於目前利用習知微影技術之可能情形,容許更小節距下之更小特徵部的圖案化。
半導體技術正持續向更小的特徵部尺寸進步,包含14奈米、7 nm、5 nm、及更小的特徵部尺寸。如此之特徵部尺寸的持續減小(各種元件係由該等特徵部製成)對用來形成該等特徵部之技術的要求越來越高。「節距」的概念可用以描述該等特徵部的尺寸。節距為兩相鄰的重複特徵部中之兩相同的點之間的距離。半節距則為一陣列中之相同特徵部之間距離的一半。
節距縮減技術(通常有些錯誤,但習慣上仍稱為「節距倍增」(pitch multiplication),例如「節距雙重化」等)可將光微影的能力擴展超越特徵部尺寸限制(光學解析度限制)。亦即,習知的節距倍增某一因數(更準確而言,節距縮減、或節距密度的倍增)涉及將目標節距縮減某一特定因數。與193nm浸入式微影一起使用的雙重圖案化技術習知上視為使22nm或更小節點圖案化的最有前景的技術之一。值得注意的是,自對準間隔件雙重圖案化(SADP, self-aligned double patterning)已建立成為節距密度雙重化製程,且已用於NAND快閃記憶體裝置的大量製造中。此外,重複SADP步驟兩次作為節距四重化,可獲得極精細的解析度。
雖然存在若干的圖案化技術來增加圖案密度或節距密度,但習知的圖案化技術卻遭遇解析度不佳或蝕刻特徵部表面粗糙的問題。因此,習知技術無法提供極小尺寸(20nm及更小)所期望之均勻度及保真度的程度。可靠的微影技術可產生具有約80nm之節距的特徵部。然而,習知及新興的設計規格期望製作具有小於約20nm或10nm之臨界尺寸的特徵部。此外,利用節距密度雙重化及四重化技術可產生次解析度線,但在該等線之間製作切口或連接部則具有挑戰性,尤其是因為如此之切口所需的節距及尺寸遠小於習知光微影系統的能力所及。
本文中所揭露之技術提供節距縮減(增加節距/特徵部密度)的方法了,其用以產生高解析度特徵部,且亦用以在次解析度特徵部的節距上進行切割。本文中之技術包含形成雙層或多層心軸、以及隨後形成沿該等心軸之側壁的一或更多材料線。不同的材料可具有不同的蝕刻特性, 從而能夠選擇性地蝕刻該等材料的一或更多者,以產生特徵部,且在特定之處產生切口及區塊。複數的材料可呈交替、次解析度之複數線的圖案,且每一線相對於其他線可優先受到蝕刻。利用位於如此之多線層上方或下方的蝕刻遮罩進行的蝕刻進一步界定被轉移至下方層中的圖案。例如當蝕刻已被填入開放空間之旋塗反轉覆蓋物材料時,具有二或更多材料層之心軸使得該等材料的其中一者能夠犧牲,但留下一過度覆蓋部。結合蝕刻遮罩的一或更多蝕刻線提供界定次解析度特徵部的組合蝕刻遮罩。因此,本文中之方法提供一序列材料,其提供例如用於阻隔或切割的選擇性自對準。結合下方轉移層或記憶層的情況下,可選擇性地獲取用以產生次解析度特徵部的許多不同耐蝕刻性。
一實施例包含圖案化基板的方法。如此之圖案化方法包含在基板的目標層上形成心軸。該等心軸係由至少兩材料層組成。該等心軸包含由第一材料組成的底部層、及由第二材料組成的頂部層。目標層係由第五材料組成。側壁間隔件係形成在心軸的側壁上。該等側壁間隔件係由第三材料組成。填充材料係沉積於基板上,該填充材料至少部分地填充界定於該等側壁間隔件之間的開放空間。填充材料係由第四材料組成。就一或更多特定的蝕刻化學成分而言,第一材料、第三材料、及第四材料具有相較於彼此不同的耐蝕刻性。就至少一特定的蝕刻化學成分而言,第二材料及第四材料具有相同的耐蝕刻性。執行蝕刻製程,該蝕刻製程蝕刻填充材料之露出部分,並蝕刻該等心軸之頂部層的露出部分。
當然,如本文中所描述之不同步驟的討論順序已為明確起見而呈現。通常,該等步驟可以任何適當的順序執行。此外,儘管本文中不同特徵、技術、配置等的每一者可能在本揭露內容的不同位置處討論,但其意圖在於概念的每一者可彼此獨立或彼此相結合而實施。據此,本發明可以許多不同的方式加以實施及審視。
應注意,本發明內容章節並不具體說明本揭露內容或所請發明的每一實施例及/或漸增新穎實施態樣。反而,本發明內容章節僅提供不同實施例的初步討論、以及相對於習知技術之新穎性的對應點。就本發明及實施例的額外細節及/或可能觀點而言,讀者被導引至如以下進一步討論之本揭露內容的實施方式章節及對應圖式。
本文中所揭露之技術提供節距縮減(增加節距/特徵部密度)的方法,用以產生高解析度特徵部,且亦用以在次解析度特徵部的節距上進行切割。本文中之技術包含形成雙層或多層心軸、以及隨後形成沿該等心軸之側壁的一或更多材料線。不同的材料可具有不同的蝕刻特性或耐蝕刻性,從而能夠選擇性地蝕刻該等材料的一或更多者,以產生特徵部,且在特定之處產生切口及區塊。複數的材料可呈交替、次解析度之複數線的圖案,且每一線相對於其他線可優先受到蝕刻。利用位於如此之多線層上方或下方的蝕刻遮罩進行的蝕刻進一步界定被轉移至下方層中的圖案。例如當蝕刻已被填入開放空間之旋塗反轉過度塗佈材料時,具有二或更多材料層之心軸使得該等材料的其中一者能夠犧牲,但留下一過度覆蓋部。結合蝕刻遮罩的一或更多蝕刻線提供界定次解析度特徵部的組合蝕刻遮罩。因此,本文中之方法提供一序列材料,其達成例如用於阻隔或切割的選擇性自對準。結合下方轉移層或記憶層的情況下,可獲取用以產生次解析度特徵部的許多不同蝕刻選擇性。
一實施例包含圖案化基板的方法。心軸係形成或設置於基板的目標層上。心軸係由至少兩材料層組成,且心軸包含具有第一材料的底部層、及具有第二材料的頂部層。目標層係由第五材料組成。圖3說明形成於基板上的如此之多層心軸。心軸110包含底部層115及頂部層112。心軸110係定位於基板105上,該基板105可包含目標層107及下方層109。注意到,可包含其他的介面膜、塗層、及覆層,以輔助微製造。
有若干不同的方式來形成如此之多層心軸。現在參考圖1,底部層115可利用習知的沉積技術(如旋塗沉積、物理氣相沉積、化學氣相沉積等)而沉積於基板105上。在沉積底部層115之後,頂部層112可同樣地形成為相對平坦且完整的、形成於底部層115之頂部上的覆層。在已沉積該兩覆層的情況下,起伏圖案103可形成於基板上。起伏圖案103可為已透過光照進行曝露、並且已進行顯影的光阻。注意到,例如抗反射塗層的其他塗層或覆層(未顯示)可用以輔助起伏圖案103的顯影。在形成起伏圖案103之後,該起伏圖案可用作蝕刻遮罩,以形成心軸110。可執行非等向性蝕刻,以移除未被起伏圖案103遮蓋的材料。利用方向性蝕刻可導致形成心軸110之(幾乎)垂直的側壁。注意到,因為頂部層112及底部層115係不同的材料,故可使用不同的蝕刻化學成分來形成心軸110。圖2顯示方向性蝕刻步驟之後的結果。在形成心軸110之後,可移除起伏圖案103。
現在參考圖5,側壁間隔件121係形成於心軸的側壁上。側壁間隔件121係由第三材料組成。側壁間隔件通常係形成為與心軸110之側壁相接觸的材料線。如圖4中所顯示,側壁間隔件可藉由在基板105上沉積保形膜120而形成。保形膜120包覆於心軸110周圍,且在水平表面及垂直表面上皆提供具有相對相等厚度的膜層。可執行間隔件蝕刻製程,其方向性地蝕刻保形膜120,從而將保形膜120從覆蓋的水平表面移除,例外的是,側壁(垂直表面)沉積物下方的水平表面受到保護。因此,開放空間122係界定於側壁間隔件121的露出的垂直表面之間。結果則為依循心軸110形狀的側壁間隔件121。注意到,心軸110可為直線、曲線、具彎折之路線等的材料線。心軸110亦可為平頂狀、圓柱狀等。如微製造產業中所知,心軸大致上係垂直突出的結構,在其周圍可形成其他結構,且該等心軸典型地具有長方形橫剖面,但取決於所使用的材料、及形成製程,側壁可具有諸多種坡度。
現在參考圖6,填充材料130係沉積於基板105上,其至少部分地填充界定於側壁間隔件121之間的開放空間122。填充材料130係由第四材料組成。如此之填充材料可藉由氣相沉積技術或旋塗沉積技術而沉積。利用旋塗沉積可能便於沉積如此之填充材料,但如此之沉積通常產生覆蓋物沉積,而在基板105上留下材料的過度覆蓋部。注意到在圖6中,填充材料130可遮蓋側壁間隔件121及心軸110。因為第一材料(底部層115)、第三材料(側壁間隔件121)、及第四材料(填充材料130)的每一者具有不同耐蝕刻性,故該等材料在化學上全部互不相同。然而,就給定的蝕刻化學成分而言,第二材料及第四材料具有相同的耐蝕刻性。例如,第二材料及第四材料可為相同的,或者具有類似的蝕刻特性。就非限制性範例而言,第二材料可為非晶碳,而第四材料係旋塗碳。
在填充材料130的覆蓋物下方,基板現在實質上提供具有不同耐蝕刻性的複數材料線。圖7為基板105的水平橫剖面,其顯示當底部層115之頂部表面上方的全部材料已被移除時的基板105。圖7顯示為說明有交替的複數材料線。注意到,在本特定範例中,有A-B-C-B-A-B-C-B的重複圖案。側壁間隔件121具有平均的分佈,且然後側壁間隔件121之間的區域被心軸110及填充材料130交替地佔據。圖8顯示基板105的俯視圖,且填充材料130已遮蓋基板。
圖9為基板105的俯視圖,且蝕刻遮罩141已形成於基板105上。注意到,蝕刻遮罩141界定開口146,蝕刻劑可透過該開口146抵達基板105。現在參考圖10及11,執行蝕刻製程,其蝕刻填充材料的露出部分,並蝕刻心軸之頂部層的露出部分。在此特定範例中,露出部分係由蝕刻遮罩141界定。選定的給定蝕刻化學成分蝕刻填充材料130。最初,過度覆蓋部被移除,從而露出側壁間隔件121及頂部層112。在側壁間隔件具有不同耐蝕刻性的情況下,側壁間隔件抵抗不被蝕刻。然而,頂部層112具有與填充材料130相同的耐蝕刻性,且因此與填充材料130一起被蝕掉。在一些實施例中,填充材料的至少一部分與頂部層係同時受到蝕刻。相同的蝕刻化學成分可用來蝕刻第四材料及第二材料。結果是心軸110的底部層115現在連同目標層107一起露出,此二者透過開口146皆可見。圖11為此蝕刻步驟之後的側面圖,其說明被蝕刻遮罩141遮蓋之基板的材料維持在基板105上。
因此,在一些實施例中,起伏圖案係在沉積填充材料之後、且執行蝕刻製程之前形成於基板上。起伏圖案界定露出基板之部分的開口。蝕刻製程然後使用該起伏圖案作為蝕刻遮罩。
在一些實施例中,可執行平坦化製程,以有利於圖案轉移及蝕刻遮罩形成。在執行蝕刻製程之後,可執行化學機械拋光(CMP, chemical-mechanical polishing)步驟,其利用心軸110的底部層115作為平坦化停止材料層。因此,化學機械拋光步驟移除心軸之底部層之頂部表面上方的第三材料。換言之,側壁間隔件的頂部可與頂部層112、及過度覆蓋部、及側壁間隔件之間之填充材料的上部一起被切掉。圖12中顯示結果。注意到,如此之平坦化步驟可緩解側壁間隔件的圓角化、並移除過度覆蓋部的低密度-高密度偏差(iso-dense bias)、提供用於進一步蝕刻及圖案化的良好界定的線。圖13為頂部層,其顯示平坦化後的三材料線、以及從第一蝕刻製程起露出之目標層107的部分。注意到,CMP技術在半導體製造產業中為已知。底部層115(第一材料)可選擇成耐化學機械拋光的材料,例如矽氮化物。
在任何蝕刻轉移步驟之前,可選地執行平坦化步驟。在執行蝕刻製程之前,可執行化學機械拋光步驟,其利用心軸的底部層作為平坦化停止材料層。利用此選擇方案,形成與露出、或蝕刻劑可抵達之每一材料線共面的多線層。因此,在形成蝕刻遮罩後,可選擇性地蝕刻露出材料的任何者。
可執行第二蝕刻製程,其使用第二蝕刻遮罩蝕刻心軸之底部層的露出部分。圖14顯示具有界定開口147之蝕刻遮罩142的基板105的俯視圖。在此範例中,第二蝕刻製程蝕刻第一材料(底部層115)。第二蝕刻步驟的結果係描繪於圖15中,其中目標層107的部分現在可見。圖16為已移除蝕刻遮罩142之後的俯視圖。如可察知,可繼續進行任何數目的圖案化技術。例如,目標層107的露出部分可為接觸開口,用以轉移至目標層107中。這可在一或更多製程中執行。目標層107可被用作記憶層。在另一例示性圖案化流程中,如圖17中所示,側壁間隔件121(第三材料或材料B)的全部者可全部被移除。注意到,在圖17中,全部的材料B、及材料A及材料C的部分已被移除。材料A及材料C的剩餘部分然後可用作組合蝕刻遮罩,以蝕刻進入目標層107,以及然後例如藉由蝕刻可後續地移除剩餘的材料A及材料C。圖18中顯示例示性結果。
在其他實施例中,圖案化硬遮罩層144可在形成心軸110之前形成於基板105上。如圖19中所說明,圖案化硬遮罩層144可形成於目標層107的頂部上。在其他實施例中,圖案化硬遮罩層144可形成在目標層107之下,或另一記憶層之下。在形成具有多層心軸的多線層之前形成圖案化硬遮罩層144的一優勢係如此之硬遮罩可形成於相對平坦的覆層上。在多線層的頂部上形成硬遮罩可涉及首先沉積平坦化填充物、或以其他方式緩解低密度-高密度偏差。
執行第一蝕刻製程則可包含轉移組合圖案至目標層107中。如此之組合圖案係由側壁間隔件121、心軸110、及圖案化硬遮罩層144所界定,且圖案化硬遮罩層144界定橫跨二或更多側壁間隔件的開口。據此,圖案轉移可為自對準的、且可形成次解析度特徵部,且具有不同耐蝕刻性的不同材料進一步窄化圖案化硬遮罩層144,或者更精確地說,進一步窄化被轉移至目標層、記憶層、或下方層中的特徵部。注意到,藉由先形成圖案化硬遮罩層144,填充材料便為可選的。因此,側壁間隔件之間的開放空間可維持為開放狀態,因為下方已形成硬遮罩。圖20顯示使用多線層及下方之圖案化硬遮罩層144作為組合蝕刻遮罩來蝕刻進入目標層107的例示性結果。圖21顯示在已執行第一蝕刻步驟之後,使基板105平坦化的結果。如圖22中所示,其他實施例可包含沉積填充材料、及使基板平坦化。在圖22中,蝕刻遮罩已定位於多線層下方,且多線層現在係平坦的,使得可在其頂部上形成額外的蝕刻遮罩或圖案化層。
在其他實施例中,可執行第二蝕刻步驟,其蝕刻心軸之底部層的露出部分。這可包含將第二組合圖案轉移至目標層中。第二組合圖案係由側壁間隔件、填充材料、及圖案化硬遮罩層界定。圖案化硬遮罩層界定橫跨二或更多側壁間隔件的開口。圖案化硬遮罩層144可選地包含平坦化填充材料。
在另一實施例中,形成側壁間隔件包含在心軸的曝露側壁上形成第一側壁間隔件、及然後在第一側壁間隔件的露出或曝露側壁上形成具有第五材料的第二側壁間隔件。第二側壁間隔件具有相對於第一側壁間隔件不同的耐蝕刻性。第一材料、第三材料、第四材料、及第五材料藉由具有相對於彼此不同的耐蝕刻性而在化學上全部互不相同。
在其他實施例中,心軸可具有三或更多覆層。心軸可包含具有第六材料的中間層。中間層係定位於底部層之上及頂部層之下。第六材料可具有相對於第一材料及第二材料不同的耐蝕刻性。在心軸中具有三材料的情形中,最下方的材料可選擇成為與形成於心軸之側壁上之側壁間隔件的材料相同的材料。利用如此之技術,當選擇蝕刻側壁間隔件時,心軸上的任何突起底腳可被蝕掉。
替代性實施例包含藉由在基板的目標層之上形成多線層而圖案化基板的方法。多線層包含具有交替線之圖案的區域,該交替線之圖案係由具有不同耐蝕刻性的二或更多線組成。該交替線之圖案的每一線具有水平厚度、垂直高度,且延伸於目標層的範圍。該交替線之圖案的每一線在多線層的頂部表面上係露出的,且垂直地延伸至該多線層的底部表面。具有不同耐蝕刻性之二或更多線的其中至少一線包含一多層線,其具有耐蝕刻性不同的至少兩材料、且包含具有第一材料的底部層及具有第二材料的頂部層。多線層包含具有第三材料的一線,其係定位成在多層線的每一側上與該多層線相接觸。
另一實施例包含在基板上形成圖案化硬遮罩層。圖案化硬遮罩層包含遮蔽下方層之一部分的硬遮罩材料。圖案化硬遮罩層包含填充該圖案化硬遮罩層之其餘部分的填充材料。填充材料具有相對於硬遮罩材料不同的耐蝕刻性。心軸係形成於圖案化硬遮罩層上。心軸係由至少兩材料層組成。心軸包含具有第一材料的底部層、及具有第二材料的頂部層。側壁間隔件係形成於心軸的側壁上。側壁間隔件係由第三材料組成。側壁間隔件在側壁間隔件的曝露側壁之間界定開放空間。範例為圖19的開放空間122。執行蝕刻製程,其將組合圖案轉移至下方層中。組合圖案係由硬遮罩材料、側壁間隔件、及心軸的底部層所界定,該蝕刻製程移除心軸的頂部層。圖案化硬遮罩層的填充材料可具有與心軸之頂部層相同的耐蝕刻性。下方層可具有與心軸之頂部層相同的耐蝕刻性。
如可察知,利用本文中的技術可執行許多圖案化改變及製造製程。具有兩不同材料之多層心軸、及第三材料之側壁間隔件可達成多種不同的蝕刻選擇性,並且使得多層心軸的頂部能夠成為犧牲層、或能夠使多線層中的一線具有多種耐蝕刻性,這可概念性地描述成具有多種不同的顏色。
注意到,有許多不同的材料選擇可用於本文中。多層心軸的一優勢係就旋塗填充材料(反轉覆蓋物)而言不需金屬氧化物。就心軸的底部層而言,例示性材料可包含鈦氧化物、鉿氧化物、低溫氮化物、氮化物、氧化物、多晶矽等。就心軸的頂部層而言,材料選擇可包含非晶碳、類鑽石碳、旋塗碳、旋塗玻璃、非晶矽、多晶矽、氮化物、光阻等。間隔件材料可包含但不限於氧化物、氮化物、鈦氧化物、鋁氧化物等。填充材料可包含金屬氧化物、鈦氧化物、錫氧化物、鋯氧化物、鉿氧化物、鈦奈米粒子反轉劑、旋塗碳、旋塗玻璃、或其他保形的機械穩定型材料。如可察知,在選擇具有不同耐蝕刻性之複數線的考量下,可針對每一線選擇不同材料。據此,利用本文中之提供自對準區塊的技術,產生於給定微影系統之解析度的給定蝕刻遮罩可實質上大於待轉移的期望圖案,但結合具有不同耐蝕刻性的複數材料線,可產生次解析度特徵部。
在前述說明中,已提出特定的細節,例如處理系統的特定幾何結構、及其中所使用之諸多元件及製程的說明。然而,應理解,本文中之技術可在背離該等特定細節的其他實施例中實施,且如此之細節係用於解釋、且非限制的目的。本文中所揭露之實施例已參考隨附圖式加以描述。類似地,針對解釋的目的,已提出特定的數目、材料、及配置,以提供透徹的理解。然而,實施例可在沒有如此之特定細節的情況下實施。具有實質上相同功能性構造的元件係藉由類似的參考字符表示,且因此可省略任何重複的描述內容。
諸多技術已描述為複數的分離操作,以輔助理解諸多實施例。描述內容的順序不應被解讀為暗示該等操作必然順序相依。實際上,該等操作不需按所呈現之順序執行。所描述之操作可按照與所述實施例不同的順序執行。在額外的實施例中,可執行諸多額外的操作、且/或可省略所描述的操作。
依據本發明,本文中所使用之「基板」或「目標基板」一般是指受處理的物體。基板可包含元件(特別地,半導體或其他電子元件)的任何材料部位或結構,且舉例而言,可為基礎基板結構,如半導體晶圓、倍縮遮罩、或基礎基板結構上或覆蓋基礎基板結構的覆層(如薄膜)。因此,基板不受限於任何特定的基礎結構、下方層或上方層、圖案化或非圖案化,反而基板係被認為包含任何如此之覆層或基礎結構、以及覆層及/或基礎結構的任何組合。描述內容可參考特定類型的基板,但其僅為說明性目的。
熟習該領域技術者亦將理解,針對以上所解釋之技術的操作可作出許多變化,而仍達成本發明之同樣的目標。如此的變化意在涵蓋於本揭露內容的範疇內。如此,本發明之實施例的前述內容不意圖為限制性。反而,對本發明之實施例的任何限制係呈現於以下申請專利範圍中。
103‧‧‧起伏圖案 105‧‧‧基板 107‧‧‧目標層 109‧‧‧下方層 110‧‧‧心軸 112‧‧‧頂部層 115‧‧‧底部層 120‧‧‧保形膜 121‧‧‧側壁間隔件 122‧‧‧開放空間 130‧‧‧填充材料 141‧‧‧蝕刻遮罩 142‧‧‧蝕刻遮罩 144‧‧‧圖案化硬遮罩層 146‧‧‧開口 147‧‧‧開口
結合隨附圖式考量的情況下,參照以下詳細說明,本發明之諸多實施例的更完整的理解及其許多伴隨的優勢將變得顯而易見。圖式未必依比例繪製,而是強調說明特徵、原理、及概念。
圖1~7為例示性基板部分的橫剖面示意側面圖,其顯示根據本文中所揭露之實施例的處理流程。
圖8~10為例示性基板部分的俯視圖,其顯示根據本文中所揭露之實施例的處理流程。
圖11及12為例示性基板部分的橫剖面示意側視圖,其顯示根據本文中所揭露之實施例的處理流程。
圖13~18為例示性基板部分的俯視圖,其顯示根據本文中所揭露之實施例的處理流程。
圖19~22為例示性基板部分的橫剖面示意側視圖,其顯示根據本文中所揭露之實施例的處理流程。
107‧‧‧目標層
109‧‧‧下方層
112‧‧‧頂部層
115‧‧‧底部層
121‧‧‧側壁間隔件
130‧‧‧填充材料
Claims (20)
- 一種圖案化基板的方法,該方法包含: 在一基板的一目標層上形成複數心軸,該等心軸係由至少兩材料層組成,該等心軸包含由第一材料組成的一底部層、及由第二材料組成的一頂部層,該目標層係由第五材料組成; 在該等心軸的側壁上形成複數側壁間隔件,該等側壁間隔件係由第三材料組成; 在該基板上沉積一填充材料,其至少部分地填充界定於該等側壁間隔件之間的開放空間,該填充材料係由第四材料組成,其中就一或更多特定的蝕刻化學成分而言,該第一材料、該第三材料、及該第四材料具有相較於彼此不同的耐蝕刻性,且其中就至少一特定的蝕刻化學成分而言,該第二材料及該第四材料具有相同的耐蝕刻性;以及 執行一蝕刻製程,該蝕刻製程蝕刻該填充材料的露出部分,並蝕刻該等心軸之頂部層的露出部分。
- 如申請專利範圍第1項之圖案化基板的方法,更包含於沉積該填充材料之後、且於執行該蝕刻製程之前,在該基板上形成一起伏圖案,該起伏圖案界定露出該基板之部分的開口,其中該蝕刻製程使用該起伏圖案作為一蝕刻遮罩。
- 如申請專利範圍第2項之圖案化基板的方法,更包含在執行該蝕刻製程之後,執行一化學機械拋光步驟,該化學機械拋光步驟使用該等心軸的底部層作為一平坦化停止材料層,該化學機械拋光步驟移除該等心軸之該底部層的一頂部表面之上的該第三材料。
- 如申請專利範圍第2項之圖案化基板的方法,更包含在執行該蝕刻製程之前、且在形成該起伏圖案之前,執行一化學機械拋光步驟,該化學機械拋光步驟使用該等心軸的底部層作為一平坦化停止材料層,該化學機械拋光步驟移除該等心軸之底部層之頂部表面之上的該第三材料。
- 如申請專利範圍第2項之圖案化基板的方法,更包含執行一第二蝕刻製程,該第二蝕刻製程利用一第二蝕刻遮罩蝕刻該等心軸之底部層的露出部分。
- 如申請專利範圍第1項之圖案化基板的方法,更包含在形成該等心軸之前、形成該等側壁間隔件之前、及沉積該填充材料之前,在該基板上形成一圖案化硬遮罩層,該圖案化硬遮罩層界定一蝕刻遮罩,該圖案化硬遮罩層係定位於該目標層之上。
- 如申請專利範圍第6項之圖案化基板的方法,其中執行該蝕刻製程包含將一組合圖案轉移至該目標層中,該組合圖案係由該等側壁間隔件、該等心軸、及該圖案化硬遮罩層所界定,該圖案化硬遮罩層界定橫跨二或更多側壁間隔件的開口。
- 如申請專利範圍第6項之圖案化基板的方法,更包含執行一第二蝕刻製程,該第二蝕刻製程蝕刻該等心軸之底部層的露出部分,其中執行該第二蝕刻製程包含將一第二組合圖案轉移至該目標層中,該第二組合圖案係由該等側壁間隔件、該填充材料、及該圖案化硬遮罩層所界定,該圖案化硬遮罩層界定橫跨二或更多側壁間隔件的開口。
- 如申請專利範圍第1項之圖案化基板的方法,其中在該基板上沉積一填充材料包含經由旋塗沉積進行的沉積。
- 如申請專利範圍第9項之圖案化基板的方法,其中該旋塗沉積產生第四材料的一過度覆蓋部,其遮蓋該等側壁間隔件及該等心軸的至少一部分。
- 如申請專利範圍第1項之圖案化基板的方法,其中該等心軸係藉由在該基板上沉積該底部層、在該底部層上沉積該頂部層、及利用同一蝕刻遮罩圖案非等向性地蝕刻穿過該頂部層及該底部層而形成。
- 如申請專利範圍第1項之圖案化基板的方法,其中該填充材料的至少一部分、及該頂部層係同時受到蝕刻,且其中使用同一蝕刻化學成分來蝕刻該第四材料及該第二材料。
- 如申請專利範圍第1項之圖案化基板的方法,其中該第一材料、該第三材料、及該第四材料係藉由具有相對於彼此不同的耐蝕刻性而在化學上全部互不相同。
- 如申請專利範圍第13項之圖案化基板的方法,其中該第一材料、該第三材料、該第四材料、及該第五材料係藉由具有相對於彼此不同的耐蝕刻性而在化學上全部互不相同。
- 如申請專利範圍第1項之圖案化基板的方法,其中形成該等側壁間隔件包含在該等心軸的曝露側壁上形成複數第一側壁間隔件、以及然後在該等第一側壁間隔件的曝露側壁上形成複數第二側壁間隔件,該等第二側壁間隔件具有相對於該等第一側壁間隔件不同的耐蝕刻性。
- 如申請專利範圍第1項之圖案化基板的方法,其中該等心軸包含具有第六材料的一中間層,該中間層係定位於該底部層之上、且於該頂部層之下,該第六材料具有相對於該第一材料及該第二材料不同的耐蝕刻性。
- 一種圖案化基板的方法,該方法包含: 在一基板的一目標層上方形成一多線層,該多線層包含一區域,該區域具有由具不同耐蝕刻性之二或更多線所組成的一交替線圖案,其中該交替線圖案的每一線具有一水平厚度、一垂直高度,且延伸於該目標層的範圍,其中該交替線圖案的每一線在該多線層的一頂部表面上係露出的,且垂直地延伸至該多線層的一底部表面,其中具不同耐蝕刻性之該二或更多線的至少一線包含一多層線,該多層線具有耐蝕刻性不同的至少兩材料、且包含具有第一材料的一底部層、及具有第二材料的一頂部層,該多線層包含定位成在該多層線的每一側上接觸該多層線的一第三材料線。
- 一種圖案化基板的方法,該方法包含: 在一基板上形成一圖案化硬遮罩層,該圖案化硬遮罩層包含遮蔽一下方層之一部分的硬遮罩材料,該圖案化硬遮罩層包含填充該圖案化硬遮罩層之一其餘部分的一填充材料,該填充材料具有相對於該硬遮罩材料不同的耐蝕刻性; 在該圖案化硬遮罩層上形成複數心軸,該等心軸係由至少兩材料層組成,該等心軸包含具有第一材料的一底部層、及具有第二材料的一頂部層; 在該等心軸的側壁上形成複數側壁間隔件,該等側壁間隔件係由第三材料組成,該等側壁間隔件在該等側壁間隔件的曝露側壁之間界定開放空間;以及 執行一蝕刻製程,該蝕刻製程將一組合圖案轉移至該下方層中,該組合圖案係由該硬遮罩材料、該等側壁間隔件、及該等心軸的底部層所界定,該蝕刻製程移除該等心軸的頂部層。
- 如申請專利範圍第18項之圖案化基板的方法,其中該圖案化硬遮罩層的填充材料具有與該等心軸之頂部層相同的耐蝕刻性。
- 如申請專利範圍第18項之圖案化基板的方法,其中該下方層具有與該等心軸之頂部層相同的耐蝕刻性。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662322603P | 2016-04-14 | 2016-04-14 | |
US62/322,603 | 2016-04-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201742114A true TW201742114A (zh) | 2017-12-01 |
TWI661466B TWI661466B (zh) | 2019-06-01 |
Family
ID=60039021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106112326A TWI661466B (zh) | 2016-04-14 | 2017-04-13 | 使用具有多種材料之一層的基板圖案化方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US10460938B2 (zh) |
JP (1) | JP7009681B2 (zh) |
KR (1) | KR102346568B1 (zh) |
CN (1) | CN109075123B (zh) |
TW (1) | TWI661466B (zh) |
WO (1) | WO2017181057A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI684244B (zh) * | 2018-01-04 | 2020-02-01 | 美商格芯(美國)集成電路科技有限公司 | 圖案化可變寬度金屬化線之方法 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9824893B1 (en) | 2016-06-28 | 2017-11-21 | Lam Research Corporation | Tin oxide thin film spacers in semiconductor device manufacturing |
US20180138078A1 (en) * | 2016-11-16 | 2018-05-17 | Tokyo Electron Limited | Method for Regulating Hardmask Over-Etch for Multi-Patterning Processes |
KR20180093798A (ko) | 2017-02-13 | 2018-08-22 | 램 리써치 코포레이션 | 에어 갭들을 생성하는 방법 |
US10546748B2 (en) | 2017-02-17 | 2020-01-28 | Lam Research Corporation | Tin oxide films in semiconductor device manufacturing |
US10727045B2 (en) * | 2017-09-29 | 2020-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for manufacturing a semiconductor device |
CN111771264A (zh) * | 2018-01-30 | 2020-10-13 | 朗姆研究公司 | 在图案化中的氧化锡心轴 |
CN111886689A (zh) | 2018-03-19 | 2020-11-03 | 朗姆研究公司 | 无倒角通孔集成方案 |
US10573520B2 (en) | 2018-06-12 | 2020-02-25 | International Business Machines Corporation | Multiple patterning scheme integration with planarized cut patterning |
US10950442B2 (en) * | 2018-07-06 | 2021-03-16 | Tokyo Electron Limited | Methods to reshape spacers for multi-patterning processes using thermal decomposition materials |
EP3660890B1 (en) * | 2018-11-27 | 2021-08-11 | IMEC vzw | A method for forming an interconnection structure |
KR102643106B1 (ko) | 2019-06-27 | 2024-02-29 | 램 리써치 코포레이션 | 교번하는 에칭 및 패시베이션 프로세스 |
US11776812B2 (en) * | 2020-05-22 | 2023-10-03 | Tokyo Electron Limited | Method for pattern reduction using a staircase spacer |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
KR100640639B1 (ko) * | 2005-04-19 | 2006-10-31 | 삼성전자주식회사 | 미세콘택을 포함하는 반도체소자 및 그 제조방법 |
KR100674970B1 (ko) * | 2005-04-21 | 2007-01-26 | 삼성전자주식회사 | 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법 |
US7829262B2 (en) | 2005-08-31 | 2010-11-09 | Micron Technology, Inc. | Method of forming pitch multipled contacts |
US8273634B2 (en) * | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
WO2010096363A2 (en) * | 2009-02-19 | 2010-08-26 | Arkema Inc. | Nanofabrication method |
US8486611B2 (en) * | 2010-07-14 | 2013-07-16 | Micron Technology, Inc. | Semiconductor constructions and methods of forming patterns |
US8575032B2 (en) * | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
US8629040B2 (en) * | 2011-11-16 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for epitaxially growing active regions between STI regions |
US8883621B2 (en) * | 2012-12-27 | 2014-11-11 | United Microelectronics Corp. | Semiconductor structure and method of fabricating MOS device |
US9240329B2 (en) * | 2014-02-23 | 2016-01-19 | Tokyo Electron Limited | Method for multiplying pattern density by crossing multiple patterned layers |
TWI545618B (zh) * | 2014-02-23 | 2016-08-11 | 東京威力科創股份有限公司 | 用於平坦化之基板圖案化方法 |
WO2015126829A1 (en) | 2014-02-23 | 2015-08-27 | Tokyo Electron Limited | Method for patterning a substrate for planarization |
US9601378B2 (en) * | 2015-06-15 | 2017-03-21 | International Business Machines Corporation | Semiconductor fins for FinFET devices and sidewall image transfer (SIT) processes for manufacturing the same |
US10249501B2 (en) * | 2016-03-28 | 2019-04-02 | International Business Machines Corporation | Single process for liner and metal fill |
US10079180B1 (en) * | 2017-03-14 | 2018-09-18 | United Microelectronics Corp. | Method of forming a semiconductor device |
-
2017
- 2017-04-13 TW TW106112326A patent/TWI661466B/zh active
- 2017-04-14 WO PCT/US2017/027693 patent/WO2017181057A1/en active Application Filing
- 2017-04-14 CN CN201780023812.XA patent/CN109075123B/zh active Active
- 2017-04-14 US US15/488,117 patent/US10460938B2/en active Active
- 2017-04-14 JP JP2018553884A patent/JP7009681B2/ja active Active
- 2017-04-14 KR KR1020187032888A patent/KR102346568B1/ko active IP Right Grant
-
2019
- 2019-10-28 US US16/665,697 patent/US11107682B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI684244B (zh) * | 2018-01-04 | 2020-02-01 | 美商格芯(美國)集成電路科技有限公司 | 圖案化可變寬度金屬化線之方法 |
Also Published As
Publication number | Publication date |
---|---|
CN109075123A (zh) | 2018-12-21 |
WO2017181057A1 (en) | 2017-10-19 |
TWI661466B (zh) | 2019-06-01 |
US20200066522A1 (en) | 2020-02-27 |
US10460938B2 (en) | 2019-10-29 |
JP2019514066A (ja) | 2019-05-30 |
KR102346568B1 (ko) | 2021-12-31 |
JP7009681B2 (ja) | 2022-01-26 |
CN109075123B (zh) | 2023-05-09 |
KR20180125614A (ko) | 2018-11-23 |
US11107682B2 (en) | 2021-08-31 |
US20170301552A1 (en) | 2017-10-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW201742114A (zh) | 使用具有多種材料之一層的基板圖案化方法 | |
JP6726834B2 (ja) | サブ解像度基板パターニングのためのエッチングマスクを形成する方法 | |
TWI633583B (zh) | 形成記憶體fin圖案的方法與系統 | |
KR102603019B1 (ko) | 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법 | |
KR101860251B1 (ko) | 평탄화를 위해 기판을 패터닝하는 방법 | |
TWI327746B (en) | Method of forming pitch multipled contacts | |
KR102296805B1 (ko) | 다중 재료를 갖는 층을 사용하여 기판을 패터닝하는 방법 | |
TWI665715B (zh) | 使用具有多種材料之一層的基板圖案化方法 | |
TWI721231B (zh) | 次解析度基板圖案化方法 | |
TWI545618B (zh) | 用於平坦化之基板圖案化方法 |