JP2019514066A - 複数の材料を有する層を用いて基板をパターン化する方法 - Google Patents

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Abstract

本願明細書において開示される技術は、高解像度フィーチャを作成するため、及び、サブ解像度フィーチャのピッチでの切断のための方法を提供する。技術は、二重層又は多層のマンドレルを形成し、その後マンドレルの側壁に沿って延在する材料の1つ以上のラインを形成することを含む。異なる材料は、フィーチャを作成し、特定の箇所で切断し、ブロックするために、材料の1つ以上を選択的にエッチングできるようにするために、異なるエッチング抵抗率を有することができる。このマルチライン層の上又は下に位置するエッチングマスクを使用するエッチングは、さらに、下地層に転写されるべきパターンを画定する。2つ以上の材料層のマンドレルを有することは、空所内を充填するが上積部を残すスピンオン反転オーバーコート材料をエッチングする場合のように、それらの材料のうちの1つが犠牲になることを可能にする。

Description

関連出願についてのクロス・リファレンス
本出願は、「複数の材料を有する層を使用して基板をパターン化する方法」と題する2016年4月14日に出願された米国仮特許出願第62/322,603号の利益を主張し、その全体が参照により本願明細書に組み込まれる。
本開示は、基板処理に関し、及びより詳しくは半導体ウエハをパターン化することを含む基板をパターン化するための技術に関する。
リソグラフィプロセスにおけるライン幅を縮小する方法は、歴史的に、より大きなNA(開口数)光学部品、より短い露光波長、又は空気以外の界面媒体(例えば水浸漬)を使用することに関与してきた。従来のリソグラフィプロセスの解像度が理論上の限界に近づくにつれて、製造者は光学的限界を克服するために2重パターン化(DP)方法に目を向け始めている。
(フォトリソグラフィのような)材料処理方法において、パターン化された層を作成することは、フォトレジストのような放射線感受性材料の薄い層を基板の上部表面に塗布することを含む。この放射線感受性材料は、基板上の下地層にパターンを転写するためのエッチングマスクとして使用されうるレリーフパターンに変換される。放射線感受性材料のパターン化は、一般に、例えばフォトリソグラフィシステムを用いて、レチクル(及び関連する光学系)を介して放射線感受性材料上に化学線を露光すること(exposure)を含む。この露光の後に、放射線感受性材料の照射領域(ポジティブフォトレジストの場合のように)又は非照射領域(ネガレジストの場合のように)を、現像溶媒を用いて除去することができる。このマスク層は、複数のサブ層を含むことができる。放射線又は光のパターンを基板上に露光するための従来のリソグラフィ技術は、露光されるフィーチャのサイズを制限し、露光されるフィーチャ間のピッチ又は間隔を制限する様々な課題を有する。露光限界を緩和する1つの従来技術は、従来のリソグラフィ技術で可能であったものよりも小さいピッチでより小さいフィーチャのパターン化を可能にするために、2重パターン化アプローチを使用する技術である。
半導体技術は、14ナノメートル、7nm、5nm及びそれ以下のフィーチャサイズを含むより小さいフィーチャサイズへと継続的に進歩している。この、種々の要素が製造されるフィーチャのサイズの継続的な低減は、フィーチャを形成するために用いられる技術に対してより大きな要求をもたらす。「ピッチ」の概念は、これらのフィーチャのサイジングを説明するために用いることができる。ピッチは、隣り合う2つの反復フィーチャにおける一致する2つの位置の間の距離である。その場合、ハーフピッチは、アレイの一致するフィーチャの間の距離の半分である。
ピッチ低減技術は、しばしば多少誤って、もはやごく普通に、例えば「ピッチ倍加(pitch doubling)」などのように「ピッチ増倍(pitch multiplication)」と呼ばれ、フィーチャサイズの限界(光学解像度の限界)を超えてフォトリソグラフィの能力を拡張することができる。すなわち、従来のピッチの増加(より正確には、ピッチの低減又はピッチ密度の増加)は、ある特定の要因による目標ピッチの低減を含む。193nmの液浸リソグラフィで使用される2重パターン化技術は、22nm以下のノードをパターン化する最も有望な技術の1つとして従来考えられている。注目すべきは、ピッチ密度倍化プロセスとしてすでに自己整列スペーサダブルパターン化(SADP)が確立されており、NAND型フラッシュメモリデバイスの大量生産に適応していることである。さらに、SADPステップを繰り返すことで超細密な分解能が得られ、ピッチの倍化をもたらす。
パターン密度又はピッチ密度を上昇させるための、既存のいくつかのパターン化技術が存在するにもかかわらず、従来のパターン化技術は、低い分解能又はエッチングされたフィーチャの粗い表面という欠点がある。従って、従来の技術は、非常に小さい寸法(20nm以下)に対して所望されるレベルの均一性及び忠実性を提供することができない。信頼できるリソグラフィ技術は、約80nmのピッチを有するフィーチャを生成することができる。しかしながら、従来の及び新たな設計仕様は、約20nm又は10nm未満の限界寸法を有するフィーチャを製造することを要求する。さらに、ピッチ密度倍化及び4倍化技術では、サブ分解能ラインが生成されることができるが、これらのライン間の切断又は接続を行うことは困難である。特に、かかる切断に必要なピッチ及び寸法は、従来のフォトリソグラフィシステムの性能をはるかに下回るからである。
本願明細書において開示される技術は、高解像度フィーチャを作成するため、また、サブ解像度フィーチャのピッチでの切断のために、ピッチを減少させる(ピッチ密度/フィーチャ密度を増加させる)方法を提供する。本願明細書において開示される技術は、二層乃至多層マンドレルを形成しその後マンドレルの側壁に沿って延在する材料の1つ以上のラインを形成することを含む。異なる材料は、フィーチャを作成し、特定の箇所で切断し、ブロックするために、材料の1つ以上を選択的にエッチングできるようにするために、異なるエッチング特性を有することができる。複数の材料は、交互のサブ解像度ラインのパターンであることができ、各ラインは他のラインと比べて優先的に(preferentially)エッチングされることができる。このマルチライン層の上又は下に位置するエッチングマスクを使用するエッチングは、さらに、下地層に転写されるべきパターンを画定する。2つ以上の材料層のマンドレルを有することは、空所内を充填するが上積部(overburden)を残すスピンオン反転オーバーコート材料をエッチングする場合のように、それらの材料のうちの1つが犠牲になることを可能にする。一つ以上のエッチングされるラインは、エッチングマスクと組み合わされ、サブ解像度フィーチャを画定する複合エッチングマスクを提供する。したがって、本願明細書に開示される方法は、ブロック又は切断のような、選択的自己整列(selective self-alignment)を提供する一連の材料を提供する。サブ解像度フィーチャを作成するために、下地転写層又は記憶層と組み合わされて、多くの異なるエッチング抵抗率が選択的に利用可能にされる(accessed)ことができる。
一実施形態は、基板をパターン化する方法を含む。かかるパターン化方法は、基板のターゲット層上にマンドレルを形成するステップを含む。マンドレルは少なくとも2つの材料層を有する。マンドレルは、第1材料の底部層と、第2材料の頂部層とを有する。ターゲット層は第5材料を含む。側壁スペーサは、マンドレルの側壁の上に形成される。側壁スペーサは第3材料を含む。充填材料は、基板上に堆積され、側壁スペーサ同士の間に画定される空所を少なくとも部分的に充填する。充填材料は第4材料を含む。第1材料、第3材料及び第4材料は、1つ以上の特定のエッチングケミストリに対して互に比較して異なるエッチング抵抗率を有する。第2材料及び第4材料は、少なくとも1つの特定のエッチングケミストリに対して同一のエッチング抵抗率を有する。充填材料の露出する部分をエッチングし、マンドレルの頂部層の露出する部分をエッチングするエッチングプロセスが実行される。
当然のことながら、本願明細書に記載される異なるステップの説明の順序は、明瞭さの目的で提示されている。一般に、これらのステップは、任意の適切な順序で実行されることができる。さらに、本願明細書における異なるフィーチャ、技術、構成などの各々は、本開示の異なる箇所で論じることができるが、それぞれの概念を互いに独立して、又は互いに組み合わせて実行することが意図される。従って、本発明は多くの異なる方法で具体化され及び考察されることができる。
この概略セクションは、本開示又は請求項に記載された発明の全ての実施態様及び/又は逐次の新規な態様を特定するものではないことに留意されたい。その代わりに、この概要は、異なる実施形態の予備的説明、及び従来技術に対する新規性の対応する箇所を提供するのみである。本発明及び実施形態の付加的詳細及び/又は可能な展望のために、読者は、以下でさらに述べられるように、本開示の詳細な説明のセクション及び対応する図面へと導かれる。
本発明の様々な実施形態のより完全な理解及びそれらによる効果の多くは、添付の図面と併せて考慮される以下の詳細な説明を参照することによって容易に明らかになるであろう。図面は必ずしも縮尺通りではなく、その代わりに特徴、原理及び概念を説明することに重点が置かれている。
本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的上面を示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的上面を示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的上面を示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す、基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す、基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的上面を示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的上面を示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的上面を示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的上面を示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的上面を示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す基板セグメントの例示的上面を示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す、基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す、基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す、基板セグメントの例示的断面を模式的に示す図である。 本願明細書において開示される実施形態によるプロセスフローを示す、基板セグメントの例示的断面を模式的に示す図である。
本願明細書において開示される技術は、高解像度フィーチャを作成するため、また、サブ解像度フィーチャのピッチでの切断のために、ピッチを減少させる(ピッチ密度/フィーチャ密度を増加させる)方法を提供する。本願明細書において開示される技術は、二層乃至多層マンドレルを形成し、その後マンドレルの側壁に沿って延在する材料の1つ以上のラインを形成することを含む。異なる材料は、フィーチャを作成し、特定の箇所で切断し、ブロックするために、材料の1つ以上を選択的にエッチングできるようにするために異なるエッチング特性を有することができる。複数の材料は、交互のサブ解像度ラインのパターンであることができ、各ラインは他のラインと比べて優先的にエッチングされることができる。このマルチライン層の上又は下に位置するエッチングマスクを使用するエッチングは、さらに、下地層に転写されるべきパターンを画定する。2つ以上の材料の層のマンドレルを有することは、空所内を充填するが上積部を残すスピンオン反転オーバーコート材料をエッチングする場合のように、それらの材料のうちの1つが犠牲になることを可能にする。一つ以上のエッチングされるラインは、エッチングマスクと組み合わされ、サブ解像度フィーチャを画定する複合エッチングマスクを提供する。したがって、本願明細書に開示される方法は、ブロック又は切断のような、選択的自己整列を提供する一連の材料を提供する。サブ解像度フィーチャを作成するために、下地転写層又は記憶層と組み合わされて、多くの異なるエッチング抵抗率が利用可能にされることができる。
一実施形態は、基板を平坦化する方法を含む。マンドレルは、基板のターゲット層上に形成され又は設けられている。マンドレルは、第1材料の底部層及び第2材料の頂部層を含むマンドレルを有する少なくとも2つの材料層を有する。ターゲット層は第5材料を含む。図3は、基板上に形成される、かかる多層マンドレルを図示する。マンドレル110は、底部層115及び頂部層112を含む。マンドレル110は、ターゲット層107及び下地層109を含むことができる基板105上に配置される。他の界面膜、コーティング及び層は、微細加工を支援するために含まれることができることに留意されたい。
かかる多層マンドレルを形成するいくつかの異なる方法がある。ここで図1を参照すると、底部層115は、例えばスピンオン法堆積、物理蒸着法、化学蒸着法等の従来の堆積技術を用いて基板105上に堆積することができる。頂部層112は、底部層115を堆積させた後に、底部層115の頂部に形成される比較的平坦で全体的な層として同様に形成されることができる。これらの2つの層が堆積されると、レリーフパターン103は、基板上に形成されることができる。レリーフパターン103は、フォトマスクを介して露光されて現像されるフォトレジストであることができる。反射防止コーティングのような他のコーティング又は層(図示せず)がレリーフパターン103の現像を支援するために用いられることができることに留意されたい。レリーフパターン103が形成された後、このレリーフパターンはマンドレル110を形成するためのエッチングマスクとして用いられることができる。異方性エッチングは、レリーフパターン103によって覆われない材料を除去するために実行されることができる。指向性エッチングを用いることで、マンドレル110の(略)垂直な側壁を形成するという結果を得ることができる。頂部層112及び底部層115が異なる材料であるので、異なるエッチングケミストリがマンドレル110を形成するために用られることができる点に留意されたい。図2は、指向性エッチングステップの後の結果を示す。マンドレル110を形成した後、レリーフパターン103は取り除かれることができる。いくつかの実施態様において、頂部層(第2材料)は、反射防止コーティング(ARC)膜でない。いくつかの従来のプロセスフローにおいて、反射防止コーティング又は他の界面薄膜は、側壁スペーサを形成する場合に、マスク層上に残されることができる。しかしながら、このARC膜は、典型的に実際のパターニング層又は記憶層と比較して薄く、本願明細書における平坦化技術からの利益を得るために十分に厚くない。例えば、かかるARC膜は側壁スペーサの頂部部分の湾曲より少ない厚みを有することができ、従って、底部層の頂部まで基板を平坦化することは側壁スペーサの丸み部を取り除く利点を提供しない。従って、マンドレルの下部層及び上部層は、フォトリソグラフィ露光によるエッチングマスクの作成を可能にする膜のフォトリソグラフィ又は任意のARC堆積の前に、形成され/堆積されることができる。頂部層は、スペーサ開放エッチングプロセスの結果としての側壁スペーサの頂部湾曲部又は丸み部(a top curvature or rounding)よりも、より厚く又はより高くなるように、十分に厚く形成されることができる。
ここで図5を参照すると、側壁スペーサ121は、マンドレルの側壁上に形成される。側壁スペーサ121は第3材料を含む。側壁スペーサは、通常、マンドレル110の側壁と接触するように形成される材料のラインである。図4に示すように、側壁スペーサは、基板105上にコンフォーマル膜120を堆積することによって形成されることができる。コンフォーマル膜120は、マンドレル110を包囲し、水平表面及び垂直表面の両方の上に比較的同じ厚さを有する膜を形成する。コンフォーマル膜120を方向的にエッチングするスペーサエッチングプロセスが実行されることができ、従って、側壁(垂直表面)堆積の下の水平表面が保護されていることを除いて、コンフォーマル膜120を水平表面のカバーから除去する。したがって、空所122は、側壁スペーサ121の露出する垂直表面同士の間で画定される。その結果は、マンドレル110の形状に従う側壁スペーサ121である。マンドレル110は、直線、曲線、屈曲部を有するルート線(routed lines with bends)等である材料ラインであることができることに留意されたい。マンドレル110は、メサ(mesas)、シリンダ等であることもできる。微細加工産業では周知のように、マンドレルは通常、垂直に突出した構造であり、その周辺に他の構造が形成されることができ、典型的には矩形の断面を有するが、側壁は、使用される材料及び形成プロセスに応じて種々の勾配量(amounts of slope)を有することができる。
ここで図6を参照すると、充填材料130は、基板105上に堆積され、側壁スペーサ121同士の間に画定される空所122を少なくとも部分的に充填する。充填材料は第4材料を含む。かかる充填物質は、気相堆積技術又はスピンオン堆積技術によって堆積することができる。スピンオン堆積を用いることは、かかる充填物質を堆積させるのに有用であることができるが、かかる堆積は典型的にはオーバーコート堆積として生じ、基板105上への材料の上積部を残す。図6において、充填物質130が側壁スペーサ121及びマンドレル110を覆うことができる点に留意されたい。第1材料(底部層115)と、第3材料(側壁スペーサ121)と、第4材料(充填材料130)と、は全て相互に化学的に異なり、これらの材料の各々は異なるエッチング抵抗率を有する。しかしながら、第2材料及び第4材料は、所与のエッチングケミストリに対して同じエッチング抵抗率を有する。例えば、第2材料及び第4材料は、同一であることができるか、又は、類似のエッチング特性を有することができる。非限定的な実施例によれば、第4の材料がスピンオンカーボンであり、第2材料はアモルファスカーボンであることができる。
基板は、ここで基本的に、充填物質130のオーバーコートの下に、異なるエッチング抵抗率の材料の複数のラインを提供する。図7は、もし底部層115の頂部表面より上のすべての材料が除去されたとする場合の、基板105の横断面を示す図である。図7は、複数の材料のラインが交互になっていることを図示することを示す。この特定の例においては、A−B−C−B−A−B−C−Bの反復パターンであることに留意されたい。側壁スペーサ121は均一分布を有し、その場合、側壁スペーサ121同士の間の領域は交互にマンドレル110及び充填物質130によって占領されている(occupied alternately by mandrels 110 and
fill material 130)。図8は、基板を覆っている充填物質130を有する基板105の上面図を示す。
図9は、基板105の上に形成されているエッチングマスク141を有する基板105の上面図である。エッチングマスク141が開口146を画定しており、ここを通って基板105はエッチャントにアクセス可能(accessible)であることに留意されたい。ここで図10及び11を参照すると、充填材料の露出する部分をエッチングし、マンドレルの頂部層の露出する部分をエッチングするエッチングプロセスが実行される。この特定の例では、露出する部分は、エッチングマスク141によって定義される。選択された所与のエッチングケミストリは、充填物質130をエッチングする。最初に、上積部が除去されることにより、側壁スペーサ121及び頂部層112が露出する。異なるエッチング抵抗率を有する側壁スペーサによって、側壁スペーサは、エッチングされることに抵抗する。しかしながら、頂部層112は、充填物質130と同じエッチング抵抗率を有するので、充填物質130と共にエッチングされて取り除かれる。同一の実施形態において、充填材料と頂部層との少なくとも一部は、同時にエッチングされる。第4材料及び前記第2材料のエッチングのために同じエッチングケミストリが使用される。その結果、ここで、マンドレル110の底部層115及びターゲット層107は露出され、その両方は開口146を介して視認することができる。図11は、基板105上に残るエッチングマスク141によって覆われた基板材料を示す、このエッチングステップ後の側面図である。
したがって、いくつかの実施形態において、レリーフパターンは、充填材料を堆積させるステップの後、且つエッチングプロセスを実行するステップの前に、基板上に形成される。レリーフパターンは、基板の一部分を露出する開口を画定する。エッチングプロセスはレリーフパターンをエッチングマスクとして使用する。
いくつかの実施態様において、パターン転写及びエッチングマスク形成に利益をもたらすために、平坦化プロセスが実行されることができる。エッチングプロセスの実行後に、マンドレル110の底部層115を平坦化停止材料層として用いる化学機械的研磨(CMP)ステップが実行されることができる。従って、化学機械的研磨ステップは、マンドレルの底部層の頂部表面の上方にある第3材料を除去する。換言すれば、側壁スペーサ同士の間の充填材料の、頂部部分112、上積部及び上部と一緒に、側壁スペーサの頂部部分が切り取られることができる。結果は、図12に示される。かかる平坦化ステップは、側壁スペーサの角が丸められること(corner rounding)を緩和することができ、上積部の等密度バイアス(iso-dense biasing)を除去し、さらなるエッチング及びパターニングのための良好に画定されたラインを提供することができる。図13は、平坦化後の3つの材料のラインと、第1エッチングプロセスによって露出されたターゲット層107を示す頂部層である。CMP技術は半導体製造工業において公知であることに注意されたい。底部層115(第1材料)は、化学機械的研磨(例えば窒化ケイ素)に抵抗する材料として選択されることができる。
平坦化ステップは、任意の転写ステップの前に、オプションとして実行されることができる。エッチングプロセスを実行する前に、平坦化停止材料層としてマンドレルの底部層を使用する化学機械的研磨ステップを実行することができる。この変形例によれば、覆われていない又はエッチャントにアクセス可能であるエッチングラインを有する、平坦なマルチライン層が形成される。したがって、エッチングマスクを形成した後に、任意の露出する材料が、選択的にエッチングされることができる。
第2エッチングマスクを使用してマンドレルの底部層の露出する部分をエッチングする第2エッチングプロセを実行することができる。図14は、開口147を画定するエッチングマスク142を有する基板105の上面図を示す。この例では、第2エッチングプロセスは、第1材料(底部層115)をエッチングする。第2エッチングステップの結果は図15に表される。ここで、ターゲット層107の一部が視認可能である。図16は、エッチングマスク142を除去した後の上面図である。明らかなように、任意の数のパターニング技術は、継続されることができる。例えば、ターゲット層107の露出する部分は、ターゲット層107に転写されるべきコンタクト開口であることができる。これは、一つ以上の方法で実行されることができる。ターゲット層107が、記憶層として用いられることができる。他の例示的パターン化フローにおいて、図17に示すように、全ての側壁スペーサ121(第3材料又は材料B)は取り除かれることができる。図17においては、材料Bの全てと、材料A及び材料Cの一部も取り除かれることに留意されたい。材料A及び材料Cの残留部分はその場合、ターゲット層107へのエッチングに対する複合エッチングマスクとして用いられることができ、その後、例えばエッチングによって、残留する材料A及び材料Cは除去されることができる。例示的結果は、図18に示される。
他の実施形態として、パターン化されたハードマスク層144は、マンドレル110を形成する前に、基板105の上に形成されることができる。図19に示すとおり、パターン化されたハードマスク144は、ターゲット層107の頂部上に形成されることができる。他の実施形態として、パターン化されたハードマスク144は、ターゲット層107の下に、又は他の記憶層の下に形成されることができる。多層マンドレルを有するマルチライン層を形成する前に、パターン化されたハードマスク層144を形成する1つの利点は、かかるハードマスクは比較的平坦な層の上に形成されることができることである。マルチライン層の頂部上にハードマスクを形成することは、先ず平坦化充填を堆積させること、又はそうでなければ等密度バイアスを緩和することを含むことができる。
第1エッチングプロセスを実行することは、ターゲット層107に複合パターンを転写することを含む。かかる複合パターンは、2以上の側壁スペーサにまたがってわたる開口を画定するパターン化されたハードマスク層144を有し、側壁スペーサ121、マンドレル110及びパターン化されたハードマスク層144によって画定される。したがって、パターン転送は、自己整列することができ、異なるエッチング抵抗率の異なる材料を有するサブ解像度フィーチャを形成することができ、さらにパターン化されたハードマスク層144を狭くすることができ、又は、むしろ、ターゲット層、記憶層又は下地層に転写されるフィーチャをさらに狭くすることができる。先ずパターン化されたハードマスク層144を形成することによって、充填材料は任意であることができることに留意されたい。したがって、側壁スペーサ間の空所は、開口したままであることができる。ハードマスクはすでにその下に形成されているからである。図20は、ターゲット層107をエッチングするための複合エッチングマスクとして、マルチライン層及び下にあるパターン化されたハードマスク層144を使用した実施例結果を示す。図21は、第1エッチングステップ実行後の基板105を平坦化した結果を示す。他の実施態様は、図22に示すように、充填材料を堆積させ、基板を平坦化するステップを含むことができる。図22において、エッチングマスクがマルチライン層の下にすでに位置しており、マルチライン層は、ここで、追加エッチングマスク又はパターニング層は、その頂部上に形成されることができるように、平坦である。
他の実施形態において、マンドレルの底部層の露出する部分をエッチングする第2エッチングステップは実行されることができる。これは、第2複合パターンをターゲット層に転写することを含むことができる。第2複合パターンは、側壁スペーサ、充填材料、及びパターン化されたハードマスクによって画定される。パターン化されたハードマスク層は、2つ以上の側壁スペーサにわたる開口を画定する。パターン化されたハードマスク層144は、任意に平坦化充填材料を含むことができる。
別の実施形態において、側壁スペーサを形成することは、マンドレルの露出する側壁上に第1側壁スペーサを形成すること、及び、その後に、第1側壁スペーサの露出する又は露光された側上に、第5材料の、第2側壁スペーサを形成することを含む。第2側壁スペーサは、第1側壁スペーサと比較して異なるエッチング抵抗率を有する。第1材料、第3材料、第4材料、及び第5材料は、相互に比較して異なるエッチング抵抗率を有することにより相互に化学的に全く異なる。
他の実施形態として、マンドレルは、3つ以上の層を有することができる。マンドレルは第6材料の中間層を含むことができる。中間層は、底部層の上、頂部層の下に位置する。第6材料は、第1材料及び第2材料と比較して異なるエッチング抵抗率を有する。マンドレル内の3つの材料については、一番下の材料は、マンドレルの側壁上に形成される側壁スペーサの材料と同一材料になるように選択されることができる。同一の技術については、マンドレル上の任意の突出するフッターは、側壁スペーサがエッチングされるべきものとして選択される場合に、エッチング除去されることができる。
別の実施形態は、基板のターゲット層の上方にマルチライン層を形成することによって基板をパターン化する方法を含む。マルチライン層は、異なるエッチング抵抗率を有する2以上のラインを含む交互ラインのパターンを有する領域を備える。交互ラインのパターンの各ラインは、水平厚さ、垂直高さを有し、ターゲット層にわたって延在する。交互ラインのパターンの各ラインは、マルチライン層の頂部表面上で露出して、マルチライン層の底部表面まで垂直に延在する。異なるエッチング抵抗率を有する2以上のラインのうちの少なくとも1つのラインは、第1材料の底部層と第2材料の頂部層とを含む、異なるエッチング抵抗率の少なくとも2つの材料を有する多層ラインを含む。マルチライン層は、多層ラインの各側面上で多層ラインと接触して配置される第3材料のラインを含む。
他の実施形態は、基板上にパターン化されたハードマスク層を形成するステップを含む。パターン化されたハードマスク層は、下地層の一部をマスクするハードマスク材料を含む。パターン化されたハードマスク層は、パターン化されたハードマスク層の残りの部分を充填する充填材料を含む。充填材料はハードマスク材料と比較して異なるエッチング抵抗率を有する。マンドレルは、パターン化されたハードマスク層上に形成される。マンドレルは少なくとも2つの材料層を有する。マンドレルは、第1材料の底部層と、第2材料の頂部層とを有する。側壁スペーサは、マンドレルの側壁の上に形成される。側壁スペーサは第3材料を含む。側壁スペーサは、側壁スペーサの露出された側壁間の空所を画定する。一実施例は、図19の空所122である。下地層に複合パターンを転写するエッチングプロセスが実行される。複合パターンは、ハードマスク材料、側壁スペーサ及びマンドレルの底部層によって画定され、エッチングプロセスはマンドレルの頂部層を除去する。パターン化されたハードマスク層の充填材料は、マンドレルの前記頂部層と同じエッチング抵抗率を有する。下地層はマンドレルの頂部層と同じエッチング抵抗率を有する。
理解できるように、多くのパターニング・バリエーション及び製造プロセスは、本願明細書に開示された技術を用いて実行されることができる。2つの異なる材料の多層マンドレル及び第3材料の側壁スペーサを有することは、複数の異なるエッチング選択性を可能にすることができ、多層マンドレルの頂部層が犠牲層になることを可能にすることができるか、又は、複数のエッチング抵抗率を有するマルチライン層内の1つのラインを有することができ、概念的に複数の異なる色を有することとして表されることができる。
ここでは多くの異なる材料選択肢が使用可能にされていることに留意されたい。多層マンドレルの1つの利点は、金属酸化物がスピンオン充填材料(反転オーバーコート)のために必要とされないということである。マンドレルの底部層のために、実施例材料は、チタン酸化物、ハフニウム酸化物、低温窒化物、窒化物、酸化物、ポリシリコンなどを含むことができる。マンドレルの頂部層のために、材料選択肢は、アモルファスカーボン、ダイヤモンド状カーボン、スピンオンカーボン、スピンオンガラス、アモルファスシリコン、ポリシリコン、窒化物、フォトレジストなどを含むことができる。スペーサ材料は、酸化物、窒化物、チタン酸化物、アルミニウム酸化物などを含むことができるが、これらに限定されるものではない。充填材料は、金属酸化物、チタン酸化物、スズ酸化物、ジルコニウム酸化物、ハフニウム酸化物、チタン・ナノ粒子反転剤(titanium nanoparticle reversal agents)、スピンオンカーボン、スピンオンガラス、又は他のコンフォーマルで機械的に安定な材料を含むことができる。理解できるように、異なるエッチング抵抗率のラインを選択するように留意しながら、各ラインに対して様々な材料が選択されることができる。したがって、本願明細書で開示される自己整合ブロックを提供する技術によって、所与のリソグラフィシステムの解像度で作成された所与のエッチングマスクは、転写されるべき所望のパターンよりも実質的に大きいが、異なるエッチング抵抗率の複数の材料ラインと組み合わされており、サブ解像度フィーチャが作成されることができる。
前述の説明では、プロセスシステムの特定の幾何学的形状、及びそこで使用される様々なコンポーネント及びプロセスの説明などの特定の詳細が示されている。しかしながら、本願明細書における技術は、これらの特定の詳細から逸脱する他の実施形態において実施されてもよく、そのような詳細は、説明の目的であって限定ではないことを理解されたい。本願明細書に開示された実施形態は、添付の図面を参照して説明されている。同様に、本発明の完全な理解を提供するために、特定の数、材料、及び構成が、説明の目的で示されている。にもかかわらず、かかる具体的な詳細なしに実施形態を実施することができる。なお、実質的に同一の機能構成を有するコンポーネントについては、同様の符号によって示され、従って説明を省略されることができる。
様々な技術を、様々な実施形態の理解を助けるための複数の別々の動作として説明した。説明の順序は、これらの動作が必然的に順序に依存することを意味すると解釈されるべきではない。実際に、これらの動作は、提示順に実行される必要はない。説明された動作は、説明された実施形態とは異なる順序で実行されてもよい。様々な追加の動作が実行されてもよく、及び/又は、説明された動作が追加の実施形態において省略されてもよい。
本願明細書で使用する「基板」又は「ターゲット基板」は、一般に、本発明に従って処理される物体を指す。基板は、デバイス、特に半導体又は他のエレクトロニクスデバイスの、いかなる材料部分又は構造をも含むことができ、例えば、半導体ウエハ、レチクルのようなベース基板構造であるか、又は、ベース基板構造上の若しくはベース基板構造を覆う薄膜のような層でありうる。したがって、基板は、パターン化された又はパターン化されていない、任意の特定のベース構造、下地層又はオーバーレイ層に限定されず、むしろ任意のそのような層又はベース構造、及び、層及び/又はベース構造の任意の組み合わせを含むことが意図される。説明は、特定のタイプの基板を参照することができるが、これは説明の目的のみである。
当業者であれば、本発明の同じ目的を依然として達成しつつ、上述した技術の動作に多くの変形を加えることができることを理解するであろう。そのような変形は、本開示の範囲に含まれることが意図される。このように、本発明の実施形態の前述の説明は、限定を意図するものではない。むしろ、本発明の実施形態に対する制限は、添付の特許請求の範囲に示されている。

Claims (20)

  1. 基板をパターン化する方法であって、当該方法は、
    基板のターゲット層上にマンドレルを形成するステップであって、前記マンドレルは少なくとも2つの材料層を有し、前記マンドレルは、第1材料を含む底部層と、第2材料を含む頂部層とを有し、前記ターゲット層は第5材料を含む、ステップと、
    前記マンドレルの側壁上に側壁スペーサを形成するステップであって、前記側壁スペーサは第3材料を含む、ステップと、
    前記側壁スペーサ同士の間に画定される空所を少なくとも部分的に充填する充填材料を前記基板上に堆積させるステップであって、前記充填材料は第4材料を含む、ステップと、を含み、
    前記第1材料と、前記第3材料と、前記第4材料とは、互に比較して、1つ以上の特定のエッチングケミストリに対して異なるエッチング抵抗率を有し、
    前記第2材料及び前記第4材料は、少なくとも1つのエッチングケミストリに対して同一のエッチング抵抗率を有し、
    当該方法はさらに、
    前記充填材料の露出する部分をエッチングし、前記マンドレルの前記頂部層の露出する部分をエッチングするエッチングプロセスを実行するステップ、
    を含む方法。
  2. 当該方法はさらに、
    前記充填材料を堆積させるステップの後であって、前記エッチングプロセスを実行するステップの前に、前記基板上にレリーフパターンを形成するステップを含み、
    前記レリーフパターンは、前記基板の一部を露出する開口を画定し、前記エッチングプロセスは前記レリーフパターンをエッチングマスクとして使用する、
    請求項1記載の方法。
  3. 当該方法はさらに、
    前記エッチングプロセスを実行するステップの後に、前記マンドレルの前記底部層を平坦化停止材料層として使用して化学機械的研磨ステップを実行するステップを含み、
    前記化学機械的研磨ステップは、前記マンドレルの前記底部層の頂部表面の上方にある前記第3材料を除去する、
    請求項2記載の方法。
  4. 当該方法はさらに、
    前記エッチングプロセスを実行するステップの前の前記レリーフパターンを形成するステップの前に、平坦化停止材料層として前記マンドレルの前記底部層を使用して化学機械的研磨ステップを実行するステップを含み、
    前記化学機械的研磨ステップは、前記マンドレルの前記底部層の頂部表面の上方にある前記第3材料を除去する、
    請求項2記載の方法。
  5. 当該方法はさらに、
    第2エッチングマスクを使用して前記マンドレルの前記底部層の露出する部分をエッチングする第2エッチングプロセスを実行するステップを含む、
    請求項2記載の方法。
  6. 当該方法はさらに、
    前記側壁スペーサを形成するステップの前の前記充填材料を堆積するステップの前に、前記基板上にパターン化されたハードマスク層を形成するステップであって、前記パターン化されたハードマスク層はエッチングマスクを画定し、前記パターン化されたハードマスク層は前記ターゲット層の上方に配置される、ステップを含む、
    請求項1記載の方法。
  7. 前記エッチングプロセスを実行するステップは、前記ターゲット層内に複合パターンを転写するステップを含み、
    前記複合パターンは、前記側壁スペーサ、前記マンドレル、及び前記パターン化されたハードマスクによって画定され、
    前記パターン化されたハードマスク層は、2つ以上の側壁スペーサにわたるスパンを開口を画定する、
    請求項6記載の方法。
  8. 当該方法はさらに、
    前記マンドレルの前記底部層の露出する部分をエッチングする第2エッチングプロセスを実行するステップを含み、
    前記第2エッチングプロセスを実行するステップは、前記ターゲット層内に第2複合パターンを転写するステップを含み、
    前記第2複合パターンは、前記側壁スペーサ、前記充填材料、及び前記パターン化されたハードマスクによって画定され、
    前記パターン化されたハードマスク層は、2つ以上の側壁スペーサにわたるスパンの開口を画定する、
    請求項6記載の方法。
  9. 前記基板上に充填材料を堆積するステップは、スピンオン堆積を介して堆積するステップを含む、
    請求項1記載の方法。
  10. 前記スピンオン堆積は、前記側壁スペーサ及び前記マンドレルの少なくとも部分を覆う前記第4材料の荷充填をもたらす、
    請求項9記載の方法。
  11. 前記マンドレルは、前記基板上に前記底部層を堆積すること、前記底部層上に前記頂部層を堆積すること、及び、同一のエッチングマスクパターンを使用して前記頂部層と前記底部層とを貫通して異方性エッチングすることによって形成され、
    前記頂部層は反射防止コーティング膜ではない、
    請求項1記載の方法。
  12. 前記充填材料及び前記頂部層の少なくとも一部は同時にエッチングされ、
    前記第4材料及び前記第2材料のエッチングのために同一のエッチングケミストリが使用される、
    請求項1記載の方法。
  13. 前記第1材料、前記第3材料、及び前記第4材料は、相互に比較して異なるエッチング抵抗率を有することにより相互に化学的に異なる、
    請求項1記載の方法。
  14. 前記第1材料、前記第3材料、前記第4材料、及び前記第5材料は、相互に比較して異なるエッチング抵抗率を有することにより相互に化学的に異なる、
    請求項13記載の方法。
  15. 前記側壁スペーサを形成するステップは、
    前記マンドレルの露出する側壁上に第1側壁スペーサを形成するステップと、
    その後、第2側壁スペーサを前記第1側壁スペーサの露出する側壁上に形成するステップであって、前記第2側壁スペーサは前記第1側壁スペーサと比較して異なるエッチング抵抗率を有する、ステップと、
    を含む、請求項1記載の方法。
  16. 前記マンドレルは第6材料の中間層を含み、
    前記中間層は、前記底部層の上、前記頂部層の下に位置し、
    前記第6材料は、前記第1材料及び前記第2材料と比較して異なるエッチング抵抗率を有する、
    請求項1記載の方法。
  17. 基板をパターン化する方法であって、当該方法は、
    基板上のターゲット層の上方にマルチライン層を形成するステップを含み、
    前記マルチライン層は、異なるエッチング抵抗率を有する2以上のラインを含む交互ラインのパターンを有する領域を備え、
    前記交互ラインのパターンの各ラインは、水平厚さ、垂直高さを有し、ターゲット層にわたって延在し、
    前記交互ラインのパターンの各ラインは、前記マルチライン層の頂部表面上で露出して、前記マルチライン層の下部表面まで垂直に延在し、
    前記の異なるエッチング抵抗率を有する2以上のラインのうちの少なくとも1つのラインは、第1材料の底部層と第2材料の頂部層とを含む、異なるエッチング抵抗率の少なくとも2つの材料を有する多層ラインを含み、
    前記マルチライン層は、前記多層ラインの各側面上で前記多層ラインと接触して配置される第3材料のラインを含む、
    方法。
  18. 基板をパターン化する方法であって、当該方法は、
    基板上にパターン化されたハードマスク層を形成するステップであって、前記パターン化されたハードマスクは、下地層の部分をマスクする材料を含み、前記パターン化されたハードマスク層は、前記パターン化されたハードマスク層の残りの部分を充填する充填材料を含み、前記充填材料はハードマスク材料と比較して異なるエッチング抵抗率を有する、ステップと、
    前記パターン化されたハードマスク層上にマンドレルを形成するステップであって、前記マンドレルは少なくとも2つの材料層を有し、前記マンドレルは、第1材料の底部層と、第2材料の頂部層とを有する、ステップと、
    前記マンドレルの側壁上に側壁スペーサを形成するステップであって、前記側壁スペーサは第3材料を含み、前記側壁スペーサは、前記側壁スペーサの露出された側壁同士の間に開口を画定する、ステップと、
    前記下地層に複合パターンを転写するエッチングプロセスを実行するステップであって、前記複合パターンは前記ハードマスク材料、前記側壁スペーサ、及び前記マンドレルの前記底部層によって画定されており、前記エッチングプロセスは前記マンドレルの前記頂部層を除去する、ステップと
    を含む方法。
  19. 前記パターン化されたハードマスク層の充填材料は、前記マンドレルの前記頂部層と同じエッチング抵抗率を有する、
    請求項18記載の方法。
  20. 前記下地層は前記マンドレルの前記頂部層と同じエッチング抵抗率を有する、
    請求項18記載の方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US20180138078A1 (en) * 2016-11-16 2018-05-17 Tokyo Electron Limited Method for Regulating Hardmask Over-Etch for Multi-Patterning Processes
KR20180093798A (ko) 2017-02-13 2018-08-22 램 리써치 코포레이션 에어 갭들을 생성하는 방법
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10366917B2 (en) * 2018-01-04 2019-07-30 Globalfoundries Inc. Methods of patterning variable width metallization lines
US11355353B2 (en) * 2018-01-30 2022-06-07 Lam Research Corporation Tin oxide mandrels in patterning
CN111886689A (zh) 2018-03-19 2020-11-03 朗姆研究公司 无倒角通孔集成方案
US10573520B2 (en) 2018-06-12 2020-02-25 International Business Machines Corporation Multiple patterning scheme integration with planarized cut patterning
US10950442B2 (en) * 2018-07-06 2021-03-16 Tokyo Electron Limited Methods to reshape spacers for multi-patterning processes using thermal decomposition materials
EP3660890B1 (en) * 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
JP7320085B2 (ja) 2019-06-27 2023-08-02 ラム リサーチ コーポレーション 交互のエッチングプロセスおよび不動態化プロセス
US11854806B2 (en) * 2020-05-22 2023-12-26 Tokyo Electron Limited Method for pattern reduction using a staircase spacer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008512002A (ja) * 2004-09-02 2008-04-17 マイクロン テクノロジー,インコーポレイテッド ピッチ増倍を使用する集積回路の製造方法
JP2009506576A (ja) * 2005-08-31 2009-02-12 マイクロン テクノロジー, インク. ピッチ増倍コンタクトを形成する方法
US20150243518A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640639B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
WO2010096363A2 (en) 2009-02-19 2010-08-26 Arkema Inc. Nanofabrication method
US8486611B2 (en) * 2010-07-14 2013-07-16 Micron Technology, Inc. Semiconductor constructions and methods of forming patterns
US8575032B2 (en) * 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8629040B2 (en) * 2011-11-16 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for epitaxially growing active regions between STI regions
US8883621B2 (en) * 2012-12-27 2014-11-11 United Microelectronics Corp. Semiconductor structure and method of fabricating MOS device
WO2015126829A1 (en) 2014-02-23 2015-08-27 Tokyo Electron Limited Method for patterning a substrate for planarization
TWI545618B (zh) * 2014-02-23 2016-08-11 東京威力科創股份有限公司 用於平坦化之基板圖案化方法
US9601378B2 (en) * 2015-06-15 2017-03-21 International Business Machines Corporation Semiconductor fins for FinFET devices and sidewall image transfer (SIT) processes for manufacturing the same
US10249501B2 (en) * 2016-03-28 2019-04-02 International Business Machines Corporation Single process for liner and metal fill
US10079180B1 (en) * 2017-03-14 2018-09-18 United Microelectronics Corp. Method of forming a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008512002A (ja) * 2004-09-02 2008-04-17 マイクロン テクノロジー,インコーポレイテッド ピッチ増倍を使用する集積回路の製造方法
JP2009506576A (ja) * 2005-08-31 2009-02-12 マイクロン テクノロジー, インク. ピッチ増倍コンタクトを形成する方法
US20150243518A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers

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