KR20180125614A - 복수의 물질들을 가진 층을 사용하여 기판을 패터닝하는 방법 - Google Patents

복수의 물질들을 가진 층을 사용하여 기판을 패터닝하는 방법 Download PDF

Info

Publication number
KR20180125614A
KR20180125614A KR1020187032888A KR20187032888A KR20180125614A KR 20180125614 A KR20180125614 A KR 20180125614A KR 1020187032888 A KR1020187032888 A KR 1020187032888A KR 20187032888 A KR20187032888 A KR 20187032888A KR 20180125614 A KR20180125614 A KR 20180125614A
Authority
KR
South Korea
Prior art keywords
layer
mandrel
sidewall spacers
substrate
etch
Prior art date
Application number
KR1020187032888A
Other languages
English (en)
Other versions
KR102346568B1 (ko
Inventor
안톤 제이. 데빌리어스
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180125614A publication Critical patent/KR20180125614A/ko
Application granted granted Critical
Publication of KR102346568B1 publication Critical patent/KR102346568B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

여기에 개시된 기술은 고해상도 피처를 생성하기 위한 패터닝 및 서브 해상도 피쳐의 피치에 대한 커팅을 위한 방법을 제공한다. 본원의 기술은, 이중층 또는 다중 층 맨드렐을 형성하는 단계, 및 맨드렐의 측벽을 따라 움직이는 물질의 하나 이상의 라인을 형성하는 단계를 포함한다. 상이한 물질은 상이한 에칭 내성을 가질 수 있고, 이에 따라 하나 이상의 물질을 선택적으로 에칭하여 피쳐를 생성하고 지정된 곳에서 커트 및 블록을 생성할 수 있다. 이 다중 라인 층의 위 또는 아래에 위치된 에칭 마스크를 사용하는 에칭은 또한 하부 층으로 전사되는 패턴을 정의한다. 2개 이상의 물질 층으로 이루어진 맨드렐을 갖는 것은 개방 공간을 채우지만 오버버든(overburden)을 남기는 스핀-온 역전 오버코트 물질을 에칭할 때와 같이 이들 물질 중 하나가 희생될 수 있게 한다.

Description

복수의 물질들을 가진 층을 사용하여 기판을 패터닝하는 방법
본 출원은 그 전체가 참조에 의해 여기에 포함되며, 발명의 명칭이 "Method for Patterning a Substrate Using a Layer with Multiple Materials"인 미국 가출원 No.62/322,603(2016년 4월 14일 출원)에 대한 이익을 주장한다.
본 개시는 기판 프로세싱에 관한 것이고, 특히 반도체 웨이퍼를 패터닝하는 단계를 포함하는 기판을 패터닝하기 위한 기술에 관한 것이다.
리소그래피 프로세스에서 라인 폭을 축소시키는 방법은 역사적으로 보다 큰 Na(numerical aperture) 광학, 더 짧은 노광 파장, 또는 공기 이외의 계면 매체(예를 들어, 수침(water immersion))을 사용하는 것과 관련되어 있다. 종래의 리소그래피 프로세스의 해상도가 이론적 한계에 도달함에 따라, 제조사는 광학 한계를 극복하기 위해 더블 패터닝(double-patterning; DP) 방법으로 전환하기 시작했다.
물질 프로세싱 방법론(포토리소그래피 등)에서, 패터닝된 층을 생성하는 것은 포토레지스트와 같은 방사선 감응 물질의 얇은 층을 기판의 상부 표면에 도포하는 것을 포함한다. 이 방사선 감응 물질은, 기판 상의 아래 놓인 층들로 패턴을 전사하기 위한 에칭 마스크로서 사용될 수 있는 릴리프 패턴으로 변형된다. 일반적으로, 방사선 감응 물질의 패터닝은 예컨대 포토리소그래피 시스템을 사용하여 방사선 감응 물질에 대한 레티클(및 관련 광학기)를 통한 화학 방사선의 노광을 포함한다. 이러한 노광 후에 현상 용제를 사용하여 방사선 감응 물질의 조사된 영역(포지티브 포토레지스트의 경우) 또는 조사되지 않은 영역(네거티브 레지스트의 경우)의 제거가 이어질 수 있다. 이 마스크 층은 다중 서브 층(sub-layer)들을 포함할 수 있다.
기판 상의 방사선 또는 광의 패턴을 노광하기 위한 종래의 리소그래피 기술은, 노광된 피쳐들의 사이즈를 한정하고 노광된 피쳐들 사이의 피치 또는 공간을 한정하는 여러가지 과제를 갖는다. 노광 제한을 완화시키기 위한 한가지 종래 기술은 종래의 리소그래픽 기술로 현제 가능한 것보다 더 작은 피치에서 더 작은 피쳐들의 패터닝을 가능하게 하기 위한 더블 패터닝 방법을 사용하는 것이다.
반도체 기술은 14 나노미터, 7 nm, 5 nm, 및 그 미만의 피쳐 사이즈를 포함하는 더 작은 피쳐 사이즈로 계속해서 진행되고 있다. 다수의 엘리먼트가 만들어지는 피쳐의 사이즈가 지속적으로 감소하면 피쳐를 형성하는 데 사용되는 기술에 대한 요구가 커진다. "피치"의 개념은 이들 피쳐의 사이징(sizing)을 설명하는데 사용될 수 있다. 피치는 인접한 두 개의 반복되는 피쳐에서 두 개의 동일한 포인트 사이의 거리이다. 하프 피치(half-pitch)는 어레이의 동일한 피쳐들 사이의 거리의 절반이다.
"피치 더블링(pitch doubling)"에 의해 예시된 바와 같이, 종종 다소 틀리면서도 일상적으로 "피치 증배(pitch multiplication)"라고 불리는 피치 감소 기술은, 피쳐 사이즈 제한(광학 해상도 제한)을 넘어 포토리소그래피의 기능을 확장시킬 수 있다. 즉, 특정 피치만큼의 종래의 피치의 증배(보다 정확하게 피치 감소 또는 피치 밀도의 증배)는 특정 팩터에 의해 타겟 피치를 감소시키는 것을 포함한다. 193 nm 침지 리소그래피에서 사용되는 이중 패터닝 기술은 일반적으로 22 nm 노드 이하를 패터닝하는 가장 유망한 기술 중 하나로 간주된다. 주목할만한 점은, 자체 정렬된 스페이서 더블 패터닝(self-aligned spacer double patterning; SADP)이 피치 밀도 더블링 프로세스로서 이미 확립되었고, 대량 생산의 NAND 플래시 메모리 디바이스에 적용되었다는 것이다. 또한 SADP 단계를 피치 4배로 반복하기 위한 초미세 해상도(ultra-fine resolution)가 얻어질 수 있다.
패턴 밀도 또는 피치 밀도를 증가시키는 몇 가지 패터닝 기술이 존재하지만, 종래의 패터닝 기술은 해상도가 낮거나 에칭된 피쳐의 거친 표면으로 인해 어려움을 겪는다. 따라서, 종래 기술은 매우 작은 치수(20 nm 이하)에 대하여 요구되는 레벨의 균일성 및 충실도를 제공할 수 없다. 신뢰성 있는 리소그래피 기술은 약 80 nm의 피치를 갖는 피쳐를 생성할 수 있다. 그러나, 종래 및 새롭게 부상하고 있는 설계 사양은 약 20 nm 또는 10 nm 미만의 임계 치수를 갖는 피쳐를 제조하고자 한다. 또한, 피치 밀도 2배 및 4배 기술(pitch density doubling and quadrupling techniques)에 의해, 서브 해상도 라인(sub-resolution line)을 만들 수 있지만, 이러한 라인들 사이의 커트(cut) 또는 접속은 도전적이며, 특히 이러한 절단에 필요한 피치 및 치수가 종래의 포토리소그래피 시스템의 기능보다 훨씬 낮기 때문입니다.
여기에 개시된 기술은 고해상도 피처를 생성하기 위한 피치 감소(피치/피쳐 밀도 증가) 및 서브 해상도 피쳐의 피치 커팅을 위한 방법을 제공한다. 본원의 기술은 이중 층(bi-layer) 또는 다층 맨드렐(mandrel)을 형성하는 단계 및 맨드렐의 측벽을 따라 움직이는 물질의 하나 이상의 라인을 형성하는 단계를 포함한다. 상이한 물질은 상이한 에칭 특성을 가질 수 있고, 이에 따라 하나 이상의 물질을 선택적으로 에칭하여 피쳐를 생성하고 지정된 곳에서 커트 및 블록을 생성할 수 있다. 복수의 물질은 교번하는(alternating) 서브 해상도 라인의 패턴일 수 있으며, 각 라인은 다른 라인에 비해 우선적으로 에칭될 수 있다. 이 다중 라인 층의 위 또는 아래에 위치된 에칭 마스크를 사용하는 에칭은 또한 아래 놓인 층으로 전사되는 패턴을 정의한다. 2개 이상의 물질 층으로 이루어진 맨드렐을 갖는 것은 개방 공간을 채우지만 오버버든(overburden)을 남기는 스핀-온 역전 오버코트 물질을 에칭할 때와 같이 이들 물질 중 하나가 희생될 수 있게 한다. 에칭 마스크와 조합된 하나 이상의 에칭 라인은 서브 해상도 피쳐를 정의하는 결합된 에칭 마스크를 제공한다. 따라서, 본원의 방법은 블록킹(blocking) 또는 컷팅(cutting)과 같은 선택적 자기 정렬을 제공하는 일련의 물질을 제공한다. 하부 전사 층(underlying transfer layer) 또는 기억 층(memorization layer)과 결합되어, 서브 해상도 피쳐를 생성하기 위해 다수의 상이한 에칭 내성이 선택적으로 액세스될 수 있다.
일 실시형태는 기판을 패터닝하는 방법을 포함한다. 이러한 패터닝 방법은 기판의 타겟 층 상에 맨드렐을 형성하는 단계를 포함한다. 멘드렐은 적어도 2개의 물질 층으로 구성된다. 멘드렐은 제1 물질로 구성된 하부 층 및 제2 물질로 구성된 상부 층을 포함한다. 타겟 층은 제5 물질로 구성된다. 멘드렐의 측벽들 상에 측벽 스페이서들이 형성된다. 측벽 스페이서들은 제3 물질로 구성된다. 측벽 스페이서들 사이에 정의된 개방 공간을 적어도 부분적으로 충전하는 충전 물질이 기판 상에 성막된다. 충전 물질은 제4 물질로 구성된다. 제1 물질, 제3 물질, 및 제4 물질은 하나 이상의 특정 에칭 화학제에 대해 서로에 대해 상이한 에칭 내성을 갖는다. 제2 물질 및 제4 물질은 적어도 하나의 특정 에칭 화학제에 대해 동일한 에칭 내성을 갖는다. 충진 물질의 커버되지 않은 부분을 에칭하고 맨드렐의 상부 층의 커버되지 않은 부분을 에칭하는 에칭 프로세스가 실행된다.
물론, 여기서 설명하는 상이한 단계들의 논의의 순서는 명확함을 위해 제시된 것이다. 일반적으로, 이 단계들은 임의의 적합한 순서로 수행될 수 있다. 또한, 여기에서의 상이한 피처(feature), 기술, 구성 각각은 본 개시의 상이한 곳에서 논의될 수 있지만, 각 컨셉(concept)이 서로 독립적으로 또는 조합으로 실행될 수 있는 것이 의도된다. 따라서, 본 발명을 다수의 상이한 방식으로 실시하고 볼 수 있다.
본 개요 섹션은 본 개시 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 새로운 양태를 특정하지 않는다. 대신, 본 개요는 단지 종래 기술에 대응하는 새로운 포인트의 예비적 논의를 제공한다. 본 발명과 실시형태의 추가 세부사항 및/또는 가능한 관점을 위해, 독자(reader)는 추가로 아래에 논의되는 바와 같은 본 개시의 대응 도면과 상세한 설명 섹션으로 디렉팅된다.
다양한 본 발명의 실시형태 및 수반되는 많은 장점의 더 완전한 이해가 첨부된 도면과 함께 고려되는 다음의 상세한 설명을 참조하여 명백해질 것이다. 도면은 비례적으로 도시될 필요가 없으며, 그 대신 피처, 원리, 및 개념에 대한 예시에 역점을 둔다.
도 1 내지 도 7은 여기에 개시된 실시형태에 따른 프로세스 플로우를 나타내는 예시적 기판 세그먼트의 개략적 측단면도이다.
도 8 내지 도 10은 여기에 개시된 실시형태에 따른 프로세스 플로우를 나타내는 예시적 기판 세그먼트의 상면도이다.
도 11 및 도 12는 여기에 개시된 실시형태에 따른 프로세스 플로우를 나타내는 예시적 기판 세그먼트의 개략적 측단면도이다.
도 13 내지 도 18은 여기에 개시된 실시형태에 따른 프로세스 플로우를 나타내는 예시적 기판 세그먼트의 상면도이다.
도 19 내지 도 22는 여기에 개시된 실시형태에 따른 프로세스 플로우를 나타내는 예시적 기판 세그먼트의 개략적 측단면도이다.
여기에 개시된 기술은 고해상도 피처를 생성하기 위한 피치 감소(피치/피쳐 밀도 증가) 및 서브 해상도 피쳐의 피치 커팅을 위한 방법을 제공한다. 본원의 기술은 이중층 또는 다층 맨드렐을 형성하는 단계 및 맨드렐의 측벽을 따라 움직이는 물질의 하나 이상의 라인을 형성하는 단계를 포함한다. 상이한 물질은 상이한 에칭 특성 또는 내성을 가질 수 있고, 이에 따라 하나 이상의 물질을 선택적으로 에칭하여 피쳐를 생성하고 지정된 곳에서 커트 및 블록을 생성할 수 있다. 복수의 물질은 교번하는(alternating) 서브 해상도 라인의 패턴일 수 있으며, 각 라인은 다른 라인에 비해 우선적으로 에칭될 수 있다. 이 다중 라인 층의 위 또는 아래에 위치된 에칭 마스크를 사용하는 에칭은 또한 아래 놓인 층으로 전사되는 패턴을 정의한다. 2개 이상의 물질 층으로 이루어진 맨드렐을 갖는 것은 개방 공간을 채우지만 오버버든(overburden)을 남기는 스핀-온 역전 오버코트 물질을 에칭할 때와 같이 이들 물질 중 하나가 희생될 수 있게 한다. 에칭 마스크와 조합된 하나 이상의 에칭 라인은 서브 해상도 피쳐를 정의하는 결합된 에칭 마스크를 제공한다. 따라서, 본원의 방법은 블록킹(blocking) 또는 컷팅(cutting)과 같은 선택적 자기 정렬을 가능하게 하는 일련의 물질을 제공한다. 하부 전사 층 또는 기억 층과 결합되어, 서브 해상도 피쳐를 생성하기 위해 다수의 상이한 에칭 선택도가 액세스될 수 있다.
일 실시형태는 기판을 패터닝하는 방법을 포함한다. 기판의 타겟 층 상에 멘드렐이 형성 또는 제공된다. 멘드렐은 제1 물질의 하부 층 및 제2 물질의 상부 층을 포함하는 멘드렐을 가진 적어도 2개의 물질 층으로 구성된다. 타겟 층은 제5 물질로 구성된다. 도 3은 기판 상에 형성된 이러한 다중 층 멘드렐을 도시한다. 멘드렐(110)은 하부 층(115) 및 상부 층(112)을 포함한다. 멘드렐(110)은 타겟 층(107) 및 아래 놓인 층(109)을 포함할 수 있는 기판(105) 상에 배치된다. 마이크로 제조를 돕기 위해 다른 계면 필름, 코팅, 및 층들이 포함될 수 있다.
이러한 다중 층 맨드렐을 형성하는 몇가지 다른 방법이 있다. 이제 도 1을 참조하면, 스핀 온 증착, 물리적 기상 증착, 화학적 기상 증착 등의 종래의 성막 기술을 사용하여 기판(105) 상에 하부 층(115)이 성막될 수 있다. 하부 층(115)을 성막한 후에, 상부 층(112)은 마찬가지로 하부 층(115)의 상부에 형성된 상대적으로 평면이고 전체 층으로서 형성될 수 있다. 이러한 2개의 층이 성막되면, 릴리프 패턴(relief pattern)(103)이 기판 상에 형성될 수 있다. 릴리프 패턴(103)은 포토마스크를 통해 노출되고 현상되는 포토레지스트일 수 있다. 릴리프 패턴(103)의 현상을 돕기 위해, 반사 방지 코팅과 같은 다른 코팅 또는 층들(미도시)이 사용될 수 있다. 릴리프 패턴(103)이 형성된 후에, 이 릴리프 패턴은 멘드렐(110)을 형성하기 위한 에칭 마스크로서 사용될 수 있다. 릴리프 패턴(103)에 의해 커버되지 않은 물질을 제거하기 위해 이방성 에칭이 실행될 수 있다. 방향성 에칭을 사용하면, 멘드렐(110)의 대략 수직 측벽들이 형성될 수 있다. 상부 층(112)과 하부 층(115)은 상이한 물질이기 때문에, 멘드렐(110)을 형성하는 데 상이한 에칭 화학제가 사용될 수 있다. 도 2는 방향성 에칭 단계 후의 결과를 나타낸다. 멘드렐(110)을 형성한 후에, 릴리프 패턴(103)이 제거될 수 있다. 일부 실시형태에서, 상부 층(제2 멘드렐)은 반사 방지 코팅(antireflective coating; ARC) 필름이 아니다. 일부 종래의 프로세스 플로우에서, 반사 방지 코팅 또는 다른 계면 박막이 측벽 스페이서들을 형성할 때 마스킹 층 상에 남아 있을 수 있다. 그러나, 이 ARC 필름은 실제 패터닝 층 또는 기억 층과 비교하여 전형적으로 얇으며, 본원에서 평탄화 기술로부터 이익을 얻기에 충분히 두껍지 않다. 예를 들어, 이러한 ARC 필름은 측벽 스페이서의 상부 부분의 곡률보다 작은 두께를 가질 수 있고, 이에 따라 기판을 바닥층의 상부로 평탄화하는 것은 측벽 스페이서 라운딩을 제거하는 이점을 제공하지 않는다. 따라서, 맨드렐의 하부 층 및 상부 층은 포토리소그래피 노출에 의한 에칭 마스크를 생성하기 위한 필름을 가능하게 하는 임의의 ARC 성막 또는 다른 포토리소그래피 이전에 형성/성막될 수 있다. 상부 층은 스페이서 개방 에칭 프로세스로부터 기인한 측벽 스페이서의 상부 곡률 또는 라운딩보다 두껍거나 더 높도록(taller) 충분히 두껍게 형성될 수 있다.
이제 도 5를 참조하면, 멘드렐의 측벽 상에 측벽 스페이서(121)가 형성된다. 측벽 스페이서(121)는 제3 물질로 구성된다. 측벽 스페이서는 일반적으로 맨드릴 (110)의 측벽과 접촉하도록 형성되는 물질의 라인이다. 측벽 스페이서는, 도 4에 도시된 바와 같이, 기판 (105) 상에 등각 필름(conformal film)(120)을 성막함으로써 형성될 수 있다. 등각 필름(120)은 멘드렐(110) 주위를 감싸고 수평 표면 및 수직 표면 상에 비교적 동일한 두께를 갖는 필름을 제공한다. 등각 필름(120)을 방향성으로 에칭하여 측벽(수직 표면) 성막 아래의 수평 표면이 보호되는 것을 제외하고 수평 표면을 커버하지 않는 등각 필름(120)을 제거하는 스페이서 에칭 프로세스가 실행될 수 있다. 따라서, 측벽 스페이서(121)의 커버되지 않은 수직 표면들 사이에서 개방 공간(122)이 규정된다. 멘드렐(110)의 형상을 따라는 측벽 스페이서(121)가 얻어진다. 맨드렐(110)은 직선, 곡선, 굴곡부를 갖는 루트 라인(routed line) 등의 물질의 라인일 수 있다. 맨드렐(110)은 또한 메사(mesa), 실린더(cylinder) 등일 수 있다. 미세 가공 산업에서 알려진 바와 같이, 맨드렐은 일반적으로 수직으로 돌출하는 구조로서, 그 주위에 다른 구조체가 형성될 수 있으며, 일반적으로 사각 단면을 가지지만, 측벽은 사용된 물질 및 형성 프로세스에 따라 다양한 경사의 양(amounts of slope)를 가질 수 있다.
이제 도 6을 참조하면, 측벽 스페이서들(121) 사이에 규정된 개방 공간을 적어도 부분적으로 충전하는 충전 물질(130)이 기판 상에 성막된다. 충전 물질(130)은 제4 물질로 구성된다. 이러한 충전 물질은 기상 증착 기술 또는 스핀-온 증착 기술에 의해 성막될 수 있다. 스핀-온 증착을 사용하는 것은 그러한 충전 물질을 성막하는데 편리할 수 있지만, 이러한 성막은 전형적으로 오버코트 성막으로서 기판(105) 상에 물질의 오버버든을 남긴다. 도 6에서, 충전 물질(130)은 측벽 스페이서(121) 및 멘드렐(110)을 커버할 수 있다. 제1 물질(하부 층 (115)), 제3 물질(측벽 스페이서(121)), 및 제4 물질(충전 물질(130))은 이들 물질 각각이 상이한 에칭 내성을 가지기 때문에 모두 화학적으로 서로 상이하다. 그러나, 제2 물질 및 제4 물질은 주어진 에칭 화학제에 대해 동일한 에칭 내성을 갖는다. 예를 들어, 제2 물질 및 제4 물질은 동일하거나 유사한 에칭 특성을 가질 수 있다. 비 한정적 예로서, 제2 물질은 비결정성 탄소일 수 있고 제4 물질은 스핀-온 탄소(spin-on carbon)이다.
충전 물질(130)의 오버코트 아래에서, 기판은 본질적으로 상이한 에칭 내성의 물질의 다중 라인을 제공한다. 도 7은 하부 층(115)의 상부 표면 위의 모든 물질이 제거된 것처럼 기판(105)을 도시하는 기판(105)의 수평 단면도이다. 도 7은 다수의 물질로 이루어진 교대 라인이 있음을 예시하기 위해 도시된다. 이 특정 예에서는 A-B-C-B-A-B-C-B의 반복 패턴이 있다. 측벽 스페이서(121)는 균일한 분포를 가지며, 그 다음 측벽 스페이서(121) 사이의 영역은 맨드렐(110)과 충전 물질(130)에 의해 교대로 점유된다. 도 8은 기판을 덮은 충진 물질(130)을 갖는 기판(105)의 상면도를 도시한다.
도 9는 기판(105) 상에 형성된 에칭 마스크(141)를 갖는 기판(105)의 상면도이다. 에칭 마스크(141)는 기판(105)이 에칭제에 액세스할 수 있는 개구(146)를 규정한다. 이제 도 10 및 도 11을 참조하면, 충전 물질의 커버되지 않은 부분을 에칭하고 맨드렐의 상부 층의 커버되지 않은 부분을 에칭하는 에칭 프로세스가 실행된다. 이러한 특정 실시예에서, 커버되지 않은 부분은 에칭 마스크(141)에 의해 규정된다. 선택된 주어진 에칭 화학제는 충전 물질(130)을 에칭한다. 처음에는 오버버든이 제거되어, 측벽 스페이서(121) 및 상부 층(112)이 노출된다(uncovering). 상이한 에칭 내성을 갖는 측벽 스페이서의 경우, 측벽 스페이서가 에칭되는 것을 방지한다. 그러나, 상부 층(112)은 충전 물질(130)과 동일한 에칭 내성을 가지므로 충전 물질(130)로 에칭 제거된다(etched away). 일부 실시형태에서, 상부 층 및 충전 물질의 적어도 일부는 동시에 에칭된다. 제4 물질 및 제2 물질을 에칭하기 위해 동일한 에칭 화학제가 사용될 수 있다. 그 결과 이제 타겟 층(107)뿐만 아니라 맨드렐(110)의 하부 층(115)이 커버되지 않으며, 이들 모두는 개구(146)를 통해 보일 수 있다. 도 11은 에칭 마스크(141)에 의해 커버된 기판의 물질이 기판(105) 상에 남아있는 것을 도시하는 에칭 단계 후의 측면도이다.
따라서, 일부 실시형태에서, 충전 물질을 성막하는 것에 후속하여 그리고 에칭 프로세스를 실행하기 전에 기판 상에 릴리프 패턴이 형성된다. 릴리프 패턴은 기판의 일부를 노출시키는 개구부를 규정한다. 이어서, 에칭 프로세스는 에칭 마스크로서 릴리프 패턴을 사용한다.
일부 실시형태에서, 평탄화 프로세스는 패턴 전달 및 에칭 마스크 형성에 이익을 주기 위해 실행될 수 있다. 에칭 프로세스의 실행에 후속하여, 멘드렐(110)의 하부 층(115)을 평탄화 정지 물질 층으로서 사용하는 화학적 기계적 연마(chemical-mechanical polishing; CMP) 단계가 실행될 수 있다. 따라서, 화학적 기계적 연마 단계는 멘드렐의 하부 층의 상부 표면 위의 제3 물질을 제거한다. 환언하면, 측벽 스페이서의 상부는 상부(112) 및 오버버든 및 측벽 스페이서 사이의 충전 물질의 상부와 함께 슬라이스될(sliced off) 수 있다. 그 결과가 도 12에 도시되어 있다. 이러한 평탄화 단계는, 오버버든의 이소-덴스 바이어싱(iso-dense biasing)을 제거하는 것뿐만 아니라 측벽 스페이서의 모서리 라운딩을 완화하여 추가 에칭 및 패터닝을 위한 명확한 라인(well-defined line)을 제공할 수 있다. 도 13은 제1 에칭 프로세스로부터 커버되지 않은 타겟 층(107)의 부분뿐만 아니라 평탄화 이후의 물질의 3개의 라인을 나타내는 상부 층이다. CMP 기술은 반도체 제조 산업에 공지되어 있다. 하부 층(115)(제1 물질)은 실리콘 질화물과 같은 화학적 기계적 연마에 저항하는 물질로서 선택될 수 있다.
평탄화 단계는 임의의 에칭 전사 단계 전에 선택적으로 실행될 수 있다. 에칭 프로세스의 실행 전에, 멘드렐의 하부 층을 평탄화 정지 물질 층으로서 사용하는 화학적 기계적 연마 단계가 실행될 수 있다. 이러한 대안으로, 다중 라인 층이 형성되며, 이는 물질의 각 라인이 노출되지 않거나 에칭제에 액세스 가능하도록 평면이다. 따라서, 에칭 마스크를 형성한 후에, 임의의 노출된 물질이 선택적으로 에칭될 수 있다.
제2 에칭 마스크를 사용하여 멘드렐의 하부 층의 노출된 부분을 에칭하는 제2 에칭 프로세스가 실행될 수 있다. 도 14는 개구(147)를 규정하는 에칭 마스크(142)를 가진 기판(105)의 상면도를 도시한다. 본 실시예에서, 제2 에칭 프로세스는 제1 물질(하부 층(115))을 에칭한다. 이제 타겟 층(107)의 부분이 보이는 제2 에칭 단계의 결과가 도 15에 도시되어 있다. 도 16은 에칭 마스크(142)가 제거된 후의 상면도이다. 인식할 수 있는 바와 같이, 임의의 수의 패터닝 기술이 계속될 수 있다. 예를 들어, 타겟 층(107)의 커버되지 않은 부분은 타겟 층(107)으로의 전사를 위한 콘택트 개구일 수 있다. 이것은 하나 이상의 프로세스에서 실행될 수 있다. 타겟 층(107)은 기억 층으로서 사용될 수 있다. 다른 예시적 패터닝 플로우에서, 측벽 스페이서(121) 모두(제3 물질 또는 물질 B)는, 도 17에 도시된 바와 같이, 모두 제거될 수 있다. 도 17에서, 물질 A와 물질 C의 섹션들뿐만 아니라 물질 B 모두가 제거된다. 이어서, 물질 A와 물질 C의 나머지 부분은, 타겟 층(107)으로의 에칭을 위한 결합된 에칭 마스크로서 사용될 수 있고, 이어서 에칭 등에 의해 나머지 물질 A 및 물질 C가 제거될 수 있다. 예시적 결과가 도 18에 도시되어 있다.
다른 실시형태에서, 패터닝된 하드마스크 층(144)은 멘드렐(110)을 형성하기 전에 기판(105) 상에 형성될 수 있다. 도 19에 예시된 바와 같이, 패터닝된 하드마스크 층(144)은 타겟 층(107)의 상부 상에 형성될 수 있다. 다른 실시형태에서, 패터닝된 하드마스크 층(144)은 타겟 층(107) 아래 또는 다른 기억 층 아래에 형성될 수 있다. 다중 층 맨드렐을 갖는 다중 라인 층을 형성하기 전에 패터닝된 하드마스크 층(144)을 형성하는 하나의 이점은, 이러한 하드마스크가 비교적 평탄한 층 상에 형성될 수 있다는 것이다. 다중 라인 층의 상부에 하드마스크를 형성하는 것은 먼저 평탄화 충전물을 성막하는 것 또는 이소-덴스 바이어싱을 완화시키는 것을 포함할 수 있다.
이어서, 제1 에칭 프로세스를 실행하는 단계는 결합된 패턴을 타겟 층(107)으로 전사하는 단계를 포함할 수 있다. 이러한 결합된 패턴은 2개 이상의 측벽 스페이서에 걸쳐 있는 개구를 규정하는 패터닝된 하드마스크 층(144)을 갖는, 패터닝된 하드마스크 층(144), 멘드렐(110), 및 측벽 스페이서(121)에 의해 규정된다. 따라서, 패턴 전사는 자기 정렬될 수 있고 상이한 에칭 내성의 상이한 물질로 서브-해상도 피쳐를 형성하여, 패터닝된 하드마스크 층(144)을 더욱 좁히거나(narrowing), 오히려 어떤 피처가 타겟 층, 기억 층, 또는 아래 놓인 층들로 전사되는지를 더 좁힌다. 패터닝된 하드마스크 층(144)을 먼저 형성함으로써, 충전 물질은 선택적일 수 있다. 따라서, 하드마스크가 이미 아래에 형성되었기 때문에, 측별 스페이서들 사이의 개방 공간은 개구로 유지될 수 있다. 도 20은 다중 라인 층 및 패터닝된 하드마스크 층(144)을 아래에 타겟 층 (107)을 에칭하기 위한 결합된 에칭 마스크로서 사용하는 예시적인 결과를 도시한다. 도 21은 제1 에칭 단계가 실행된 후에, 기판(105)을 평탄화한 결과를 도시한다. 다른 실시형태는 도 22에 도시된 바와 같이, 충전 물질을 성막하는 단계 및 기판을 평탄화하는 단계를 포함할 수 있다. 도 22에서, 추가 에칭 마스크 또는 패터닝 층이 그 상부 상에 형성될 수 있도록, 에칭 마스크는 이미 다중 라인 층 아래에 배치되어 있고, 다중 라인 층은 이제 평탄화된다.
다른 실시형태에서, 멘드렐의 하부 층의 커버되지 않은 부분을 에칭하는 제2 에칭 단계가 실행될 수 있다. 이것은, 제2 결합된 패턴을 타겟 층으로 전사하는 단계를 포함할 수 있다. 제2 결합된 패턴은 측벽 스페이서, 충전 물질, 및 패터닝된 하드마스크 층에 의해 규정된다. 패터닝된 하드마스크 층은 2개 이상의 측벽 스페이서에 걸쳐 있는 개구를 규정한다. 패터닝된 하드마스크 층(144)은 충전 물질을 평탄화하는 단계를 선택적으로 포함할 수 있다.
다른 실시형태에서, 측벽 스페이서를 형성하는 단계는, 멘드렐의 노출된 측벽 상에 제1 측벽 스페이서를 형성하는 단계, 및 이어서, 제1 측벽 스페이서의 커버되지 않은 또는 노출된 측벽 상에 제5 물질의 제2 측벽 스페이서를 형성하는 단계를 포함한다. 제2 측벽 스페이서는 제1 측벽 스페이서에 대해 상이한 에칭 내성을 갖는다. 제1 물질, 제3, 물질, 제4 물질, 및 제5 물질은, 서로에 대해 상이한 에칭 내성을 가짐으로써, 모두 서로 화학적으로 상이하다.
다른 실시형태에서, 멘들렐은 3개 이상의 층을 가질 수 있다. 멘드렐은 제6 물질의 중간 층을 포함할 수 있다. 중간 층은 하부 층 위에 그리고 상부 층 아래에 배치된다. 제6 물질은 제1 물질 및 제2 물질에 대해 상이한 에칭 내성을 가질 수 있다. 멘드렐 내에 3개의 물질이 있는 경우, 가장 아래 물질은 멘드렐의 측벽 상에 형성된 측벽 스페이서와 동일한 물질로 선택될 수 있다. 이러한 기술로, 측벽 스페이서가 에칭되도록 선택될 때, 맨드릴 상에 임의의 돌출된 푸터(footer)가 에칭될 수 있다.
대체 실시형태는 기판의 타겟 층 상에 다중 라인 층을 형성함으로써 기판을 패터닝하는 방법을 포함한다. 다중 라인 층은 상이한 에칭 내성을 가진 2개 이상의 라인으로 구성된 교번 라인의 패턴을 가진 영역을 포함한다. 교번 라인의 패턴의 각 라인은, 수평 두께, 수직 높이를 갖고, 타겟 층에 걸쳐 연장된다. 교번 라인의 패턴의 각 라인은 다중 라인 층의 상부 표면 상에서 커버되지 않고 다중 라인 층의 하부 표면으로 수직으로 연장된다. 상이한 에칭 내성을 가진 2개 이상의 라인 중 적어도 하나의 라인은 제2 물질의 상부 층 및 제1 물질의 하부 층을 포함하는 상이한 에칭 내성의 적어도 2개의 물질을 가진 다중 층 라인을 포함한다. 다중 라인 층은 다중 층 라인의 각 사이드 상의 다중 층 라인과 접촉하여 배치되는 제3 물질의 라인을 포함한다.
대체 실시형태는 기판 상에 패터닝된 하드마스크 층을 형성하는 단계를 포함한다. 패터닝된 하드마스크 층은 아래 놓인 층의 일부를 마스킹하는 하드마스크 물질을 포함한다. 패터닝된 하드마스크 층은 패터닝된 하드마스크 층의 나머지 부분을 충전하는 충전 물질을 포함한다. 충전 물질은 하드마스크 물질에 대해 상이한 에칭 내성을 갖는다. 멘드렐은 패터닝된 하드마스크 층 상에 형성된다. 멘드렐은 적어도 2개의 물질 층으로 구성된다. 멘드렐은 제1 물질의 하부 층 및 제2 물질의 상부 층을 포함한다. 멘드렐의 측벽들 상에 측벽 스페이서들이 형성된다. 측벽 스페이서들은 제3 물질로 구성된다. 측벽 스페이서는 측벽 스페이서들의 노출된 측벽들 사이의 개방 공간을 규정한다. 도 19의 개방 공간(122)가 예이다. 아래 놓인 층으로 결합된 패턴을 전사하는 에칭 프로세스가 실행된다. 결합된 패턴은 멘드렐의 하부 층, 측벽 스페이서, 하드마스크 물질에 의해 규정되고, 에칭 프로세스는 멘드렐의 상부 층을 제거한다. 패터닝된 하드마스크 층의 충전 물질은 멘드렐의 상부 층과 동일한 에칭 내성을 가질 수 있다. 아래 놓인 층은 멘드렐의 상부 층과 동일한 에칭 내성을 가질 수 있다.
인식할 수 있는 바와 같이, 다수의 패터닝 변형들 및 제조 프로세스들이 본 원의 기술들을 사용하여 실행될 수 있다. 2개의 상이한 물질의 다중 층 맨드렐 및 제3 물질의 측벽 스페이서를 갖는 것은, 다중 층 맨드렐의 상부가 희생 층이 될 수 있을 뿐만 아니라, 다수의 상이한 에칭 선택도를 가능하게 할 수 있거나, 다중 라인 층 내의 하나의 라인을 갖는 것은, 다중 에칭 내성을 가지며, 이는 개념적으로 다수의 상이한 컬러를 갖는 것으로 설명될 수 있다.
여기에서, 다수의 상이한 물질 선택이 가능하다. 다중 층 맨드렐의 한 가지 장점은 금속 산화물이 스핀-온 충전 물질(반전 오버코트)에 필요하지 않다는 것이다. 멘드렐의 하부 층에 대해, 예시적 물질은 티타늄 산화물, 하프늄 산화물, 저온 질화물, 질화물, 산화물, 폴리 실리콘 등을 포함할 수 있다. 맨드렐의 상부 층에 대해, 물질 선택은 비정질 탄소, 다이아몬드 형 탄소, 스핀 온 탄소, 스핀 온 글래스, 비정질 실리콘, 폴리 실리콘, 질화물, 포토레지스트 등을 포함할 수 있다. 스페이서 물질은, 산화물, 질화물, 티타늄 산화물, 알루미늄 산화물 등을 포함할 수 있지만, 이것에 한정되지 않는다. 충전 물질은 금속 산화물, 티타늄 산화물, 주석 산화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 나노 입자 반전제, 스핀 온 카본, 스핀 온 글래스, 또는 다른 등각의 기계적으로 안정된 물질을 포함할 수 있다. 인식할 수 있는 바와 같이, 상이한 에칭 내성의 라인을 선택하도록 주의하면서 각 라인에 대해 다수의 물질이 선택될 수 있다. 따라서, 본원의 자기 정렬된 블록을 제공하는 기술로, 주어진 리소그래피 시스템의 해상도에서 생성된 주어진 에칭 마스크는, 전달하기 원하는 패턴보다 실질적으로 클 수 있지만, 상이한 에칭 내성의 물질의 다중 라인과 결합된, 서브 해상도 피쳐가 생성될 수 있다.
이전 설명에서, 프로세싱 시스템의 특정 기하학적 구조 및 다양한 컴포넌트의 설명과 여기에서 사용되는 프로세스 등의 특정 세부사항이 명시되어 있다. 그러나, 여기에서의 기술들은 본 명세서에서 이들 특정 세부 사항에서 벗어난 다른 실시형태로 실시될 수고, 이러한 세부 사항은 한정이 아닌 설명을 위한 것임이 이해되어야 한다. 여기서 설명한 실시형태는 도면을 참조하여 설명되었다. 마찬가지로, 설명을 목적으로, 특정 도면부호, 물질, 및 구성은 전체 이해를 제공하기 위해 명시되었다. 그럼에도 불구하고, 실시형태는 이러한 특정 세부사항 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성을 갖는 컴포넌트들은 유사한 도면부호로 표시되었고, 이에 따라 모든 불필요한 설명은 생략될 수 있다.
다수의 실시형태에 대한 이해를 돕기 위해 다수의 불연속 동작으로서 다양한 기술이 설명되었다. 설명의 순서는 이들 동작이 필연적으로 순서 의존적이라는 것을 의미하는 것으로 이해되지 않아야 한다. 실제로, 이러한 동작들은 제시된 순서대로 수행될 필요는 없다. 설명된 동작들은 설명된 실시형태와 상이한 순서로 수행될 수 있다. 다양한 추가적 동작이 수행될 수 있고, 그리고/도는 설명된 동작이 추가 실시형태에서 생략될 수 있다.
여기서 사용된 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 프로세싱되는 대상을 나타낸다. 기판은, 디바이스, 특정 반도체, 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조를 포함할 수 있고, 예컨대 반도체 웨이퍼, 레티클, 또는 박막과 같은 베이스 기판 구조 상의 또는 위에 놓인 층과 같은 베이스 기판 구조가 될 수 있다. 따라서, 기판은, 임의의 특정 베이스 구조, 아래에 놓인 층, 또는 위에 놓인 층, 패터닝되거나 패터닝되지 않은 것에 한정되지 않지만 임의의 층 또는 베이스 구조, 및 층 및/또는 베이스 구조의 임의의 조합을 포함하는 것으로 생각된다. 본 명세서는 특정 타입의 기판을 참조할 수 있지만, 이것은 예시만을 위한 것이다.
본 발명의 동일한 목적을 여전히 달성하면서 설명된 기술의 동작에 다수의 변형이 이루어질 수 있다는 것을 통상의 기술자도 이해할 것이다. 이러한 변형은 본 명세서의 범위에 의해 커버되는 것으로 의도된다. 따라서, 본 발명의 실시형태의 이전 설명은 한정을 의도하지 않는다. 대신, 본 발명의 실시형태에 대한 모든 한정은 이하의 청구범위에서 제시된다.

Claims (20)

  1. 기판을 패터닝하는 방법에 있어서,
    기판의 타겟 층 상에 멘드렐(mendrel) - 상기 멘드렐은 적어도 2개의 물질 층들로 구성되고, 제1 물질로 구성된 하부 층 및 제2 물질로 구성된 상부 층을 포함하고, 상기 타겟 층은 제5 물질로 구성됨 - 을 형성하는 단계;
    상기 멘드렐의 측벽들 상에 측벽 스페이서들 - 상기 측벽 스페이서들은 제3 물질로 구성됨 - 을 형성하는 단계;
    상기 기판 상에, 상기 측벽 스페이서들 사이에 규정된 개방 공간들을 적어도 부분적으로 충전하는 충전 물질을 성막하는 단계로서, 상기 충전 물질은 제4 물질로 구성되고, 상기 제1 물질, 상기 제3 물질 및 상기 제4 물질은 하나 이상의 특정 에칭 화학제(chemistry)에 대하여 서로 상이한 에칭 내성을 갖고, 상기 제2 물질 및 상기 제4 물질은 적어도 하나의 특정 에칭 화학제에 대하여 동일한 에칭 내성을 갖는 것인, 상기 충전 물질을 성막하는 단계; 및
    상기 충전 물질의 커버되지 않은 부분을 에칭하고 상기 멘드렐의 상기 상부 층의 커버되지 않은 부분을 에칭하는 에칭 프로세스를 실행하는 단계
    를 포함하는, 기판을 패터닝하는 방법.
  2. 제1항에 있어서,
    상기 충전 물질을 성막하는 단계에 후속하여 그리고 상기 에칭 프로세스를 실행하는 단계 전에, 상기 기판 상에 릴리프 패턴(relief pattern)을 형성하는 단계를 더 포함하고, 상기 릴리프 패턴은 상기 기판의 일부를 커버하지 않는 개구를 규정하고, 상기 에칭 프로세스는 상기 릴리프 패턴을 에칭 마스크로서 사용하는 것인, 기판을 패터닝하는 방법.
  3. 제2항에 있어서,
    상기 에칭 프로세스를 실행하는 단계에 후속하여, 상기 멘드렐의 상기 하부 층을 평탄화 정지 물질 층으로서 사용하여, 상기 멘드렐의 상기 하부 층의 상부 표면 위의 상기 제3 물질을 제거하는 화학적 기계적 연마 단계를 더 포함하는, 기판을 패터닝하는 방법.
  4. 제2항에 있어서,
    상기 에칭 프로세스를 실행하는 단계 전에 그리고 상기 릴리프 패턴을 형성하는 단계 전에, 상기 멘드렐의 상기 하부 층을 평탄화 정지 물질 층으로서 사용하여, 상기 멘드렐의 상기 하부 층의 상부 표면 위의 상기 제3 물질을 제거하는 화학적 기계적 연마 단계를 더 포함하는, 기판을 패터닝하는 방법.
  5. 제2항에 있어서,
    제2 에칭 마스크를 사용하여 상기 멘드렐의 상기 하부 층의 커버되지 않은 부분을 에칭하는 제2 에칭 프로세스를 실행하는 단계를 더 포함하는, 기판을 패터닝하는 방법.
  6. 제1항에 있어서,
    상기 멘드렐을 형성하는 단계 전, 상기 측벽 스페이서들을 형성하는 단계 전, 및 상기 충전 물질을 성막하는 단계 전에, 상기 기판 상에 패터닝된 하드마스크 층을 형성하는 단계를 더 포함하고, 상기 패터닝된 하드마스크 층은 에칭 마스크를 규정하고, 상기 타겟 층 위에 배치되는 것인, 기판을 패터닝하는 방법.
  7. 제6항에 있어서,
    상기 에칭 프로세스를 실행하는 단계는, 상기 측벽 스페이서들, 상기 멘드렐, 및 상기 패터닝된 하드마스크 층에 의해 규정된 결합 패턴을 상기 타겟 층으로 전사하는 단계를 포함하고, 상기 패터닝된 하드마스크 층은 2개 이상의 측벽 스페이서에 걸쳐 있는 개구를 규정하는 것인, 기판을 패터닝하는 방법.
  8. 제6항에 있어서,
    상기 멘드렐의 상기 하부 층의 커버되지 않은 부분을 에칭하는 제2 에칭 프로세스를 실행하는 단계를 더 포함하고, 상기 제2 에칭 프로세스를 실행하는 단계는, 상기 측벽 스페이서들, 상기 충전 물질, 및 상기 패터닝된 하드마스크 층에 의해 규정된 제2 결합 패턴을 상기 타겟 층으로 전사하는 단계를 포함하고, 상기 패터닝된 하드마스크 층은 2개 이상의 측벽 스페이서에 걸쳐 있는 개구를 규정하는 것인, 기판을 패터닝하는 방법.
  9. 제1항에 있어서,
    상기 기판 상에 충전 물질을 성막하는 단계는 스핀 온 증착을 통해 성막하는 단계를 포함하는 것인, 기판을 패터닝하는 방법.
  10. 제9항에 있어서,
    상기 스핀 온 증착은 상기 측벽 스페이서들 및 상기 멘드렐의 적어도 일부를 커버하는 제4 물질의 오버버든(overburden)을 초래하는 것인, 기판을 패터닝하는 방법.
  11. 제1항에 있어서,
    상기 멘드렐은 상기 기판 상에 상기 하부 층을 성막하는 단계, 상기 하부 층 상에 상기 상부 층을 성막하는 단계, 및 동일한 에칭 마스크 패턴을 사용하여 상기 상부 층 및 상기 하부 층을 통해 이방성 에칭을 하는 단계에 의해 형성되고, 상기 상부 층은 반사 방지 코팅 필름이 아닌 것인, 기판을 패터닝하는 방법.
  12. 제1항에 있어서,
    상기 상부 층 및 상기 충전 물질의 적어도 일부는 동시에 에칭되고, 상기 제4 물질 및 상기 제2 물질을 에칭하기 위해 동일한 에칭 화학제가 사용되는 것인, 기판을 패터닝하는 방법.
  13. 제1항에 있어서,
    상기 제1 물질, 상기 제3 물질, 및 상기 제4 물질은 모두 서로에 대하여 상이한 에칭 내성을 갖는 것에 의해 서로 화학적으로 상이한 것인, 기판을 패터닝하는 방법.
  14. 제13항에 있어서,
    상기 제1 물질, 상기 제3 물질, 상기 제4 물질, 및 상기 제5 물질은 모두 서로에 대하여 상이한 에칭 내성을 갖는 것에 의해 서로 화학적으로 상이한 것인, 기판을 패터닝하는 방법.
  15. 제1항에 있어서,
    상기 측벽 스페이서들을 형성하는 단계는 상기 멘드렐의 노출된 측벽들 상에 제1 측벽 스페이서들을 형성하는 단계, 및 이어서 상기 제1 측벽 스페이서들의 노출된 측벽 상에 제2 측벽 스페이서들을 형성하는 단계를 포함하고, 상기 제2 측벽 스페이서들은 상기 제1 측벽 스페이서들에 대하여 상이한 에칭 내성을 갖는 것인, 기판을 패터닝하는 방법.
  16. 제1항에 있어서,
    상기 멘드렐은 제6 물질의 중간 층을 포함하고, 상기 중간 층은 상기 하부 층의 위에 그리고 상기 상부 층의 아래에 배치되고, 상기 제6 물질은 상기 제1 물질 및 상기 제2 물질에 대하여 상이한 에칭 내성을 갖는 것인, 기판을 패터닝하는 방법.
  17. 기판을 패터닝하는 방법에 있어서,
    기판의 타겟 층 위에 다중 라인 층(multi-line layer)을 형성하는 단계를 포함하고,
    상기 다중 라인 층은 상이한 에칭 내성을 가진 2개 이상의 라인으로 구성된 교번 라인들의 패턴을 가진 영역을 포함하고,
    상기 교번 라인들의 패턴의 각 라인은 수평 두께, 수직 높이를 갖고 상기 타겟 층을 가로질러 연장되고,
    상기 교번 라인들의 패턴의 각 라인은 상기 다중 라인 층의 상부 표면 상에서 커버되지 않고 상기 다중 라인 층의 하부 표면으로 수직으로 연장되고,
    상이한 에칭 내성을 가진 상기 2개 이상의 라인 중 적어도 하나의 라인은 제1 물질의 하부 층 및 제2 물질의 상부 층을 포함하는 상이한 에칭 내성의 적어도 2개의 물질을 가진 다중 층 라인을 포함하고,
    상기 다중 라인 층은 상기 다중 층 라인의 각 사이드(side) 상의 상기 다중 층 라인과 접촉하여 배치되는 제3 물질의 라인을 포함하는 것인, 기판을 패터닝하는 방법.
  18. 기판을 패터닝하는 방법에 있어서,
    기판 상에 패터닝된 하드마스크 층을 형성하는 단계로서, 상기 패터닝된 하드마스크 층은 아래 놓인 층의 일부를 마스킹하는 하드마스크 물질을 포함하고, 상기 패터닝된 하드마스크 층은 상기 패터닝된 하드마스크 층의 나머지 부분을 충전하는 충전 물질을 포함하고, 상기 충전 물질은 상기 하드마스크 물질에 대하여 상이한 에칭 내성을 갖는 것인, 상기 패터닝된 하드마스크 층을 형성하는 단계;
    상기 패터닝된 하드마스크 층 상에 멘드렐을 형성하는 단계로서, 상기 멘드렐은 적어도 2개의 물질 층들로 구성되고, 상기 멘드렐은 제1 물질의 하부 층 및 제2 물질의 상부 층을 포함하는 것인, 상기 멘드렐을 형성하는 단계;
    상기 멘드렐의 측벽들 상에 측벽 스페이서들을 형성하는 단계로서, 상기 측벽 스페이서들은 제3 물질로 구성되고, 상기 측벽 스페이서들은 상기 측벽 스페이서들의 노출된 측벽들 사이의 개방 공간을 규정하는 것인, 상기 측벽 스페이서들을 형성하는 단계; 및
    상기 아래 놓인 층으로 결합 패턴을 전사하는 에칭 프로세스를 실행하는 단계로서, 상기 결합 패턴은 상기 멘드렐의 상기 하드마스크 물질, 상기 측벽 스페이서들, 및 상기 하부 층에 의해 규정되고, 상기 에칭 프로세스는 상기 멘드렐의 상기 상부 층을 제거하는 것인, 상기 에칭 프로세스를 실행하는 단계
    를 포함하는, 기판을 패터닝하는 방법.
  19. 제18항에 있어서,
    상기 패터닝된 하드마스크 층의 충전 물질은 상기 멘드렐의 상기 상부 층과 동일한 에칭 내성을 갖는 것인, 기판을 패터닝하는 방법.
  20. 제18항에 있어서,
    상기 아래 놓인 층은 상기 멘드렐의 상기 상부 층과 동일한 에칭 내성을 갖는 것인, 기판을 패터닝하는 방법.
KR1020187032888A 2016-04-14 2017-04-14 복수의 물질들을 가진 층을 사용하여 기판을 패터닝하는 방법 KR102346568B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662322603P 2016-04-14 2016-04-14
US62/322,603 2016-04-14
PCT/US2017/027693 WO2017181057A1 (en) 2016-04-14 2017-04-14 Method for patterning a substrate using a layer with multiple materials

Publications (2)

Publication Number Publication Date
KR20180125614A true KR20180125614A (ko) 2018-11-23
KR102346568B1 KR102346568B1 (ko) 2021-12-31

Family

ID=60039021

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187032888A KR102346568B1 (ko) 2016-04-14 2017-04-14 복수의 물질들을 가진 층을 사용하여 기판을 패터닝하는 방법

Country Status (6)

Country Link
US (2) US10460938B2 (ko)
JP (1) JP7009681B2 (ko)
KR (1) KR102346568B1 (ko)
CN (1) CN109075123B (ko)
TW (1) TWI661466B (ko)
WO (1) WO2017181057A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US20180138078A1 (en) * 2016-11-16 2018-05-17 Tokyo Electron Limited Method for Regulating Hardmask Over-Etch for Multi-Patterning Processes
KR20180093798A (ko) 2017-02-13 2018-08-22 램 리써치 코포레이션 에어 갭들을 생성하는 방법
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10366917B2 (en) * 2018-01-04 2019-07-30 Globalfoundries Inc. Methods of patterning variable width metallization lines
CN111771264A (zh) * 2018-01-30 2020-10-13 朗姆研究公司 在图案化中的氧化锡心轴
CN111886689A (zh) 2018-03-19 2020-11-03 朗姆研究公司 无倒角通孔集成方案
US10573520B2 (en) 2018-06-12 2020-02-25 International Business Machines Corporation Multiple patterning scheme integration with planarized cut patterning
US10950442B2 (en) * 2018-07-06 2021-03-16 Tokyo Electron Limited Methods to reshape spacers for multi-patterning processes using thermal decomposition materials
EP3660890B1 (en) * 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
KR102643106B1 (ko) 2019-06-27 2024-02-29 램 리써치 코포레이션 교번하는 에칭 및 패시베이션 프로세스
US11776812B2 (en) * 2020-05-22 2023-10-03 Tokyo Electron Limited Method for pattern reduction using a staircase spacer

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008512002A (ja) * 2004-09-02 2008-04-17 マイクロン テクノロジー，インコーポレイテッド ピッチ増倍を使用する集積回路の製造方法
JP2009506576A (ja) * 2005-08-31 2009-02-12 マイクロン テクノロジー， インク． ピッチ増倍コンタクトを形成する方法
US20100144150A1 (en) * 2008-12-04 2010-06-10 Micron Technology, Inc. Methods of Fabricating Substrates
WO2010096363A2 (en) * 2009-02-19 2010-08-26 Arkema Inc. Nanofabrication method
US20130122686A1 (en) * 2011-11-16 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse Tone STI Formation
US20130302981A1 (en) * 2010-07-14 2013-11-14 Micron Technology, Inc. Semiconductor Constructions And Methods Of Forming Patterns
US20140051251A1 (en) * 2011-05-05 2014-02-20 Micron Technology, Inc. Methods Of Forming a Pattern on a Substrate
US20150243518A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640639B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US8883621B2 (en) * 2012-12-27 2014-11-11 United Microelectronics Corp. Semiconductor structure and method of fabricating MOS device
TWI545618B (zh) * 2014-02-23 2016-08-11 東京威力科創股份有限公司 用於平坦化之基板圖案化方法
WO2015126829A1 (en) 2014-02-23 2015-08-27 Tokyo Electron Limited Method for patterning a substrate for planarization
US9601378B2 (en) * 2015-06-15 2017-03-21 International Business Machines Corporation Semiconductor fins for FinFET devices and sidewall image transfer (SIT) processes for manufacturing the same
US10249501B2 (en) * 2016-03-28 2019-04-02 International Business Machines Corporation Single process for liner and metal fill
US10079180B1 (en) * 2017-03-14 2018-09-18 United Microelectronics Corp. Method of forming a semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008512002A (ja) * 2004-09-02 2008-04-17 マイクロン テクノロジー，インコーポレイテッド ピッチ増倍を使用する集積回路の製造方法
JP2009506576A (ja) * 2005-08-31 2009-02-12 マイクロン テクノロジー， インク． ピッチ増倍コンタクトを形成する方法
US20100144150A1 (en) * 2008-12-04 2010-06-10 Micron Technology, Inc. Methods of Fabricating Substrates
WO2010096363A2 (en) * 2009-02-19 2010-08-26 Arkema Inc. Nanofabrication method
US20130302981A1 (en) * 2010-07-14 2013-11-14 Micron Technology, Inc. Semiconductor Constructions And Methods Of Forming Patterns
US20140051251A1 (en) * 2011-05-05 2014-02-20 Micron Technology, Inc. Methods Of Forming a Pattern on a Substrate
US20130122686A1 (en) * 2011-11-16 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse Tone STI Formation
US20150243518A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers

Also Published As

Publication number Publication date
CN109075123A (zh) 2018-12-21
WO2017181057A1 (en) 2017-10-19
TWI661466B (zh) 2019-06-01
US20200066522A1 (en) 2020-02-27
US10460938B2 (en) 2019-10-29
JP2019514066A (ja) 2019-05-30
KR102346568B1 (ko) 2021-12-31
JP7009681B2 (ja) 2022-01-26
CN109075123B (zh) 2023-05-09
US11107682B2 (en) 2021-08-31
US20170301552A1 (en) 2017-10-19
TW201742114A (zh) 2017-12-01

Similar Documents

Publication Publication Date Title
KR102346568B1 (ko) 복수의 물질들을 가진 층을 사용하여 기판을 패터닝하는 방법
US9818611B2 (en) Methods of forming etch masks for sub-resolution substrate patterning
CN109155238B (zh) 使用具有多种材料的层对基底进行图案化的方法
CN108369899B (zh) 形成用于亚分辨率基板图案化的蚀刻掩模的方法
KR101860251B1 (ko) 평탄화를 위해 기판을 패터닝하는 방법
TWI633583B (zh) 形成記憶體fin圖案的方法與系統
JP2018531506A6 (ja) サブ解像度基板パターニングのためのエッチングマスクを形成する方法
CN109075124B (zh) 使用具有多种材料的层对基底进行图案化的方法
CN109983564B (zh) 亚分辨率衬底图案化的方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant