CN116741626A - 一种半导体结构的制备方法及半导体结构 - Google Patents

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Abstract

本公开实施例提供一种半导体结构的制备方法和半导体结构。其中，所述制备方法包括：提供待处理结构，所述待处理结构包括衬底、层叠设置于所述衬底上方的蚀刻目标层、底部掩膜层和第一掩膜层；图案化所述第一掩膜层形成第一图案，所述第一图案暴露部分所述底部掩膜层；在所述第一掩膜层的侧壁上形成具有竖直侧壁形貌的间隔件；去除所述第一掩膜层；采用填充层填充所述间隔件之间的间隙，其中，所述间隔件的材料和所述填充层的材料具有高蚀刻选择比；去除所述间隔件。

Description

一种半导体结构的制备方法及半导体结构
技术领域
本公开涉及但不限于半导体技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。
背景技术
随着半导体技术节点以及机台的演进，集成电路中器件的密集度越来越高，半导体器件的特征关键尺寸(CD)不断减小，已逼近达到光刻的光学物理极限，以现有的光刻工艺形成的掩膜图形难以满足半导体器件持续减小的特征关键尺寸的需求，限制了半导体技术的发展。如何优化精细图案的制备工艺成为亟需解决的问题。
发明内容
本公开实施例提供一种半导体结构的制备方法，包括：提供待处理结构，所述待处理结构包括衬底、层叠设置于所述衬底上方的蚀刻目标层、底部掩膜层和第一掩膜层；图案化所述第一掩膜层形成第一图案，所述第一图案暴露部分所述底部掩膜层；在所述第一掩膜层的侧壁上形成具有竖直侧壁形貌的间隔件；去除所述第一掩膜层；采用填充层填充所述间隔件之间的间隙，其中，所述间隔件的材料和所述填充层的材料具有高蚀刻选择比；去除所述间隔件。
在一些实施例中，在去除所述间隔件之后，所述方法还包括：在所述填充层上形成第二掩膜层；刻蚀所述第二掩膜层形成第二图案，所述第二图案暴露部分所述填充层；以第二掩膜层为掩膜图案化所述填充层，形成填充层掩膜。
在一些实施例中，在形成所述填充层掩膜之后，所述方法还包括：以所述填充层掩膜为掩膜图案化所述底部掩膜层，形成第三图案，所述第三图案暴露部分所述蚀刻目标层；以所述底部掩膜层为掩膜图案化所述蚀刻目标层。
在一些实施例中，所述间隔件与所述填充层的材料的刻蚀选择比大于或等于100。
在一些实施例中，所述间隔件的材料的杨氏模量大于或等于25GPa。
在一些实施例中，所述填充层的材料包括氧化物。
在一些实施例中，所述间隔件的材料包括多晶硅、氮化硅或者金属氧化物。
在一些实施例中，在所述第一掩膜层的侧壁上形成具有竖直侧壁形貌的间隔件，包括：形成覆盖所述第一掩膜层和所述底部掩膜层表面的间隔层；去除覆盖所述第一掩膜层顶部的间隔层和所述底部掩膜层表面的间隔层，保留所述第一掩膜层侧壁上的间隔层，形成具有竖直侧壁形貌的间隔件。
在一些实施例中，去除所述间隔件，包括：采用气体刻蚀工艺去除所述间隔件，所述气体包括氯气和溴化氢。
在一些实施例中，去除所述第一掩膜层，包括：采用灰化工艺去除所述第一掩膜层。
在一些实施例中，图案化所述第一掩膜层，包括：在所述第一掩膜层的上方沉积第三掩膜层；图案化所述第三掩膜层和所述第一掩膜层；去除所述第三掩膜层，保留所述第一掩膜层。
在一些实施例中，图案化所述第三掩膜层和第一掩膜层，包括：在所述第三掩膜层的上方形成光刻胶层；图案化所述光刻胶层，形成第一图案化光刻胶层，所述第一图案化光刻胶层暴露出所述第三掩膜层；以第一图案化光刻胶层为掩膜刻蚀所述第三掩膜层和所述第一掩膜层。
在一些实施例中，采用填充层填充所述间隔件之间的间隙，包括：在所述底部掩膜层上形成填充层，所述填充层填充相邻所述间隔件的间隙并覆盖所述间隔件；平面化所述填充层，使得所述填充层的上表面和所述间隔件的上表面齐平。
在一些实施例中，所述底部掩膜层包括第一底部掩膜层和第二底部掩膜层，所述第二底部掩膜层位于所述第一底部掩膜层的上方。
本公开实施例还提供一种半导体结构，所述半导体结构采用上述任一项所述的方法制成。
本公开实施例提供一种半导体结构的制备方法和半导体结构。其中，所述制备方法包括：提供待处理结构，所述待处理结构包括衬底、层叠设置于所述衬底上方的蚀刻目标层、底部掩膜层和第一掩膜层；图案化所述第一掩膜层形成第一图案，所述第一图案暴露部分所述底部掩膜层；在所述第一掩膜层的侧壁上形成具有竖直侧壁形貌的间隔件；去除所述第一掩膜层；采用填充层填充所述间隔件之间的间隙，其中，所述间隔件的材料和所述填充层的材料具有高蚀刻选择比；去除所述间隔件。本公开实施例采用先形成竖直侧壁形貌的间隔件，再沉积填充层并去除间隔件形成凹陷的方法，形成对应图案的掩膜，间隔件和所述填充层具有高蚀刻选择比可以提高图案转移的一致性，提高形成图案化结构的精细程度。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例的半导体结构的制备方法的流程图；
图2a至图2n为本发明实施例提供的半导体结构在制备过程中的器件结构图；
图3为本公开提供的另一实施例的半导体结构的器件结构图。
附图标记：
201-衬底；203-蚀刻目标层；205-底部掩膜层；2051-第一底部掩膜层；2052-第二底部掩膜层；207-第一掩膜层；209-第三掩膜层；211-第一图案化光刻胶层；211’-第二图案化光刻胶层；213-间隔层；2131-间隔件；215-填充层；2151-填充层掩膜；217-第二掩膜层；2171-下层第二掩膜层；2172-上层第二掩膜层；20a-外围单元区域；20b-阵列单元区域。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
相关技术中的图案化工艺，容易产生例如桥接、断裂、角落处填充质量差等问题，往往难以形成精细的图案化结构。
基于此，本公开实施例提供了一种半导体结构的制备方法，参考附图1，所述制备方法包括：
步骤101：提供待处理结构，所述待处理结构包括衬底、层叠设置于所述衬底上方的蚀刻目标层、底部掩膜层和第一掩膜层；
步骤102：图案化所述第一掩膜层形成第一图案，所述第一图案暴露部分所述底部掩膜层；
步骤103：在所述第一掩膜层的侧壁上形成具有竖直侧壁形貌的间隔件；
步骤104：去除所述第一掩膜层；
步骤105：采用填充层填充所述间隔件之间的间隙，其中，所述间隔件的材料和所述填充层的材料具有高蚀刻选择比；
步骤106：去除所述间隔件。
本公开实施例采用先形成竖直侧壁形貌的间隔件，再沉积填充层并去除间隔件形成凹陷的方法，形成对应图案的掩膜，间隔件和所述填充层具有高蚀刻选择比可以提高图案转移的一致性，提高形成图案化结构的精细程度。
下面结合附图2a-2n对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。
所述方法开始于步骤101，如图2a所示，提供待处理结构，所述待处理结构包括衬底201、层叠设置于所述衬底上方的蚀刻目标层203、底部掩膜层205和第一掩膜层207。
这里，所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。具体的，所述衬底可以为但不仅限于晶圆。
作为示例，所述蚀刻目标层203可以为位于衬底上的待刻蚀材料层，譬如，包括但不限于多晶硅层或金属层，在一些实施例中也可以为衬底；即后续需要刻蚀的目标层即可以为位于基板上的多晶硅层，也可以为位于衬底上的金属层，还可以为衬底自身。在一些实施例中，所述蚀刻目标层203可以为钨(W)。
在一些实施例中，参见附图2a，所述底部掩膜层205包括第一底部掩膜层2051和第二底部掩膜层2052，所述第二底部掩膜层2052位于所述第一底部掩膜层2051的上方。其中，底部掩膜层205不仅参与图形传递，还作为刻蚀阻挡层使用，以保护蚀刻目标层，避免后续形成填充层掩膜的工艺破坏蚀刻目标层。采用多层结构的掩膜层，可以提高线宽一致性及边缘粗糙度。这里，所述第一底部掩膜层2051的材料可以包括但不仅限于非晶形碳层(Amorphous Carbon Layer，ACL)，所述第二底部掩膜层2052的材料可以包括但不仅限于氮化硅(SiN)或氮氧化硅(SiON)。更具体的，所述第二底部掩膜层的材料可以为富硅的氮氧化硅。在实际操作中，所述底部掩膜层205的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
这里，所述第一掩膜层207可以包括但不仅限于非晶形碳层(Amorphous CarbonLayer，ACL)。在实际操作中，所述第一掩膜层207的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接着，如图2b-2d所示，执行步骤102，图案化所述第一掩膜层207形成第一图案，所述第一图案暴露部分所述底部掩膜层205。
在一些实施例中，如图2b-2d所示，图案化所述第一掩膜层207，包括：在所述第一掩膜层207的上方沉积第三掩膜层209；图案化所述第三掩膜层209和所述第一掩膜层207；去除所述第三掩膜层209，保留所述第一掩膜层207。如此，去除顶部的帽层结构，后续沉积高模量的间隔层后，可以一步刻蚀形成对称的间隔件。
具体的，首先，参见附图2b，在所述第一掩膜层207的上方沉积第三掩膜层209。这里，所述第三掩膜层的材料可以包括但不仅限于氧化物或氮氧化硅(SiON)，示例性的，例如氧化硅(SiO2)或富氧的氮氧化硅。在实际操作中，所述第三掩膜层的形成工艺包括但不限于采用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接着，参见附图2c，图案化所述第三掩膜层209和所述第一掩膜层207。
在一些实施例中，图案化所述第三掩膜层209和第一掩膜层207，包括：在所述第三掩膜层209的上方形成光刻胶层(PR)；图案化所述光刻胶层，形成第一图案化光刻胶层211，所述第一图案化光刻胶层211暴露出所述第三掩膜层209；以第一图案化光刻胶层211为掩膜刻蚀所述第三掩膜层209和所述第一掩膜层207。例如，于所述第三掩膜层209上旋涂光刻胶，并通过掩膜版对所述光刻胶进行图案化。图案化所述第三掩膜层209和第一掩膜层207的工艺并不仅限于此，在其它实施例中，也可以在第三掩膜层209表面通过自对准双重构图(SADP)工艺或者自对准四重构图(SAQP)工艺图案化所述第三掩膜层209和第一掩膜层207。
最后，参见附图2d，去除所述第三掩膜层209，保留所述第一掩膜层207。这里，可以采用干法刻蚀工艺去除所述第三掩膜层209，所述干法刻蚀工艺包括溅射与离子束铣蚀、等离子刻蚀(Plasma Etching)，高压等离子刻蚀，高密度等离子体(HDP)刻蚀，反应离子刻蚀(RIE)等。
在一些实施例中，所述光刻胶层还包括含Si的抗反射涂层(SiARC)，所述抗反射涂层覆盖所述第三掩膜层209的表面。如此，可以吸收光刻反射光，提高光刻工艺中线宽解析度。
接下来，执行步骤103，如图2f所示，在所述第一掩膜层207的侧壁上形成具有竖直侧壁形貌的间隔件2131。
在一些实施例中，所述间隔件2131的材料的杨氏模量大于或等于25GPa。在实际操作中，所述间隔件2131的材料的杨氏模量范围例如可以为25GPa-250GPa，示例性的，例如可以为28Gpa、46Gpa、190GPa或230GPa。选择合适杨氏模量的间隔件，在后续去除第一掩膜层图形后，高杨氏模量的间隔件更容易保持竖直形貌；且杨氏模量越高，间隔件不易形变，可以得到更加精细的图案，提高精准度。在一些实施例中，所述间隔件2131的材料的杨氏模量小于500Gpa，如此，间隔件与其他材料不易出现由应力导致的分层现象，有较好的兼容性。
在一些实施例中，所述间隔件2131的材料包括多晶硅、氮化硅或者金属氧化物。在一具体实施例中，所述间隔件2131的材料包括硼掺杂多晶硅(Cygnus poly)或钛氧化合物。如此，可获得较高的杨氏模量，且与后续形成的填充层材料的刻蚀选择比大，从而在后续去除间隔件的过程中，减少对填充层掩膜结构的影响，优化金属线桥接或断裂的问题。
在一些实施例中，如图2e-图2f所示，在所述第一掩膜层207的侧壁上形成具有竖直侧壁形貌的间隔件2131，包括：形成覆盖所述第一掩膜层207和所述底部掩膜层205表面的间隔层213；去除覆盖所述第一掩膜层207顶部的间隔层213和所述底部掩膜层205表面的间隔层213，保留所述第一掩膜层207侧壁上的间隔层213，形成具有竖直侧壁形貌的间隔件2131。
具体的，首先，参见附图2e，形成覆盖所述第一掩膜层207和所述底部掩膜层205表面的间隔层213。这里，所述间隔层可以通过化学气相沉积工艺、旋转涂布工艺或原子层沉积工艺形成，其厚度的范围可以为30nm至180nm范围内，例如60nm、65nm、80nm、85nm、90nm、95nm或120nm。间隔层的厚度较小，则会不利于后续形成竖直侧壁形貌的间隔件，竖直侧壁形貌的间隔件则容易坍塌。间隔层的厚度较大，则不利于精细图案的形成。在实际操作中，选择间隔层的厚度应当考虑到间隔件的材料以及间隔件的材料的杨氏模量。例如间隔件的杨氏模量越高，则可以选择相对较小间隔层的厚度，从而提高图案的精细程度。
接着，如附图2f所示，去除覆盖所述第一掩膜层207顶部的间隔层213和所述底部掩膜层205表面的间隔层213，保留所述第一掩膜层207侧壁上的间隔层213，形成具有竖直侧壁形貌的间隔件2131。
然后，如图2g所示，执行步骤104，去除所述第一掩膜层207。在实际操作中，可以采用干法刻蚀工艺去除所述第一掩膜层207，所述干法刻蚀工艺包括溅射与离子束铣蚀、等离子刻蚀(Plasma Etching)，高压等离子刻蚀，高密度等离子体(HDP)刻蚀，反应离子刻蚀(RIE)等。干法刻蚀工艺的选择比高，具有较好的可控性、灵活性、重复性，细线条操作安全，可以保证细小图形转移后的高保真性。
在一些实施例中，去除所述第一掩膜层，包括：采用灰化工艺去除所述第一掩膜层207。第一掩膜层图形经过灰化工艺可以高效的完全去除，且不会带来中间产物。同时可以提高底部掩膜层表面的清洁度，有利于后续填充层的沉积。在实际操作中，所述灰化工艺的参数包括：灰化腔室的温度为235至265摄氏度，射频功率为2000至5000W，灰化腔室压力为50至1500mtorr(毫托)，灰化时间为5至300秒。如此，可以进一步提高去除所述第一掩膜层207的效率，以及提高底部掩膜层表面的清洁度，增加良率。
在一些实施例中，去除所述第一掩膜层图形之后，还包括：对所述间隔件的轮廓进行平滑处理，以使得所述间隔件的两侧轮廓成一致性的对称平滑。如此，可以提高后续依据间隔件形成填充层掩膜的质量，使得填充层掩膜更加规整，从而改善最终形成的产品的良率。在一些实施例中，采用气体刻蚀工艺对所述间隔件的轮廓进行平滑处理，所述刻蚀气体包括Cl2、HBr、O2、SiCl4及SiBr中的至少一种。
接着，如图2i所示，执行步骤105，采用填充层215填充所述间隔件2131之间的间隙，其中，所述间隔件2131的材料和所述填充层215的材料具有高蚀刻选择比。
在一些实施例中，如图2h-图2i所示，采用填充层215填充所述间隔件2131之间的间隙，包括：在所述底部掩膜层205上形成填充层215，所述填充层填充相邻所述间隔件2131的间隙并覆盖所述间隔件2131；平面化所述填充层215，使得所述填充层215的上表面和所述间隔件2131的上表面齐平。
具体的，首先，参见附图2h，在所述底部掩膜层205上形成填充层215，所述填充层填充相邻所述间隔件2131的间隙并覆盖所述间隔件2131。在一些实施例中，所述填充层的材料包括氧化物。相比于相关技术填充旋涂有机碳(Spin-On-Carbon，SOC)层，氧化物的填充效果更优；进一步解决现有技术中SOC填充效果差的问题。在实际操作中，可采用化学气相沉积工艺、涂布工艺(floating Oxide coating)或原子层沉积工艺形成所述填充层。
在一些实施例中，所述间隔件与所述填充层的材料的刻蚀选择比大于或等于100。示例性的，所述间隔件与所述填充层的材料的刻蚀选择比范围例如可以为120-800，更具体的，例如为155、334或650。如此，在后续去除间隔件的过程中，减少对填充层掩膜结构的影响，优化金属线桥接或断裂的问题。
接着，参见附图2i，平面化所述填充层215，使得所述填充层215的上表面和所述间隔件2131的上表面齐平。在实际操作中，所述平面化包括化学机械抛光工艺、回刻蚀工艺或其组合。
最后，执行步骤106，参见附图2j，去除所述间隔件2131。
在一些实施例中，去除所述间隔件2131，包括：采用气体刻蚀工艺去除所述间隔件2131，所述气体包括氯气和溴化氢。应当理解的是，气体刻蚀对底部掩膜的污染较小，且刻蚀速率可控，形成的填充层掩膜更加精细。在其他实施例中，所述气体包括O2、SiCl4及SiBr中的至少一种。
在一些实施例中，如图2k-2m所示，在去除所述间隔件2131之后，所述方法还包括：在所述填充层215上形成第二掩膜层217；刻蚀所述第二掩膜层217形成第二图案，所述第二图案暴露部分所述填充层215；以第二掩膜层为掩膜图案化所述填充层215，形成填充层掩膜2151。在实际操作中，由于图案的精细和复杂，一次刻蚀的工艺难度大，工艺维护比较困难，甚至无法实现。如此，对填充层进行修整，形成最终掩膜，可以有效简化工艺提高良率。
具体的，首先，参见附图2k，在所述填充层215上形成第二掩膜层217。这里，所述第二掩膜层217可以包括层叠设置的下层第二掩膜层2171和上层第二掩膜层2172，所述上层第二掩膜层2172位于所述下层第二掩膜层2171的上方。所述上层第二掩膜层2172的材料可以包括但不仅限于氮氧化硅(SiON)、多晶硅(Poly)、非晶形碳层(Amorphous CarbonLayer，ACL)、氧化物(Oxide)等。所述上层第二掩膜层2172可以通过化学气相沉积工艺(Chemical Vapor Deposition，CVD)或者旋涂电介质工艺(Spin-on Dielectrics，SOD)形成。
所述下层第二掩膜层2171的材料可以包括但不仅限于旋涂硬掩膜(Spin-on Hardmask，SOH)层，所述SOH层可通过旋转涂布工艺形成，SOH层可以是碳氢体系的绝缘层，其可包括硅硬掩膜材料、碳硬掩膜材料以及有机硬掩膜材料等。
接着，参见附图2l，刻蚀所述第二掩膜层217形成第二图案，所述第二图案暴露部分所述填充层215。在一些实施例中，刻蚀所述第二掩膜层217形成第二图案，包括：在所述第二掩膜层217的上方形成光刻胶层(PR)；图案化所述光刻胶层，形成第二图案化光刻胶层211’，所述第二图案化光刻胶层211’暴露出所述第二掩膜层217。在一些实施例中，所述光刻胶层还包括含Si的抗反射涂层(SiARC)，所述抗反射涂层覆盖所述第二掩膜层217的表面，如此，可以吸收光刻反射光，提高光刻工艺中线宽解析度。刻蚀所述第二掩膜层217形成第二图案的工艺并不仅限于此，在其它实施例中，也可以在第二掩膜层217表面通过自对准双重构图(SADP)工艺或者自对准四重构图(SAQP)工艺刻蚀所述第二掩膜层217形成第二图案。
最后，参见附图2m，以第二掩膜层217为掩膜图案化所述填充层215，形成填充层掩膜2151。这里，可以采用干法刻蚀工艺图案化所述填充层215，所述干法刻蚀工艺包括溅射与离子束铣蚀、等离子刻蚀(Plasma Etching)，高压等离子刻蚀，高密度等离子体(HDP)刻蚀，反应离子刻蚀(RIE)等。干法刻蚀工艺的选择比高，具有较好的可控性、灵活性、重复性，细线条操作安全，可以保证细小图形转移后的高保真性。
在一些实施例中，如图2n所示，在形成所述填充层掩膜2151之后，所述方法还包括：以所述填充层掩膜2151为掩膜图案化所述底部掩膜层205，形成第三图案，所述第三图案暴露部分所述蚀刻目标层203；以所述底部掩膜层205为掩膜图案化所述蚀刻目标层203。这里，底部掩膜层不仅参与图形传递，还作为刻蚀阻挡层使用，以保护蚀刻目标层，避免后续形成填充层掩膜的工艺破坏蚀刻目标层。
在一实施例中，以所述填充层掩膜2151为掩膜图案化所述底部掩膜层205，包括：采用干法刻蚀工艺图案化所述底部掩膜层。在一些实施例中所述干法刻蚀工艺可以具有先快后慢的不同速度的刻蚀速率。如此，使得后续将所需图形转移至底部掩膜层205时能够具有更加均匀的深度。
在一些实施例，可以通过调控干法刻蚀设备腔体的压力和/或RF(射频)功率来实现先快后慢的刻蚀速率。一般情况下，随着腔体压力的增加，刻蚀速率增大。增加RF功率可以提高等离子体中活性剂和离子的密度，从而提高刻蚀速率。在其他实施例中，可以通过调控刻蚀气体的组分和/或气体流速来实现先快后慢的刻蚀速率。例如通过控制混合气体中组分占比来实现刻蚀速率的调控。另一方面，气体流速决定反应剂的有效供给程度。气体流速较低则刻蚀速率受反应气体供给量的限制从而降低刻蚀速率，流速过大则会导致反应气体输送过程中的损失同样会降低刻蚀速率。在其他实施例中，可以通过调控刻蚀温度来实现先快后慢的刻蚀速率。所述刻蚀温度包括衬底的温度和腔体的温度，温度的影响主要是通过化学反应速率体现的。
在其他实施例中，所述底部掩膜层包括第一底部掩膜层和第二底部掩膜层，所述第二底部掩膜层位于所述第一底部掩膜层的上方，所述第二底部掩膜层的刻蚀速率大于所述第一底部掩膜层的刻蚀速率。在一些其他实施例中，所述底部掩膜层可以包括多层材料的叠层，沿从上往下的方向，各层的刻蚀速率逐渐减小，从而利用不同材料的不同刻蚀速率实现先快后慢的刻蚀速率。
在一些实施例中，如附图3所示，所述蚀刻目标层203包括阵列单元区域20b及位于所述阵列单元区域20b外围的外围单元区域20a；所述间隔件2131位于所述外围单元区域20a的上方。动态随机存取存储器(DRAM)包括存储单元阵列(Array)和外围电路。存储单元阵列可以和外围电路集成在相同芯片上，这允许更宽的总线和更高的操作速度。实际应用中，存储单元阵列与外围电路可以形成在同一平面上的不同区域中。由于阵列单元区域和外围单元区域的器件密度不同，不适应一步形成，分别单独图案化金属层，可以有效提高良率。此时，所述底部掩膜层205可用于保护阵列单元区域20b的器件，防止图案化外围单元区域20a中的蚀刻目标层工艺的污染。参见附图3，阵列单元区域20b的蚀刻目标层203先单独完成图案化，通过底部掩膜层205保护阵列单元区域20b的器件。再针对外围单元区域20a的蚀刻目标层203，采用先形成竖直侧壁形貌的间隔件，再沉积填充层并去除间隔件形成凹陷的方法，形成对应图案的掩膜以刻蚀外围单元区域20a的蚀刻目标层203。如此可以有效降低工艺难度，减少图案的复杂度，提高良率。应当理解的是，上述分别单独图案化阵列单元区域20b的蚀刻目标层203和外围单元区域20a的蚀刻目标层203的顺序，在不冲突的情况下，可以调用先后顺序执行。
本公开实施例还提供一种半导体结构，所述半导体结构采用上述任一项所述的方法制成。
综上所述，本公开实施例提供一种半导体结构的制备方法和半导体结构。其中，所述制备方法包括：提供待处理结构，所述待处理结构包括衬底、层叠设置于所述衬底上方的蚀刻目标层、底部掩膜层和第一掩膜层；图案化所述第一掩膜层形成第一图案，所述第一图案暴露部分所述底部掩膜层；在所述第一掩膜层的侧壁上形成具有竖直侧壁形貌的间隔件；去除所述第一掩膜层；采用填充层填充所述间隔件之间的间隙，其中，所述间隔件的材料和所述填充层的材料具有高蚀刻选择比；去除所述间隔件。本公开实施例采用先形成竖直侧壁形貌的间隔件，再沉积填充层并去除间隔件形成凹陷的方法，形成对应图案的掩膜，间隔件和所述填充层具有高蚀刻选择比可以提高图案转移的一致性，提高形成图案化结构的精细程度。
需要说明的是，本公开实施例提供的半导体结构的制备方法和半导体结构可以应用于任何包括该结构的集成电路中。各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。本领域技术人员能够对上述形成方法步骤顺序进行变换而并不离开本公开的保护范围，本公开实施例中的各步骤在不冲突的情况下，部分步骤可以同时执行，也可以调用先后顺序执行。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：
提供待处理结构，所述待处理结构包括衬底、层叠设置于所述衬底上方的蚀刻目标层、底部掩膜层和第一掩膜层；
图案化所述第一掩膜层形成第一图案，所述第一图案暴露部分所述底部掩膜层；
在所述第一掩膜层的侧壁上形成具有竖直侧壁形貌的间隔件；
去除所述第一掩膜层；
采用填充层填充所述间隔件之间的间隙，其中，所述间隔件的材料和所述填充层的材料具有高蚀刻选择比；
去除所述间隔件。
2.根据权利要求1所述的制备方法，其特征在于，在去除所述间隔件之后，所述方法还包括：
在所述填充层上形成第二掩膜层；
刻蚀所述第二掩膜层形成第二图案，所述第二图案暴露部分所述填充层；
以第二掩膜层为掩膜图案化所述填充层，形成填充层掩膜。
3.根据权利要求2所述的制备方法，其特征在于，在形成所述填充层掩膜之后，所述方法还包括：
以所述填充层掩膜为掩膜图案化所述底部掩膜层，形成第三图案，所述第三图案暴露部分所述蚀刻目标层；
以所述底部掩膜层为掩膜图案化所述蚀刻目标层。
4.根据权利要求1所述的制备方法，其特征在于，所述间隔件与所述填充层的材料的刻蚀选择比大于或等于100。
5.根据权利要求1所述的制备方法，其特征在于，所述间隔件的材料的杨氏模量大于或等于25GPa。
6.根据权利要求1所述的制备方法，其特征在于，所述填充层的材料包括氧化物。
7.根据权利要求1所述的制备方法，其特征在于，所述间隔件的材料包括多晶硅、氮化硅或者金属氧化物。
8.根据权利要求1所述的制备方法，其特征在于，在所述第一掩膜层的侧壁上形成具有竖直侧壁形貌的间隔件，包括：
形成覆盖所述第一掩膜层和所述底部掩膜层表面的间隔层；
去除覆盖所述第一掩膜层顶部的间隔层和所述底部掩膜层表面的间隔层，保留所述第一掩膜层侧壁上的间隔层，形成具有竖直侧壁形貌的间隔件。
9.根据权利要求1所述的制备方法，其特征在于，去除所述间隔件，包括：
采用气体刻蚀工艺去除所述间隔件，所述气体包括氯气和溴化氢。
10.根据权利要求1所述的制备方法，其特征在于，去除所述第一掩膜层，包括：
采用灰化工艺去除所述第一掩膜层。
11.根据权利要求1所述的制备方法，其特征在于，图案化所述第一掩膜层，包括：
在所述第一掩膜层的上方沉积第三掩膜层；
图案化所述第三掩膜层和所述第一掩膜层；
去除所述第三掩膜层，保留所述第一掩膜层。
12.根据权利要求11所述的制备方法，其特征在于，图案化所述第三掩膜层和第一掩膜层，包括：
在所述第三掩膜层的上方形成光刻胶层；
图案化所述光刻胶层，形成第一图案化光刻胶层，所述第一图案化光刻胶层暴露出所述第三掩膜层；
以第一图案化光刻胶层为掩膜刻蚀所述第三掩膜层和所述第一掩膜层。
13.根据权利要求1所述的制备方法，其特征在于，采用填充层填充所述间隔件之间的间隙，包括：
在所述底部掩膜层上形成填充层，所述填充层填充相邻所述间隔件的间隙并覆盖所述间隔件；
平面化所述填充层，使得所述填充层的上表面和所述间隔件的上表面齐平。
14.根据权利要求1所述的制备方法，其特征在于，
所述底部掩膜层包括第一底部掩膜层和第二底部掩膜层，所述第二底部掩膜层位于所述第一底部掩膜层的上方。
15.一种半导体结构，其特征在于，所述半导体结构采用根据权利要求1至14任一项所述的半导体结构的制备方法制备而得到。
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