TWI829194B - 一種半導體結構的製備方法及半導體結構 - Google Patents
一種半導體結構的製備方法及半導體結構 Download PDFInfo
- Publication number
- TWI829194B TWI829194B TW111121592A TW111121592A TWI829194B TW I829194 B TWI829194 B TW I829194B TW 111121592 A TW111121592 A TW 111121592A TW 111121592 A TW111121592 A TW 111121592A TW I829194 B TWI829194 B TW I829194B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- mask layer
- spacer
- mask
- filling
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000002360 preparation method Methods 0.000 title claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 129
- 238000005530 etching Methods 0.000 claims abstract description 74
- 239000000463 material Substances 0.000 claims abstract description 50
- 238000000059 patterning Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 84
- 230000008569 process Effects 0.000 claims description 58
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 239000007789 gas Substances 0.000 claims description 17
- 238000001459 lithography Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 10
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims description 8
- 238000004380 ashing Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 238000012876 topography Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000000460 chlorine Substances 0.000 claims description 4
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052801 chlorine Inorganic materials 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 8
- 238000012546 transfer Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 229910003481 amorphous carbon Inorganic materials 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000003801 milling Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910003691 SiBr Inorganic materials 0.000 description 2
- 229910003902 SiCl 4 Inorganic materials 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000003749 cleanliness Effects 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- -1 titanium oxide compound Chemical class 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000013543 active substance Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
- H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本案實施例提供一種半導體結構的製備方法和半導體結構。其中,所述製備方法包括:提供待處理結構,所述待處理結構包括基底、層疊設置於所述基底上方的蝕刻目標層、底部遮罩層和第一遮罩層;圖案化所述第一遮罩層形成第一圖案,所述第一圖案暴露部分所述底部遮罩層;在所述第一遮罩層的側壁上形成具有垂直側壁形貌的間隔件;去除所述第一遮罩層;採用填充層填充所述間隔件之間的間隙,其中,所述間隔件的材料和所述填充層的材料具有高蝕刻選擇比;去除所述間隔件。
Description
本案基於申請號為202210209445.5、申請日為2022年03月04日、發明名稱為“一種半導體結構的製備方法及半導體結構”的中國專利申請提出,並要求該中國專利申請的優先權,該中國專利申請的全部內容在此引入本案作為參考。
本案涉及但不限於半導體技術領域,尤其涉及一種半導體結構的製備方法及半導體結構。
隨著半導體技術節點以及機台的演進,積體電路中元件的密集度越來越高,半導體元件的特徵關鍵尺寸(CD)不斷減小,已逼近達到微影的光學物理極限,以現有的微影製程形成的光罩圖形難以滿足半導體元件持續減小的特徵關鍵尺寸的需求,限制了半導體技術的發展。如何優化精細圖案的製備製程成為亟需解決的問題。
本案實施例提供一種半導體結構的製備方法,包括:提供待處理結構,所述待處理結構包括基底、層疊設置於所述基底上方的蝕刻目標層、底部遮罩層和第一遮罩層;圖案化所述第一遮罩層形成第一圖案,所述第一圖案
暴露部分所述底部遮罩層;在所述第一遮罩層的側壁上形成具有垂直側壁形貌的間隔件;去除所述第一遮罩層;採用填充層填充所述間隔件之間的間隙,其中,所述間隔件的材料和所述填充層的材料具有高蝕刻選擇比;去除所述間隔件。
在一些實施例中,在去除所述間隔件之後,所述方法還包括:在所述填充層上形成第二遮罩層;蝕刻所述第二遮罩層形成第二圖案,所述第二圖案暴露部分所述填充層;以第二遮罩層為遮罩圖案化所述填充層,形成填充層遮罩。
在一些實施例中,在形成所述填充層遮罩之後,所述方法還包括:以所述填充層遮罩為遮罩圖案化所述底部遮罩層,形成第三圖案,所述第三圖案暴露部分所述蝕刻目標層;以所述底部遮罩層為遮罩圖案化所述蝕刻目標層。
在一些實施例中,所述間隔件與所述填充層的材料的蝕刻選擇比大於或等於100。
在一些實施例中,所述間隔件的材料的楊氏模數大於或等於25GPa。
在一些實施例中,所述填充層的材料包括氧化物。
在一些實施例中,所述間隔件的材料包括多晶矽、氮化矽或者金屬氧化物。
在一些實施例中,在所述第一遮罩層的側壁上形成具有垂直側壁形貌的間隔件,包括:形成覆蓋所述第一遮罩層和所述底部遮罩層表面的間隔層;去除覆蓋所述第一遮罩層頂部的間隔層和所述底部遮罩層表面的間隔層,保留所述第一遮罩層側壁上的間隔層,形成具有垂直側壁形貌的間隔件。
在一些實施例中,去除所述間隔件,包括:採用氣體蝕刻製程去除所述間隔件,所述氣體包括氯氣和溴化氫。
在一些實施例中,去除所述第一遮罩層,包括:採用灰化製程去除所述第一遮罩層。
在一些實施例中,圖案化所述第一遮罩層,包括:在所述第一遮罩層的上方沉積第三遮罩層;圖案化所述第三遮罩層和所述第一遮罩層;去除所述第三遮罩層,保留所述第一遮罩層。
在一些實施例中,圖案化所述第三遮罩層和第一遮罩層,包括:在所述第三遮罩層的上方形成微影光阻劑層;圖案化所述微影光阻劑層,形成第一圖案化微影光阻劑層,所述第一圖案化微影光阻劑層暴露出所述第三遮罩層;以第一圖案化微影光阻劑層為遮罩蝕刻所述第三遮罩層和所述第一遮罩層。
在一些實施例中,採用填充層填充所述間隔件之間的間隙,包括:在所述底部遮罩層上形成填充層,所述填充層填充相鄰所述間隔件的間隙並覆蓋所述間隔件;平面化所述填充層,使得所述填充層的上表面和所述間隔件的上表面齊平。
在一些實施例中,所述底部遮罩層包括第一底部遮罩層和第二底部遮罩層,所述第二底部遮罩層位於所述第一底部遮罩層的上方。
本案實施例還提供一種半導體結構,所述半導體結構採用上述任一項所述的方法製成。
本案實施例提供一種半導體結構的製備方法和半導體結構。其中,所述製備方法包括:提供待處理結構,所述待處理結構包括基底、層疊設置於所述基底上方的蝕刻目標層、底部遮罩層和第一遮罩層;圖案化所述第一遮罩層形成第一圖案,所述第一圖案暴露部分所述底部遮罩層;在所述第一遮罩層的側壁上形成具有垂直側壁形貌的間隔件;去除所述第一遮罩層;採用填充層填充所述間隔件之間的間隙,其中,所述間隔件的材料和所述填充層的材料具有高蝕刻選擇比;去除所述間隔件。本案實施例採用先形成垂直側壁形貌的間隔件,再沉積填充層並去除間隔件形成凹陷的方法,形成對應圖案的遮罩,
間隔件和所述填充層具有高蝕刻選擇比可以提高圖案轉移的一致性,提高形成圖案化結構的精細程度。
101~106:製程步驟
20a:週邊單元區域
20b:陣列單元區域
201:基底
203:蝕刻目標層
205:底部遮罩層
2051:第一底部遮罩層
2052:第二底部遮罩層
207:第一遮罩層
209:第三遮罩層
211:第一圖案化微影光阻劑層
211’:第二圖案化微影光阻劑層
213:間隔層
2131:間隔件
215:填充層
2151:填充層遮罩
217:第二遮罩層
2171:下層第二遮罩層
2172:上層第二遮罩層
為了更清楚地說明本案實施例或傳統技術中的技術方案,下面將對實施例中所需要使用的附圖作簡單地介紹,顯而易見地,下面描述中的附圖僅僅是本案的一些實施例,對於本領域普通技術人員來講,在不付出創造性勞動的前提下,還可以根據這些附圖獲得其他的附圖。
圖1為本案一實施例的半導體結構的製備方法的流程圖;圖2a至圖2n為本發明實施例提供的半導體結構在製備過程中的元件結構圖;圖3為本案提供的另一實施例的半導體結構的元件結構圖。
下面將參照附圖更詳細地描述本案公開的示例性實施方式。雖然附圖中顯示了本案的示例性實施方式,然而應當理解,可以以各種形式實現本案,而不應被這裡闡述的具體實施方式所限制。相反,提供這些實施方式是為了能夠更透徹地理解本案,並且能夠將本案公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中,給出了大量具體的細節以便提供對本案更為徹底的理解。然而,對於本領域技術人員而言顯而易見的是,本案可以無需一個或多個這些細節而得以實施。在其他的例子中,為了避免與本案發生混淆,對於本領域公知的一些技術特徵未進行描述;即,這裡不描述實際實施例的全部特徵,不詳細描述公知的功能和結構。
在附圖中,為了清楚,層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白,當元件或層被稱為“在......上”、“與......相鄰”、“連接到”或“耦合到”其它元件或層時,其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層,或者可以存在居間的元件或層。相反,當元件被稱為“直接在......上”、“與......直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時,則不存在居間的元件或層。應當明白,儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分,這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此,在不脫離本案教導之下,下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時,並不表明本案必然存在第一元件、部件、區、層或部分。
在此使用的術語的目的僅在於描述具體實施例並且不作為本案的限制。在此使用時,單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式,除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”,當在該說明書中使用時,確定所述特徵、整數、步驟、操作、元件和/或部件的存在,但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時,術語“和/或”包括相關所列專案的任何及所有組合。
相關技術中的圖案化製程,容易產生例如橋接、斷裂、角落處填充品質差等問題,往往難以形成精細的圖案化結構。
基於此,本案實施例提供了一種半導體結構的製備方法,參考附圖1,所述製備方法包括:步驟101:提供待處理結構,所述待處理結構包括基底、層疊設置於所述基底上方的蝕刻目標層、底部遮罩層和第一遮罩層;步驟102:圖案化所述第一遮罩層形成第一圖案,所述第一圖案暴露部分所述底部遮罩層;
步驟103:在所述第一遮罩層的側壁上形成具有垂直側壁形貌的間隔件;步驟104:去除所述第一遮罩層;步驟105:採用填充層填充所述間隔件之間的間隙,其中,所述間隔件的材料和所述填充層的材料具有高蝕刻選擇比;步驟106:去除所述間隔件。
本案實施例採用先形成垂直側壁形貌的間隔件,再沉積填充層並去除間隔件形成凹陷的方法,形成對應圖案的遮罩,間隔件和所述填充層具有高蝕刻選擇比可以提高圖案轉移的一致性,提高形成圖案化結構的精細程度。
下面結合附圖2a-2n對本發明的具體實施方式做詳細的說明。在詳述本發明實施例時,為便於說明,示意圖會不依一般比例做局部放大,而且所述示意圖只是示例,其在此不應限制本發明的保護範圍。
所述方法開始於步驟101,如圖2a所示,提供待處理結構,所述待處理結構包括基底201、層疊設置於所述基底上方的蝕刻目標層203、底部遮罩層205和第一遮罩層207。
這裡,所述基底可以為半導體基底,並且可以包括至少一個單質半導體材料(例如為矽(Si)基底、鍺(Ge)基底)、至少一個III-V化合物半導體材料、至少一個II-VI化合物半導體材料、至少一個有機半導體材料或者在本領域已知的其他半導體材料。在一具體實施例中,所述基底為矽基底,所述矽基底可經摻雜或未經摻雜。具體的,所述基底可以為但不僅限於晶圓。
作為示例,所述蝕刻目標層203可以為位於基底上的待蝕刻材料層,譬如,包括但不限於多晶矽層或金屬層,在一些實施例中也可以為基底;即後續需要蝕刻的目標層既可以為位於基底上的多晶矽層,也可以為位於基底上的金屬層,還可以為基底自身。在一些實施例中,所述蝕刻目標層203可以為鎢(W)。
在一些實施例中,參見附圖2a,所述底部遮罩層205包括第一底部遮罩層2051和第二底部遮罩層2052,所述第二底部遮罩層2052位於所述第一底部遮罩層2051的上方。其中,底部遮罩層205不僅參與圖形傳遞,還作為蝕刻阻擋層使用,以保護蝕刻目標層,避免後續形成填充層遮罩的製程破壞蝕刻目標層。採用多層結構的遮罩層,可以提高線寬一致性及邊緣粗糙度。這裡,所述第一底部遮罩層2051的材料可以包括但不僅限於非晶形碳層(Amorphous Carbon Layer,ACL),所述第二底部遮罩層2052的材料可以包括但不僅限於氮化矽(SiN)或氮氧化矽(SiON)。更具體的,所述第二底部遮罩層的材料可以為富矽的氮氧化矽。在實際操作中,所述底部遮罩層205的形成製程包括但不限於化學氣相沉積(CVD)製程、電漿增強化學氣相沉積(PECVD)製程、原子層沉積(ALD)製程或其組合。
這裡,所述第一遮罩層207可以包括但不僅限於非晶形碳層(Amorphous Carbon Layer,ACL)。在實際操作中,所述第一遮罩層207的形成製程包括但不限於化學氣相沉積(CVD)製程、電漿增強化學氣相沉積(PECVD)製程、原子層沉積(ALD)製程或其組合。
接著,如圖2b-2d所示,執行步驟102,圖案化所述第一遮罩層207形成第一圖案,所述第一圖案暴露部分所述底部遮罩層205。
在一些實施例中,如圖2b-2d所示,圖案化所述第一遮罩層207,包括:在所述第一遮罩層207的上方沉積第三遮罩層209;圖案化所述第三遮罩層209和所述第一遮罩層207;去除所述第三遮罩層209,保留所述第一遮罩層207。如此,去除頂部的帽層結構,後續沉積高模數的間隔層後,可以一步蝕刻形成對稱的間隔件。
具體的,首先,參見附圖2b,在所述第一遮罩層207的上方沉積第三遮罩層209。這裡,所述第三遮罩層的材料可以包括但不僅限於氧化物或氮氧化矽(SiON),示例性的,例如氧化矽(SiO2)或富氧的氮氧化矽。在實際操作中,所述第三遮罩層的形成製程包括但不限於採用化學氣相沉積(CVD)
製程、電漿增強化學氣相沉積(PECVD)製程、原子層沉積(ALD)製程或其組合。
接著,參見附圖2c,圖案化所述第三遮罩層209和所述第一遮罩層207。
在一些實施例中,圖案化所述第三遮罩層209和第一遮罩層207,包括:在所述第三遮罩層209的上方形成微影光阻劑層(PR);圖案化所述微影光阻劑層,形成第一圖案化微影光阻劑層211,所述第一圖案化微影光阻劑層211暴露出所述第三遮罩層209;以第一圖案化微影光阻劑層211為遮罩蝕刻所述第三遮罩層209和所述第一遮罩層207。例如,於所述第三遮罩層209上旋塗微影光阻劑,並通過光罩版對所述微影光阻劑進行圖案化。圖案化所述第三遮罩層209和第一遮罩層207的製程並不僅限於此,在其它實施例中,也可以在第三遮罩層209表面通過自對準雙重構圖(SADP)製程或者自對準四重構圖(SAQP)製程圖案化所述第三遮罩層209和第一遮罩層207。
最後,參見附圖2d,去除所述第三遮罩層209,保留所述第一遮罩層207。這裡,可以採用乾式蝕刻製程去除所述第三遮罩層209,所述乾式蝕刻製程包括濺射與離子束銑蝕、電漿蝕刻(Plasma Etching),高壓電漿蝕刻,高密度電漿(HDP)蝕刻,反應離子蝕刻(RIE)等。
在一些實施例中,所述微影光阻劑層還包括含Si的抗反射塗層(SiARC),所述抗反射塗層覆蓋所述第三遮罩層209的表面。如此,可以吸收微影反射光,提高微影製程中線寬解析度。
接下來,執行步驟103,如圖2f所示,在所述第一遮罩層207的側壁上形成具有垂直側壁形貌的間隔件2131。
在一些實施例中,所述間隔件2131的材料的楊氏模數大於或等於25GPa。在實際操作中,所述間隔件2131的材料的楊氏模數範圍例如可以為25GPa-250GPa,示例性的,例如可以為28Gpa、46Gpa、190GPa或230GPa。選擇合適楊氏模數的間隔件,在後續去除第一遮罩層圖形後,高楊氏模數的間隔
件更容易保持垂直形貌;且楊氏模數越高,間隔件不易形變,可以得到更加精細的圖案,提高精準度。在一些實施例中,所述間隔件2131的材料的楊氏模數小於500Gpa,如此,間隔件與其他材料不易出現由應力導致的分層現象,有較好的相容性。
在一些實施例中,所述間隔件2131的材料包括多晶矽、氮化矽或者金屬氧化物。在一具體實施例中,所述間隔件2131的材料包括硼摻雜多晶矽(Cygnus poly)或鈦氧化合物。如此,可獲得較高的楊氏模數,且與後續形成的填充層材料的蝕刻選擇比大,從而在後續去除間隔件的過程中,減少對填充層遮罩結構的影響,優化金屬線橋接或斷裂的問題。
在一些實施例中,如圖2e-圖2f所示,在所述第一遮罩層207的側壁上形成具有垂直側壁形貌的間隔件2131,包括:形成覆蓋所述第一遮罩層207和所述底部遮罩層205表面的間隔層213;去除覆蓋所述第一遮罩層207頂部的間隔層213和所述底部遮罩層205表面的間隔層213,保留所述第一遮罩層207側壁上的間隔層213,形成具有垂直側壁形貌的間隔件2131。
具體的,首先,參見附圖2e,形成覆蓋所述第一遮罩層207和所述底部遮罩層205表面的間隔層213。這裡,所述間隔層可以通過化學氣相沉積製程、旋轉塗布製程或原子層沉積製程形成,其厚度的範圍可以為30nm至180nm範圍內,例如60nm、65nm、80nm、85nm、90nm、95nm或120nm。間隔層的厚度較小,則會不利於後續形成垂直側壁形貌的間隔件,垂直側壁形貌的間隔件則容易坍塌。間隔層的厚度較大,則不利於精細圖案的形成。在實際操作中,選擇間隔層的厚度應當考慮到間隔件的材料以及間隔件的材料的楊氏模數。例如間隔件的楊氏模數越高,則可以選擇相對較小間隔層的厚度,從而提高圖案的精細程度。
接著,如附圖2f所示,去除覆蓋所述第一遮罩層207頂部的間隔層213和所述底部遮罩層205表面的間隔層213,保留所述第一遮罩層207側壁上的間隔層213,形成具有垂直側壁形貌的間隔件2131。
然後,如圖2g所示,執行步驟104,去除所述第一遮罩層207。在實際操作中,可以採用乾式蝕刻製程去除所述第一遮罩層207,所述乾式蝕刻製程包括濺射與離子束銑蝕、電漿蝕刻(Plasma Etching),高壓電漿蝕刻,高密度電漿(HDP)蝕刻,反應離子蝕刻(RIE)等。乾式蝕刻製程的選擇比高,具有較好的可控性、靈活性、重複性,細線條操作安全,可以保證細小圖形轉移後的高保真性。
在一些實施例中,去除所述第一遮罩層,包括:採用灰化製程去除所述第一遮罩層207。第一遮罩層圖形經過灰化製程可以高效的完全去除,且不會帶來中間產物。同時可以提高底部遮罩層表面的清潔度,有利於後續填充層的沉積。在實際操作中,所述灰化製程的參數包括:灰化腔室的溫度為235至265攝氏度,射頻功率為2000至5000W,灰化腔室壓力為50至1500mtorr(毫托),灰化時間為5至300秒。如此,可以進一步提高去除所述第一遮罩層207的效率,以及提高底部遮罩層表面的清潔度,增加良率。
在一些實施例中,去除所述第一遮罩層圖形之後,還包括:對所述間隔件的輪廓進行平滑處理,以使得所述間隔件的兩側輪廓成一致性的對稱平滑。如此,可以提高後續依據間隔件形成填充層遮罩的品質,使得填充層遮罩更加規整,從而改善最終形成的產品的良率。在一些實施例中,採用氣體蝕刻製程對所述間隔件的輪廓進行平滑處理,所述蝕刻氣體包括Cl2、HBr、O2、SiCl4及SiBr中的至少一種。
接著,如圖2i所示,執行步驟105,採用填充層215填充所述間隔件2131之間的間隙,其中,所述間隔件2131的材料和所述填充層215的材料具有高蝕刻選擇比。
在一些實施例中,如圖2h-圖2i所示,採用填充層215填充所述間隔件2131之間的間隙,包括:在所述底部遮罩層205上形成填充層215,所述填充層填充相鄰所述間隔件2131的間隙並覆蓋所述間隔件2131;平面化所述填充層215,使得所述填充層215的上表面和所述間隔件2131的上表面齊平。
具體的,首先,參見附圖2h,在所述底部遮罩層205上形成填充層215,所述填充層填充相鄰所述間隔件2131的間隙並覆蓋所述間隔件2131。在一些實施例中,所述填充層的材料包括氧化物。相比於相關技術填充旋塗有機碳(Spin-On-Carbon,SOC)層,氧化物的填充效果更優;進一步解決現有技術中SOC填充效果差的問題。在實際操作中,可採用化學氣相沉積製程、塗布製程或原子層沉積製程形成所述填充層。
在一些實施例中,所述間隔件與所述填充層的材料的蝕刻選擇比大於或等於100。示例性的,所述間隔件與所述填充層的材料的蝕刻選擇比範圍例如可以為120-800,更具體的,例如為155、334或650。如此,在後續去除間隔件的過程中,減少對填充層遮罩結構的影響,優化金屬線橋接或斷裂的問題。
接著,參見附圖2i,平面化所述填充層215,使得所述填充層215的上表面和所述間隔件2131的上表面齊平。在實際操作中,所述平面化包括化學機械拋光製程、回蝕刻製程或其組合。
最後,執行步驟106,參見附圖2j,去除所述間隔件2131。
在一些實施例中,去除所述間隔件2131,包括:採用氣體蝕刻製程去除所述間隔件2131,所述氣體包括氯氣和溴化氫。應當理解的是,氣體蝕刻對底部遮罩的污染較小,且蝕刻速率可控,形成的填充層遮罩更加精細。在其他實施例中,所述氣體包括O2、SiCl4及SiBr中的至少一種。
在一些實施例中,如圖2k-2m所示,在去除所述間隔件2131之後,所述方法還包括:在所述填充層215上形成第二遮罩層217;蝕刻所述第二遮罩層217形成第二圖案,所述第二圖案暴露部分所述填充層215;以第二遮罩層為遮罩圖案化所述填充層215,形成填充層遮罩2151。在實際操作中,由於圖案的精細和複雜,一次蝕刻的製程難度大,製程維護比較困難,甚至無法實現。如此,對填充層進行修整,形成最終遮罩,可以有效簡化製程提高良率。
具體的,首先,參見附圖2k,在所述填充層215上形成第二遮罩層217。這裡,所述第二遮罩層217可以包括層疊設置的下層第二遮罩層2171和
上層第二遮罩層2172,所述上層第二遮罩層2172位於所述下層第二遮罩層2171的上方。所述上層第二遮罩層2172的材料可以包括但不僅限於氮氧化矽(SiON)、多晶矽(Poly)、非晶形碳層(Amorphous Carbon Layer,ACL)、氧化物(Oxide)等。所述上層第二遮罩層2172可以通過化學氣相沉積製程(Chemical Vapor Deposition,CVD)或者旋塗介電層製程(Spin-on Dielectrics,SOD)形成。
所述下層第二遮罩層2171的材料可以包括但不僅限於旋塗硬遮罩(Spin-on Hard mask,SOH)層,所述SOH層可通過旋轉塗布製程形成,SOH層可以是碳氫體系的絕緣層,其可包括矽硬遮罩材料、碳硬遮罩材料以及有機硬遮罩材料等。
接著,參見附圖2l,蝕刻所述第二遮罩層217形成第二圖案,所述第二圖案暴露部分所述填充層215。在一些實施例中,蝕刻所述第二遮罩層217形成第二圖案,包括:在所述第二遮罩層217的上方形成微影光阻劑層(PR);圖案化所述微影光阻劑層,形成第二圖案化微影光阻劑層211’,所述第二圖案化微影光阻劑層211’暴露出所述第二遮罩層217。在一些實施例中,所述微影光阻劑層還包括含Si的抗反射塗層(SiARC),所述抗反射塗層覆蓋所述第二遮罩層217的表面,如此,可以吸收微影反射光,提高微影製程中線寬解析度。蝕刻所述第二遮罩層217形成第二圖案的製程並不僅限於此,在其它實施例中,也可以在第二遮罩層217表面通過自對準雙重構圖(SADP)製程或者自對準四重構圖(SAQP)製程蝕刻所述第二遮罩層217形成第二圖案。
最後,參見附圖2m,以第二遮罩層217為遮罩圖案化所述填充層215,形成填充層遮罩2151。這裡,可以採用乾式蝕刻製程圖案化所述填充層215,所述乾式蝕刻製程包括濺射與離子束銑蝕、電漿蝕刻(Plasma Etching),高壓電漿蝕刻,高密度電漿(HDP)蝕刻,反應離子蝕刻(RIE)等。乾式蝕刻製程的選擇比高,具有較好的可控性、靈活性、重複性,細線條操作安全,可以保證細小圖形轉移後的高保真性。
在一些實施例中,如圖2n所示,在形成所述填充層遮罩2151之後,所述方法還包括:以所述填充層遮罩2151為遮罩圖案化所述底部遮罩層205,形成第三圖案,所述第三圖案暴露部分所述蝕刻目標層203;以所述底部遮罩層205為遮罩圖案化所述蝕刻目標層203。這裡,底部遮罩層不僅參與圖形傳遞,還作為蝕刻阻擋層使用,以保護蝕刻目標層,避免後續形成填充層遮罩的製程破壞蝕刻目標層。
在一實施例中,以所述填充層遮罩2151為遮罩圖案化所述底部遮罩層205,包括:採用乾式蝕刻製程圖案化所述底部遮罩層。在一些實施例中所述乾式蝕刻製程可以具有先快後慢的不同速度的蝕刻速率。如此,使得後續將所需圖形轉移至底部遮罩層205時能夠具有更加均勻的深度。
在一些實施例,可以通過調控乾式蝕刻設備腔體的壓力和/或RF(射頻)功率來實現先快後慢的蝕刻速率。一般情況下,隨著腔體壓力的增加,蝕刻速率增大。增加RF功率可以提高電漿中活性劑和離子的密度,從而提高蝕刻速率。在其他實施例中,可以通過調控蝕刻氣體的組分和/或氣體流速來實現先快後慢的蝕刻速率。例如通過控制混合氣體中組分占比來實現蝕刻速率的調控。另一方面,氣體流速決定反應劑的有效供給程度。氣體流速較低則蝕刻速率受反應氣體供給量的限制從而降低蝕刻速率,流速過大則會導致反應氣體輸送過程中的損失同樣會降低蝕刻速率。在其他實施例中,可以通過調控蝕刻溫度來實現先快後慢的蝕刻速率。所述蝕刻溫度包括基底的溫度和腔體的溫度,溫度的影響主要是通過化學反應速率體現的。
在其他實施例中,所述底部遮罩層包括第一底部遮罩層和第二底部遮罩層,所述第二底部遮罩層位於所述第一底部遮罩層的上方,所述第二底部遮罩層的蝕刻速率大於所述第一底部遮罩層的蝕刻速率。在一些其他實施例中,所述底部遮罩層可以包括多層材料的疊層,沿從上往下的方向,各層的蝕刻速率逐漸減小,從而利用不同材料的不同蝕刻速率實現先快後慢的蝕刻速率。
在一些實施例中,如附圖3所示,所述蝕刻目標層203包括陣列單元區域20b及位於所述陣列單元區域20b週邊的週邊單元區域20a;所述間隔件2131位於所述週邊單元區域20a的上方。動態隨機存取記憶體(DRAM)包括存儲單元陣列(Array)和週邊電路。存儲單元陣列可以和週邊電路集成在相同晶片上,這允許更寬的匯流排和更高的操作速度。實際應用中,存儲單元陣列與週邊電路可以形成在同一平面上的不同區域中。由於陣列單元區域和週邊單元區域的器件密度不同,不適應一步形成,分別單獨圖案化金屬層,可以有效提高良率。此時,所述底部遮罩層205可用於保護陣列單元區域20b的元件,防止圖案化週邊單元區域20a中的蝕刻目標層製程的污染。參見附圖3,陣列單元區域20b的蝕刻目標層203先單獨完成圖案化,通過底部遮罩層205保護陣列單元區域20b的元件。再針對週邊單元區域20a的蝕刻目標層203,採用先形成垂直側壁形貌的間隔件,再沉積填充層並去除間隔件形成凹陷的方法,形成對應圖案的遮罩以蝕刻週邊單元區域20a的蝕刻目標層203。如此可以有效降低製程難度,減少圖案的複雜度,提高良率。應當理解的是,上述分別單獨圖案化陣列單元區域20b的蝕刻目標層203和週邊單元區域20a的蝕刻目標層203的順序,在不衝突的情況下,可以調用先後循序執行。
本案實施例還提供一種半導體結構,所述半導體結構採用上述任一項所述的方法製成。
綜上所述,本案實施例提供一種半導體結構的製備方法和半導體結構。其中,所述製備方法包括:提供待處理結構,所述待處理結構包括基底、層疊設置於所述基底上方的蝕刻目標層、底部遮罩層和第一遮罩層;圖案化所述第一遮罩層形成第一圖案,所述第一圖案暴露部分所述底部遮罩層;在所述第一遮罩層的側壁上形成具有垂直側壁形貌的間隔件;去除所述第一遮罩層;採用填充層填充所述間隔件之間的間隙,其中,所述間隔件的材料和所述填充層的材料具有高蝕刻選擇比;去除所述間隔件。本案實施例採用先形成垂直側壁形貌的間隔件,再沉積填充層並去除間隔件形成凹陷的方法,形成對應圖案
的遮罩,間隔件和所述填充層具有高蝕刻選擇比可以提高圖案轉移的一致性,提高形成圖案化結構的精細程度。
需要說明的是,本案實施例提供的半導體結構的製備方法和半導體結構可以應用於任何包括該結構的積體電路中。各實施例所記載的技術方案中各技術特徵之間,在不衝突的情況下,可以任意組合。本領域技術人員能夠對上述形成方法步驟順序進行變換而並不離開本案的保護範圍,本案實施例中的各步驟在不衝突的情況下,部分步驟可以同時執行,也可以調用先後循序執行。
以上所述,僅為本案的較佳實施例而已,並非用於限定本案的保護範圍,凡在本案的精神和原則之內所作的任何修改、等同替換和改進等,均應包含在本案的保護範圍之
本案實施例採用先形成垂直側壁形貌的間隔件,再沉積填充層並去除間隔件形成凹陷的方法,形成對應圖案的遮罩,間隔件和所述填充層具有高蝕刻選擇比可以提高圖案轉移的一致性,提高形成圖案化結構的精細程度。
101~106:製程步驟
Claims (10)
- 一種半導體結構的製備方法,包括: 提供待處理結構,所述待處理結構包括基底、層疊設置於所述基底上方的蝕刻目標層、底部遮罩層和第一遮罩層; 圖案化所述第一遮罩層形成第一圖案,所述第一圖案暴露部分所述底部遮罩層; 在所述第一遮罩層的側壁上形成具有垂直側壁形貌的間隔件; 去除所述第一遮罩層; 採用填充層填充所述間隔件之間的間隙,其中,所述間隔件的材料和所述填充層的材料具有高蝕刻選擇比; 去除所述間隔件。
- 根據請求項1所述的製備方法,其中,在該去除所述間隔件之步驟之後,所述方法還包括: 在所述填充層上形成第二遮罩層; 蝕刻所述第二遮罩層形成第二圖案,所述第二圖案暴露部分所述填充層; 以第二遮罩層為遮罩圖案化所述填充層,形成填充層遮罩; 優選地,在形成所述填充層遮罩之後,所述方法還包括: 以所述填充層遮罩為遮罩圖案化所述底部遮罩層,形成第三圖案,所述第三圖案暴露部分所述蝕刻目標層; 以所述底部遮罩層為遮罩圖案化所述蝕刻目標層。
- 根據請求項1所述的製備方法,其中,所述間隔件與所述填充層的材料的蝕刻選擇比大於或等於100; 優選地,所述間隔件的材料的楊氏模數大於或等於25GPa; 優選地,所述填充層的材料包括氧化物; 優選地,所述間隔件的材料包括多晶矽、氮化矽或者金屬氧化物。
- 根據請求項1所述的製備方法,其中,該在所述第一遮罩層的側壁上形成具有垂直側壁形貌的間隔件之步驟包括: 形成覆蓋所述第一遮罩層和所述底部遮罩層表面的間隔層; 去除覆蓋所述第一遮罩層頂部的間隔層和所述底部遮罩層表面的間隔層,保留所述第一遮罩層側壁上的間隔層,形成具有垂直側壁形貌的間隔件。
- 根據請求項1所述的製備方法,其中, 去除所述間隔件,包括:採用氣體蝕刻製程去除所述間隔件,所述氣體包括氯氣和溴化氫。
- 根據請求項1所述的製備方法,其中,該去除所述第一遮罩層之步驟包括: 採用灰化製程去除所述第一遮罩層。
- 根據請求項1所述的製備方法,其中,該圖案化所述第一遮罩層形成第一圖案之步驟包括: 在所述第一遮罩層的上方沉積第三遮罩層; 圖案化所述第三遮罩層和所述第一遮罩層; 去除所述第三遮罩層,保留所述第一遮罩層; 優選地,圖案化所述第三遮罩層和第一遮罩層,包括: 在所述第三遮罩層的上方形成微影光阻劑層; 圖案化所述微影光阻劑層,形成第一圖案化微影光阻劑層,所述第一圖案化微影光阻劑層暴露出所述第三遮罩層; 以第一圖案化微影光阻劑層為遮罩蝕刻所述第三遮罩層和所述第一遮罩層。
- 根據請求項1所述的製備方法,其中,該採用填充層填充所述間隔件之間的間隙之步驟包括: 在所述底部遮罩層上形成填充層,所述填充層填充相鄰所述間隔件的間隙並覆蓋所述間隔件; 平面化所述填充層,使得所述填充層的上表面和所述間隔件的上表面齊平。
- 根據請求項1所述的製備方法,其中, 所述底部遮罩層包括第一底部遮罩層和第二底部遮罩層,所述第二底部遮罩層位於所述第一底部遮罩層的上方。
- 一種半導體結構,所述半導體結構採用根據請求項1至9任一項所述的半導體結構的製備方法製備而得到。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210209445.5A CN116741626A (zh) | 2022-03-04 | 2022-03-04 | 一种半导体结构的制备方法及半导体结构 |
CN202210209445.5 | 2022-03-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW202336527A TW202336527A (zh) | 2023-09-16 |
TWI829194B true TWI829194B (zh) | 2024-01-11 |
Family
ID=84044748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111121592A TWI829194B (zh) | 2022-03-04 | 2022-06-10 | 一種半導體結構的製備方法及半導體結構 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20230282479A1 (zh) |
EP (1) | EP4261869A4 (zh) |
JP (1) | JP7527382B2 (zh) |
KR (1) | KR20230131101A (zh) |
CN (1) | CN116741626A (zh) |
TW (1) | TWI829194B (zh) |
WO (1) | WO2023164966A1 (zh) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6599667B2 (en) * | 2000-04-27 | 2003-07-29 | Dai Nippon Printing Co., Ltd. | Halftone phase shift photomask and blank for halftone phase shift photomask |
US20070026684A1 (en) * | 2005-08-01 | 2007-02-01 | Stefano Parascandola | Method of producing pitch fractionizations in semiconductor technology |
TWI608292B (zh) * | 2014-12-22 | 2017-12-11 | 東京威力科創股份有限公司 | 使用接枝聚合物材料以便基板圖案化 |
TWI698929B (zh) * | 2018-06-29 | 2020-07-11 | 台灣積體電路製造股份有限公司 | 半導體裝置的圖案化方法 |
TWI724815B (zh) * | 2020-03-10 | 2021-04-11 | 華邦電子股份有限公司 | 半導體結構之形成方法 |
TW202135138A (zh) * | 2020-03-06 | 2021-09-16 | 南亞科技股份有限公司 | 半導體元件結構及其製備方法 |
WO2021221025A1 (ja) * | 2020-04-30 | 2021-11-04 | 富士フイルム株式会社 | 構造体の製造方法、及び、構造体 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6429123B1 (en) * | 2000-10-04 | 2002-08-06 | Vanguard International Semiconductor Corporation | Method of manufacturing buried metal lines having ultra fine features |
WO2011137059A2 (en) | 2010-04-30 | 2011-11-03 | Applied Materials, Inc. | Amorphous carbon deposition method for improved stack defectivity |
KR101804517B1 (ko) * | 2011-06-01 | 2018-01-10 | 삼성전자 주식회사 | Dpt를 이용한 메탈 콘택 형성 방법 |
US20150035064A1 (en) | 2013-08-01 | 2015-02-05 | International Business Machines Corporation | Inverse side-wall image transfer |
US8987008B2 (en) | 2013-08-20 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit layout and method with double patterning |
US8969206B1 (en) * | 2013-09-04 | 2015-03-03 | Sandisk Technologies Inc. | Triple patterning NAND flash memory with stepped mandrel |
CN106252229B (zh) * | 2015-06-12 | 2019-04-23 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
US9911619B1 (en) * | 2016-10-12 | 2018-03-06 | Globalfoundries Inc. | Fin cut with alternating two color fin hardmask |
US10157751B1 (en) * | 2017-10-26 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing semiconductor device |
US10991584B2 (en) | 2017-12-19 | 2021-04-27 | International Business Machines Corporation | Methods and structures for cutting lines or spaces in a tight pitch structure |
US11393694B2 (en) | 2018-11-13 | 2022-07-19 | Tokyo Electron Limited | Method for planarization of organic films |
US11854806B2 (en) * | 2020-05-22 | 2023-12-26 | Tokyo Electron Limited | Method for pattern reduction using a staircase spacer |
-
2022
- 2022-03-04 CN CN202210209445.5A patent/CN116741626A/zh active Pending
- 2022-03-11 KR KR1020227026579A patent/KR20230131101A/ko unknown
- 2022-03-11 WO PCT/CN2022/080318 patent/WO2023164966A1/zh active Application Filing
- 2022-03-11 JP JP2022548078A patent/JP7527382B2/ja active Active
- 2022-03-11 EP EP22728335.5A patent/EP4261869A4/en active Pending
- 2022-05-13 US US17/743,560 patent/US20230282479A1/en active Pending
- 2022-06-10 TW TW111121592A patent/TWI829194B/zh active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6599667B2 (en) * | 2000-04-27 | 2003-07-29 | Dai Nippon Printing Co., Ltd. | Halftone phase shift photomask and blank for halftone phase shift photomask |
US20070026684A1 (en) * | 2005-08-01 | 2007-02-01 | Stefano Parascandola | Method of producing pitch fractionizations in semiconductor technology |
TWI608292B (zh) * | 2014-12-22 | 2017-12-11 | 東京威力科創股份有限公司 | 使用接枝聚合物材料以便基板圖案化 |
TWI698929B (zh) * | 2018-06-29 | 2020-07-11 | 台灣積體電路製造股份有限公司 | 半導體裝置的圖案化方法 |
TW202135138A (zh) * | 2020-03-06 | 2021-09-16 | 南亞科技股份有限公司 | 半導體元件結構及其製備方法 |
TWI724815B (zh) * | 2020-03-10 | 2021-04-11 | 華邦電子股份有限公司 | 半導體結構之形成方法 |
WO2021221025A1 (ja) * | 2020-04-30 | 2021-11-04 | 富士フイルム株式会社 | 構造体の製造方法、及び、構造体 |
Also Published As
Publication number | Publication date |
---|---|
JP2024512830A (ja) | 2024-03-21 |
TW202336527A (zh) | 2023-09-16 |
KR20230131101A (ko) | 2023-09-12 |
EP4261869A1 (en) | 2023-10-18 |
WO2023164966A1 (zh) | 2023-09-07 |
EP4261869A4 (en) | 2023-11-15 |
JP7527382B2 (ja) | 2024-08-02 |
CN116741626A (zh) | 2023-09-12 |
US20230282479A1 (en) | 2023-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10825690B2 (en) | Semiconductor structures | |
TWI251296B (en) | Method for fabricating semiconductor device capable of preventing damage by wet cleaning process | |
KR20210148972A (ko) | 반도체 디바이스의 패터닝 방법 및 그 결과의 구조물 | |
TW202025494A (zh) | 半導體結構 | |
CN104900495B (zh) | 自对准双重图形化方法及鳍式场效应晶体管的制作方法 | |
WO2008061031A1 (en) | Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures | |
CN110867369B (zh) | 自对准四重图案及半导体器件的制造方法 | |
CN108735813A (zh) | 半导体结构及其形成方法 | |
WO2010129137A2 (en) | Methods of forming a plurality of conductive lines in the fabrication of integrated circuitry, methods of forming an array of conductive lines, and integrated circuitry | |
TW202027143A (zh) | 半導體裝置的形成方法 | |
CN112349588B (zh) | 半导体结构的形成方法、晶体管 | |
US20200279748A1 (en) | Semiconductor structure and formation method thereof | |
WO2020048524A1 (zh) | 一种半导体结构的形成方法 | |
KR100832016B1 (ko) | 랜딩플러그콘택을 구비한 반도체소자의 제조 방법 | |
KR100724630B1 (ko) | 반도체소자의 제조 방법 | |
KR100492898B1 (ko) | 반도체 소자 제조 방법 | |
TWI829194B (zh) | 一種半導體結構的製備方法及半導體結構 | |
CN110931462B (zh) | 自对准四重图案及半导体器件的制造方法 | |
CN113972170A (zh) | 半导体结构的形成方法 | |
CN112018034A (zh) | 半导体结构及其形成方法 | |
CN111430241B (zh) | 半导体结构及其形成方法 | |
KR100764452B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
CN107731751A (zh) | 半导体结构及其形成方法 | |
KR100695417B1 (ko) | 미세 패턴 형성이 가능한 반도체 장치 제조 방법 | |
CN117672820A (zh) | 半导体结构的形成方法 |