CN112018034A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；形成具有掩膜开口的硬掩膜层，掩膜开口至少露出相邻两个伪栅结构所对应的栅极掩膜层顶部、以及与伪栅结构相邻层间介质层的部分顶部，掩膜开口的延伸方向垂直于伪栅结构的延伸方向；去除掩膜开口露出的栅极掩膜层；刻蚀掩膜开口露出的部分厚度层间介质层，形成凹槽，凹槽底部露出的层间介质层顶部与伪栅结构顶部齐平或者低于伪栅结构顶部；在凹槽和掩膜开口的侧壁上形成掩膜侧墙，沿垂直于伪栅结构的延伸方向，掩膜侧墙露出伪栅结构顶部，掩膜侧墙与硬掩膜层、剩余栅极掩膜层构成掩膜结构层；以掩膜结构层为掩膜去除凹槽底部露出的伪栅结构，形成沟槽。本发明有利于提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小、以及半导体器件高度集成化的发展，金属氧化物半导体(MOS)器件的关键尺寸也不断缩小，栅极长度和栅极间距也随之缩小至更小的尺寸，相应地，半导体器件的制作工艺也在不断的改进中，以满足人们对器件性能的要求。
目前形成栅极结构的工艺中，通常采用栅极切断(Poly Cut)技术对条状栅极进行切断，切断后的栅极与不同的晶体管相对应，可以提高晶体管的集成度。此外，多个栅极沿着延伸方向排列成一列时，通过栅极切断技术，能够高精度地缩小栅极切断后，断开的栅极间的对接方向的间距(Poly Cut CD)。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有分立的伪栅结构，所述伪栅结构的顶部形成有栅极掩膜层，所述伪栅结构露出的基底上形成有层间介质层；形成覆盖所述层间介质层和栅极掩膜层的硬掩膜层，所述硬掩膜层中形成有掩膜开口，所述掩膜开口至少露出相邻两个伪栅结构所对应的栅极掩膜层的顶部、以及与所述伪栅结构相邻的层间介质层的部分顶部，所述掩膜开口的延伸方向垂直于伪栅结构的延伸方向；去除所述掩膜开口露出的所述栅极掩膜层，露出伪栅结构的顶部；去除所述掩膜开口露出的所述栅极掩膜层后，刻蚀所述掩膜开口露出的部分厚度层间介质层，形成凹槽，所述凹槽底部露出的层间介质层顶部与伪栅结构顶部齐平或者低于伪栅结构顶部；在所述凹槽和掩膜开口的侧壁上形成掩膜侧墙，且沿垂直于伪栅结构的延伸方向上，所述掩膜侧墙露出伪栅结构顶部，所述掩膜侧墙与所述硬掩膜层、以及剩余栅极掩膜层构成掩膜结构层；以所述掩膜结构层为掩膜，去除所述凹槽底部露出的伪栅结构，在所述层间介质层中形成露出所述基底的沟槽。
相应的，本发明实施例还提供一种半导体结构，包括：基底；伪栅结构，分立于所述基底上；栅极掩膜层，位于所述伪栅结构的顶部；层间介质层，位于所述伪栅结构露出的基底上；硬掩膜层，位于所述层间介质层和栅极掩膜层上，所述硬掩膜层中具有掩膜开口，所述掩膜开口至少露出相邻两个伪栅结构所对应的栅极掩膜层的顶部、以及与所述伪栅结构相邻的层间介质层的部分顶部，所述掩膜开口的延伸方向垂直于伪栅结构的延伸方向；凹槽，位于所述掩膜开口露出的栅极掩膜层和层间介质层中，所述凹槽的侧壁与掩膜开口的侧壁相齐平，所述凹槽底部露出伪栅结构的顶部，且所述凹槽底部露出的层间介质层顶部与伪栅结构顶部齐平或者低于伪栅结构顶部；掩膜侧墙，位于所述凹槽和掩膜开口的侧壁上，且沿垂直于伪栅结构的延伸方向上，所述掩膜侧墙露出伪栅结构顶部，所述掩膜侧墙与所述硬掩膜层、以及栅极掩膜层构成掩膜结构层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例去除所述掩膜开口露出的所述栅极掩膜层后，刻蚀所述掩膜开口露出的部分厚度层间介质层，形成凹槽，所述凹槽底部露出的层间介质层顶部与伪栅结构顶部齐平或者低于伪栅结构顶部，随后在所述凹槽和掩膜开口的侧壁上形成掩膜侧墙，且所述凹槽沿垂直于伪栅结构延伸方向的侧壁上的掩膜侧墙露出伪栅结构顶部，防止在沿垂直于伪栅结构的延伸方向上出现掩膜侧墙覆盖伪栅结构部分顶部的问题，从而在后续以所述掩膜结构层为掩膜，去除凹槽底部露出的伪栅结构的步骤中，有利于防止在沿垂直于伪栅结构的延伸方向上，出现被所述掩膜侧墙覆盖的部分伪栅结构未被完全去除的问题，降低了出现伪栅结构残留问题的概率，相应提高了后续工艺制程的良率和半导体结构的性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，图1a是沿伪栅结构延伸方向的剖面图，图1b是沿垂直于伪栅结构延伸方向的剖面图，提供基底1，所述基底1上形成有分立的伪栅结构2，所述伪栅结构2的顶部形成有栅极掩膜层3，所述伪栅结构2露出的基底1上形成有层间介质层4。
参考图2，图2a是基于图1a的剖面图，图2b是基于图1b的剖面图，形成覆盖所述层间介质层4和栅极掩膜层3的硬掩膜层5，所述硬掩膜层5中形成有掩膜开口10，所述掩膜开口10至少露出相邻两个伪栅结构2所对应的栅极掩膜层3的顶部、以及与所述伪栅结构2相邻的层间介质层4的部分顶部，所述掩膜开口10的延伸方向垂直于伪栅结构2的延伸方向。
参考图3，图3a是基于图2a的剖面图，图3b是基于图2b的剖面图，去除所述掩膜开口10露出的所述栅极掩膜层3，露出伪栅结构2的顶部，在所述栅极掩膜层3中形成凹槽20。
参考图4，图4a是基于图3a的剖面图，图4b是基于图3b的剖面图，在所述凹槽20和掩膜开口10的侧壁上形成掩膜侧墙6，所述掩膜侧墙6与所述硬掩膜层5、以及剩余栅极掩膜层3构成掩膜结构层(未标示)。
参考图5，图5a是基于图4a的剖面图，图5b是基于图4b的剖面图，以所述掩膜结构层为掩膜，去除所述凹槽20底部露出的伪栅结构2，在所述层间介质层4中形成露出所述基底1的沟槽30。
通过所述掩膜侧墙6，能够减小所述凹槽20和掩膜开口10沿伪栅结构2延伸方向上的关键尺寸，从而有利于降低形成所述掩膜开口10的难度、增大工艺窗口，同时，在后续以所述掩膜结构层为掩膜，去除所述凹槽20底部露出的伪栅结构2后，使所形成沟槽30沿所述伪栅结构2延伸方向上的关键尺寸满足工艺要求。
但是，如图4b所示，在形成所述掩膜侧墙6的过程中，所述掩膜侧墙6还会形成在所述凹槽20沿垂直于伪栅结构2延伸方向的侧壁上，也就是说，所述掩膜侧墙6还会形成于所述掩膜开口20露出的层间介质层4的侧壁上，进而导致沿垂直于伪栅结构2的延伸方向，所述掩膜侧墙6还覆盖伪栅结构2的部分顶部，在以所述掩膜结构层为掩膜去除所述凹槽20底部露出的伪栅结构2的步骤中，沿垂直于伪栅结构2的延伸方向，被所述掩膜侧墙6所覆盖的部分伪栅结构2难以被完全去除，进而容易出现伪栅结构2残留的问题，容易降低后续工艺制程的良率，所形成的半导体性能不佳。
为了解决所述技术问题，本发明实施例去除所述掩膜开口露出的所述栅极掩膜层后，刻蚀所述掩膜开口露出的部分厚度层间介质层，形成凹槽，所述凹槽底部露出的层间介质层顶部与伪栅结构顶部齐平或者低于伪栅结构顶部，随后在所述凹槽和掩膜开口的侧壁上形成掩膜侧墙，且所述凹槽沿垂直于伪栅结构延伸方向的侧壁上的掩膜侧墙露出伪栅结构顶部，所述掩膜侧墙与硬掩膜层、以及栅极掩膜层构成掩膜结构层，从而在后续以所述掩膜结构层为掩膜，去除凹槽底部露出的伪栅结构的步骤中，有利于防止在沿垂直于伪栅结构的延伸方向上出现被所述掩膜侧墙覆盖的部分伪栅结构未被完全去除的问题，降低了出现伪栅结构残留问题的概率，相应提高了后续工艺制程的良率和半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6，图6a是沿伪栅结构延伸方向的剖面图，图6b是沿垂直于伪栅结构延伸方向的剖面图，提供基底(未标示)，所述基底上形成有分立的伪栅结构120，所述伪栅结构120的顶部形成有栅极掩膜层125，所述伪栅结构125露出的基底上形成有层间介质层115。
所述基底用于为后续工艺制程提供工艺平台。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及凸出于衬底100的鳍部110。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部110和衬底100的材料相同，鳍部110的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等。
所述鳍部110露出的衬底100上还形成有隔离结构111。所述隔离结构111用于实现各鳍部110之间的电隔离。
所述隔离结构111的材料为介电材料。具体的，所述隔离结构111的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述隔离结构111的材料包括氧化硅。
所述伪栅结构120为后续形成栅极结构占据空间位置。本实施例中，所述伪栅结构120横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁。
本实施例中，所述伪栅结构120包括伪栅氧化层(图未示)以及位于伪栅氧化层上的伪栅层(图未示)。
所述伪栅氧化层的材料可以为氧化硅或氮氧化硅，所述伪栅层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，伪栅氧化层的材料为氧化硅，伪栅层的材料为多晶硅。
所述栅极掩膜层125用于作为形成所述伪栅结构120时的刻蚀掩膜，所述栅极掩膜层125还用于保护伪栅结构120的顶部。因此，栅极掩膜层125的位置、形状以及数量与伪栅结构120相对应。
后续刻蚀栅极掩膜层125后，剩余栅极掩膜层125还用于作为去除伪栅结构120的刻蚀掩膜。
本实施例中，所述栅极掩膜层125的材料为氮化硅。
所述层间介质层115用于对相邻器件之间起到隔离作用。因此，所述层间介质层115的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层115的材料为氧化硅。
参考图7至图8，形成覆盖所述层间介质层115和栅极掩膜层125的硬掩膜层130(如图8所示)，所述硬掩膜层130中形成有掩膜开口200(如图8所示)，所述掩膜开口200至少露出相邻两个伪栅结构120所对应的栅极掩膜层125的顶部、以及与所述伪栅结构120相邻的层间介质层115的部分顶部，所述掩膜开口120的延伸方向垂直于伪栅结构120的延伸方向。
所述硬掩膜层130用于作为后续去除栅极掩膜层125、以及刻蚀层间介质层115的刻蚀掩膜。
本实施例中，所述硬掩膜层130的材料为氧化硅。氧化硅与其他材料膜层的粘附性较好，有利于提高后续刻蚀工艺的稳定性和图形转移的效果，同时还利于通过在氧化硅材料上形成有机图形层后对氧化硅材料进行图形化的方式，形成所述掩膜开口200，且氧化硅材料为半导体工艺中常用的材料，有利于提高工艺兼容性、节约成本。
本实施例中，形成所述硬掩膜层130的步骤包括：
如图7所示，图7a是基于图6a的剖面图，图7b是基于图6b的剖面图，形成覆盖所述层间介质层115和栅极掩膜层125的硬掩膜材料层126；在所述硬掩膜材料层126上形成平坦层131、位于所述平坦层131上的抗反射涂层132、以及位于所述抗反射涂层132上的光刻胶层133，所述光刻胶层133中形成有图形开口(未标示)。
平坦层131的顶面为平坦面，用于提高抗反射涂层132的表面平整度，从而提高光刻胶层的形貌质量和尺寸精准度。本实施例中，平坦层131的材料为旋涂碳(spin oncarbon，SOC)。旋涂碳可以通过旋涂工艺形成，工艺成本较低，并能够保证平坦层131的表面平整度。
抗反射涂层132用于减小曝光时的反射效应，从而提高图形的转移精度，进而提高所述光刻胶层133的形貌质量和尺寸精准度。本实施例中，所述抗反射涂层132的材料为Si-ARC(Silicon anti-reflective-coating，含硅抗反射涂层)。
本实施中，采用旋涂工艺形成所述平坦层131、抗反射涂层132、以及光刻胶层133。
如图8所示，图8a是基于图7a的剖面图，图8b是基于图7b的剖面图，以所述光刻胶层133为掩膜，依次刻蚀抗反射涂层132、平坦层131和硬掩膜材料层126，刻蚀后的剩余硬掩膜材料层126作为所述硬掩膜层130。
本实施例中，采用干法刻蚀工艺刻蚀所述抗反射涂层132、平坦层131和硬掩膜材料层126。
形成所述硬掩膜层130后，还包括：去除所述光刻胶层133、抗反射涂层132和平坦层131。具体地，可采用灰化工艺去除所述光刻胶层133、抗反射涂层132和平坦层131。
参考图9，图9a是基于图8a的剖面图，图9b是基于图8b的剖面图，去除所述掩膜开口200露出的所述栅极掩膜层125，露出伪栅结构120的顶部。
去除所述掩膜开口200露出的所述栅极掩膜层125，为后续形成掩膜侧墙做准备。
本实施例中，采用干法刻蚀工艺去除所述掩膜开口200露出的所述栅极掩膜层125。干法刻蚀工艺易于实现各向异性的刻蚀、以及具有较好的剖面控制性，有利于提高图形转移的精度和工艺效果，去除掩膜开口200露出的所述栅极掩膜层125后，易于使在剩余栅极掩膜层125中形成的图形满足工艺要求。
参考图10，图10a是基于图9a的剖面图，图10b是基于图9b的剖面图，去除所述掩膜开口200(如图9所示)露出的所述栅极掩膜层125后，刻蚀所述掩膜开口200露出的部分厚度层间介质层115，形成凹槽300，所述凹槽300底部露出的层间介质层115顶部与伪栅结构120顶部齐平或者低于伪栅结构120顶部。
通过刻蚀层间介质层115形成凹槽300，且使所述凹槽300底部露出的层间介质层115顶部与伪栅结构120顶部齐平或者低于伪栅结构120顶部，后续制程还包括：在所述凹槽300和掩膜开口200的侧壁上形成掩膜侧墙，且沿垂直于伪栅结构120的延伸方向上，掩膜侧墙露出伪栅结构120顶部，防止沿垂直于伪栅结构120的延伸方向，所述凹槽300侧壁上的掩膜侧墙覆盖伪栅结构120的部分顶部，从而在后续以所述掩膜结构层为掩膜去除凹槽300底部露出的伪栅结构120的步骤中，有利于防止在沿垂直于伪栅结构120的延伸方向上，出现被掩膜侧墙覆盖的部分伪栅结构120未被完全去除的问题，降低了出现伪栅结构120残留问题的概率，相应提高了后续工艺制程的良率和半导体结构的性能。
本实施例中，所述凹槽300位于所述掩膜开口200露出的层间介质层115和栅极掩膜层125中，且所述凹槽300底部露出伪栅结构120的顶部，所述凹槽300的位置和形状相应与掩膜开口200的位置和形状相同。因此，形成所述凹槽300后，所述凹槽300的延伸方向也垂直于伪栅结构120的延伸方向。
需要说明的是，所述凹槽300底部露出的层间介质层115顶部至伪栅结构120顶部的距离d(如图10所示)不宜过大，否则所述凹槽300露出的层间介质层115的厚度相应较小，后续去除凹槽300底部露出的伪栅结构120的步骤中，层间介质层115也会被消耗，经后续制程消耗后的剩余层间介质层115的厚度会过小，容易降低工艺兼容性、增加工艺风险。为此，本实施例中，所述凹槽300底部露出的层间介质层115顶部至伪栅结构120顶部的距离d大于或等于0纳米，且小于或等于40纳米。其中，当所述距离d为零时，所述凹槽300底部露出的层间介质层115顶部与伪栅结构120顶部齐平。
具体地，本实施例中，所述凹槽300底部露出的层间介质层115顶部低于伪栅结构120顶部。也就是说，所述凹槽300底部露出的伪栅结构120凸出于层间介质层115，从而防止因刻蚀所述掩膜开口200露出的部分厚度层间介质层115的过程中，所述刻蚀工艺的刻蚀速率均一性不同，而出现部分区域的凹槽300底部的层间介质层115顶部仍高于伪栅结构120顶部的情况，进而降低工艺难度和工艺风险，提高工艺的可操作性。
而且，后续还包括在凹槽300底部露出的层间介质层115上形成阻挡层的步骤，凹槽300底部露出的层间介质层115顶部低于伪栅结构120顶部，也易于在工艺上实现阻挡层的形成。
本实施例中，采用各向异性干法刻蚀工艺刻蚀所述掩膜开口200露出的部分厚度层间介质层115。采用干法刻蚀工艺易于实现各向异性刻蚀，且干法刻蚀工艺的剖面控制性较好，易于使凹槽300的剖面满足工艺需求，同时还有利于提高对层间介质层115的刻蚀效率。
本实施例中，所述硬掩膜层130与所述层间介质层115的材料相同，在刻蚀层间介质层115的步骤中，也会消耗部分厚度的所述硬掩膜层130。
参考图15至图16，在所述凹槽300和掩膜开口200(如图9所示)的侧壁上形成掩膜侧墙140(如图16所示)，且沿垂直于伪栅结构120的延伸方向上，所述掩膜侧墙140露出伪栅结构120顶部，所述掩膜侧墙140与所述硬掩膜层130、以及剩余栅极掩膜层125构成掩膜结构层145。
所述掩膜侧墙140用于减小所述凹槽300沿伪栅结构120延伸方向上的开口宽度，从而有利于在后续去除凹槽300底部露出的伪栅结构120后，使所形成沟槽沿伪栅结构120延伸方向上的关键尺寸满足工艺要求，同时，还有利于降低形成掩膜开口200的工艺难度、增大工艺窗口。
本实施例中，沿伪栅结构120的延伸方向，所述掩膜侧墙140露出伪栅结构120的顶部，从而在后续去除凹槽300底部露出的伪栅结构120的步骤中，有利于防止在沿垂直于伪栅结构120的延伸方向上，出现被掩膜侧墙140覆盖的部分伪栅结构120未被完全去除的问题，降低了出现伪栅结构120残留问题的概率，相应提高了后续工艺制程的良率和半导体结构的性能。
所述掩膜侧墙140的材料可以为氧化硅或氮化硅中的一种或两种。本实施例中，所述掩膜侧墙140的材料为氧化硅。氧化硅为半导体工艺中常用的材料，有利于提高工艺兼容性、节约成本，通过选用氧化硅材料，使掩膜侧墙140与层间介质层115的材料相同，有利于降低掩膜侧墙140对后续工艺制程的影响。
本实施例中，形成所述掩膜侧墙140的步骤包括：
如图15所示，图15a是沿伪栅结构120延伸方向的剖面图，图15b是沿垂直于伪栅结构120延伸方向的剖面图，形成侧墙膜136，保形覆盖所述硬掩膜层130的顶部和侧壁、所述凹槽300的底部和侧壁。
本实施例中，采用原子层沉积工艺形成所述侧墙膜136。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的侧墙膜136，使侧墙膜136的厚度能够得到精确控制，而且有利于提高侧墙膜136的厚度均一性和致密度，相应提高后续掩膜侧墙的刻蚀掩膜效果；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，提高了所述侧墙膜136的保形覆盖能力。
本实施例中，所述凹槽300底部露出的层间介质层115顶部低于伪栅结构120顶部，且原子层沉积工艺的保形覆盖能力较好，因此，所述侧墙膜136还形成于所述凹槽300底部露出的伪栅结构120侧壁上。
如图16所示，图16a是基于图15a的剖面图，图16b是基于图15b的剖面图，采用各向异性刻蚀工艺刻蚀所述侧墙膜136，剩余侧墙膜136作为所述掩膜侧墙140。
通过选用各向异性刻蚀工艺，从而可以采用无掩膜的方式刻蚀侧墙膜136，有利于节省光罩，进而节约成本。本实施例中，采用干法刻蚀工艺刻蚀所述侧墙膜136。干法刻蚀工艺易于实现各向异性的刻蚀，且有利于提高刻蚀效率。
需要说明的是，在实际工艺中，为将位于硬掩膜层130的顶部和所述凹槽300的底部上的所述侧墙膜136完全去除，通常对侧墙膜136进行过刻蚀，凹槽300底部露出的伪栅结构120侧壁高度较小，因此在刻蚀侧墙膜136的过程中，凹槽300底部露出的伪栅结构120侧壁上的侧墙膜136也被消耗，相应地，刻蚀所述侧墙膜136后，所述掩膜侧墙140仅形成于所述凹槽300的侧壁上。
在其他实施例中，根据实际工艺，所述掩膜侧墙还可以形成在所述凹槽底部露出的伪栅结构的侧壁上，沿垂直于伪栅结构的延伸方向上，掩膜侧墙相应也露出伪栅结构的顶部。
结合参考图11至图14，本实施例中，刻蚀所述掩膜开口200(如图9所示)露出的部分厚度层间介质层115后，形成所述掩膜侧墙140之前，还包括：在所述凹槽300底部露出的层间介质层115上形成阻挡层135(如图14所示)。
所述阻挡层135用于在后续去除凹槽300底部露出的伪栅结构120的步骤中，起到阻挡的作用，所述阻挡层135还能够在刻蚀所述侧墙膜136以形成掩膜侧墙140的步骤中，对所述层间介质层115起到保护作用，从而防止凹槽300底部露出的层间介质层115在上述步骤中受到损耗，进而防止剩余的层间介质层115的厚度过小，相应提高了工艺兼容性。
本实施例中，所述阻挡层135的材料为氮化硅。氮化硅材料的硬度和致密度均较高，从而保证所述阻挡层135对层间介质层115的保护效果。且氮化硅材料与氧化硅材料、以及多晶硅材料均具有较大的刻蚀选择性，从而进一步提高所述阻挡层135在后续去除伪栅结构120的过程中的保护作用。
在其他实施例中，根据实际工艺，所述阻挡层的材料还可以为氮化钛、氧化铝或氮化铝等材料，所述层间介质层材料与所述材料的刻蚀选择比较大，通过选用所述材料，相应也保证所述阻挡层的阻挡作用和保护效果。
所述阻挡层135的厚度不宜过小，也不宜过大。如果所述阻挡层135的厚度过小，容易导致阻挡层135难以起到相应的保护作用；如果所述阻挡层135的厚度过大，容易浪费工艺时间和工艺材料，而且容易对后续工艺制程造成影响、降低工艺兼容性，且当凹槽300底部露出的层间介质层115顶部低于伪栅结构120顶部时，形成过厚的阻挡层135也会增加工艺难度。为此，本实施例中，所述阻挡层135的厚度为1纳米至5纳米。
本实施例中，形成所述阻挡层135的步骤包括：
如图11所示，图11a是基于图10a的剖面图，图11b是基于图10b的剖面图，形成阻挡材料层131，保形覆盖所述硬掩膜层130的顶部和侧壁、所述凹槽300的底部和侧壁、以及所述凹槽300露出的伪栅结构120侧壁。
本实施例中，采用原子层沉积工艺形成所述阻挡材料层131。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的阻挡材料层131，使阻挡材料层131的厚度能够得到精确控制，而且有利于提高阻挡材料层131的厚度均一性和致密度，相应提高阻挡层的阻挡效果；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了阻挡材料层131的保形覆盖能力。
本实施例中，所述凹槽300底部露出的层间介质层115顶部低于伪栅结构120顶部，且原子层沉积工艺的保形覆盖能力较好，因此，所述阻挡材料层131还形成于所述凹槽300底部露出的伪栅结构120侧壁上。
如图12至图13所示，在所述凹槽300中形成保护层133(如图13所示)，所述保护层133覆盖所述凹槽300露出的伪栅结构120的部分侧壁。
所述保护层133用于作为后续刻蚀阻挡材料层131的刻蚀掩膜，从而使被保护层133覆盖的阻挡材料层131被保留。
为降低所述保护层133的形成难度和去除难度，减小所述保护层133对半导体结构的影响，所述保护层133为易于形成和去除的材料。
为此，所述保护层133的材料为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、SOC材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射图层)材料、或DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料。本实施例中，所述保护层133的材料为SOC材料。
本实施例中，形成所述保护层133的步骤包括：如图12所示，在所述凹槽300中形成保护材料层132，所述保护材料层132还覆盖所述硬掩膜层131顶部；如图13所示，回刻蚀部分厚度的所述保护材料层132，剩余所述保护材料层132作为所述保护层133。
具体地，采用旋涂工艺形成所述保护材料层132。
本实施例中，采用干法刻蚀工艺回刻蚀部分厚度的所述保护材料层132，有利于精确控制对保护材料层132的刻蚀量。
如图14所示，图14a是基于图13a的剖面图，图14b是基于图13b的剖面图，以所述保护层133为掩膜，刻蚀所述阻挡材料层131，剩余所述阻挡材料层131作为所述阻挡层135。
本实施例中，采用各向同性刻蚀工艺刻蚀所述阻挡材料层131。通过采用各向同性刻蚀工艺，从而能够在刻蚀保护层133露出的阻挡材料层131后，仅保留位于凹槽300底部露出的层间介质层115上的阻挡材料层131。
本实施例中，采用各向同性的干法工艺刻蚀所述阻挡材料层131。通过调整干法刻蚀工艺的压强、偏置电压(例如：采用高压强、零偏置电压或低偏置电压的干法刻蚀工艺)等工艺参数，即可实现各向同性的刻蚀，而且采用干法刻蚀工艺有利于提高刻蚀效率。
本实施例中，所述保护层133的材料为SOC材料，所述材料容易在刻蚀所述刻蚀阻挡材料层131的步骤中发生损耗，也就是说，刻蚀所述阻挡材料层131的步骤中，也刻蚀部分厚度的所述保护层133，且所述保护层133的被刻蚀速率小于所述刻蚀阻挡材料层131的被刻蚀速率，因此，在刻蚀所述阻挡材料层131后，所述保护层133也被消耗，且所述保护层133下方的阻挡材料层131被保留。具体地，本实施例中，在所述刻蚀所述阻挡材料层131后，所述保护层133被完全消耗。
在其他实施例中，根据实际工艺，也可以采用各向异性刻蚀工艺刻蚀所述阻挡材料层。相应地，刻蚀所述阻挡材料层后，所述阻挡层还形成于所述掩膜开口和凹槽的侧壁上，形成所述掩膜侧墙的步骤中，掩膜侧墙形成于所述阻挡层的侧壁上。
本实施例中，以形成所述阻挡层135为示例。在其他实施例中，根据实际工艺，也可以不形成所述阻挡层，相应有利于简化工艺步骤、提高生产效率。
参考图17，图17a是基于图16a的剖面图，图17b是基于图16b的剖面图，以所述掩膜结构层145为掩膜，去除所述凹槽300底部露出的伪栅结构120，在所述层间介质层115中形成露出所述基底的沟槽400。
沿伪栅结构120的延伸方向，所述掩膜侧墙140露出伪栅结构120的顶部，在去除凹槽300底部露出的伪栅结构120的过程中，在沿垂直于伪栅结构120的延伸方向上，防止出现被掩膜侧墙140覆盖的部分伪栅结构120未被完全去除的问题，从而降低了出现伪栅结构120残留问题的概率，相应提高了后续工艺制程的良率和半导体结构的性能。
本实施例中，采用干法刻蚀工艺去除凹槽300底部露出的伪栅结构120。干法刻蚀工艺易于实现各向异性的刻蚀，且剖面控制性较好，有利于将凹槽300底部露出的伪栅结构120去除，且使沟槽300的剖面形貌满足工艺需求，同时还有利于提高伪栅结构120的去除效率。
需要说明的是，本实施例中，在采用各向异性刻蚀工艺刻蚀所述侧墙膜136形成所述掩膜侧墙140后，仅需调整刻蚀工艺的气体类型和工艺参数，即可在同一刻蚀机台中去除所述凹槽300底部露出的伪栅结构120，无需转换机台，有利于简化工艺步骤、降低工艺操作复杂度。
相应的，本发明还提供一种半导体结构。参考图16，图16a是沿伪栅结构延伸方向的剖面图，图16b是沿垂直于伪栅结构延伸方向的剖面图，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)；伪栅结构120，分立于所述基底上；栅极掩膜层125，位于所述伪栅结构120的顶部；层间介质层115，位于所述伪栅结构120露出的基底上；硬掩膜层130，位于所述层间介质层115和栅极掩膜层125上，所述硬掩膜层130中具有掩膜开口200，所述掩膜开口200至少露出相邻两个伪栅结构120所对应的栅极掩膜层125的顶部、以及与所述伪栅结构120相邻的层间介质层115的部分顶部，所述掩膜开口200的延伸方向垂直于伪栅结构120的延伸方向；凹槽300，位于所述掩膜开口200露出的栅极掩膜层125和层间介质层115中，所述凹槽300的侧壁与掩膜开口200的侧壁相齐平，所述凹槽300底部露出伪栅结构120的顶部，且所述凹槽300底部露出的层间介质层115顶部与伪栅结构120顶部齐平或者低于伪栅结构120顶部；掩膜侧墙140，位于所述凹槽300和掩膜开口200的侧壁上，且沿垂直于伪栅结构120的延伸方向上，所述掩膜侧墙140露出伪栅结构120顶部，所述掩膜侧墙140与硬掩膜层130、以及栅极掩膜层125构成掩膜结构层145。
所述凹槽300底部露出的层间介质层115顶部与伪栅结构120顶部齐平或者低于伪栅结构120顶部，在沿垂直于伪栅结构120的延伸方向上，掩膜侧墙露出伪栅结构120顶部，防止沿垂直于伪栅结构120的延伸方向，所述凹槽300侧壁上的掩膜侧墙140覆盖伪栅结构120的部分顶部，从而在后续以所述掩膜结构层145为掩膜去除凹槽300底部露出的伪栅结构120的步骤中，有利于防止在沿垂直于伪栅结构120的延伸方向上，部分伪栅结构120因被掩膜侧墙140覆盖而未被去除的问题，降低了出现伪栅结构120残留问题的概率，相应提高了后续工艺制程的良率和半导体结构的性能。
所述基底为工艺制程提供工艺平台。
本实施例以形成半导体结构为鳍式场效应晶体管为例，基底包括衬底100以及凸出于衬底100的鳍部110。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部110和衬底100的材料相同，鳍部110的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等。
所述半导体结构还包括：隔离结构111，位于所述鳍部110露出的衬底100上。所述隔离结构111用于实现各鳍部110之间的电隔离。
所述隔离结构111的材料为介电材料。具体的，所述隔离结构111的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述隔离结构111的材料包括氧化硅。
所述伪栅结构120为后续形成栅极结构占据空间位置。本实施例中，所述伪栅结构120横跨所述鳍部110且覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，所述伪栅结构120包括伪栅氧化层(图未示)以及位于伪栅氧化层上的伪栅层(图未示)。
所述伪栅氧化层的材料可以为氧化硅或氮氧化硅，所述伪栅层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，伪栅氧化层的材料为氧化硅，伪栅层的材料为多晶硅。
所述栅极掩膜层125用于作为形成所述伪栅结构120时的刻蚀掩膜，所述栅极掩膜层125还用于保护伪栅结构120的顶部。所述栅极掩膜层125还用于作为后续去除凹槽300底部的伪栅结构120时的部分掩膜。本实施例中，所述栅极掩膜层125的材料为氮化硅。
所述层间介质层115用于对相邻器件之间起到隔离作用。因此，所述层间介质层115的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层115的材料为氧化硅。
所述硬掩膜层130用于作为形成所述凹槽300时的刻蚀掩膜。
本实施例中，所述硬掩膜层130的材料为氧化硅。氧化硅与其他材料膜层的粘附性较好，有利于提高图形转移的工艺效果，且氧化硅材料为半导体工艺中常用的材料，有利于提高工艺兼容性、节约成本。
所述凹槽300底部露出伪栅结构120的顶部，从而为后续去除伪栅结构120做准备。
本实施例中，所述凹槽300位于所述掩膜开口200露出的层间介质层115和栅极掩膜层125中，所述凹槽300的位置和形状相应与掩膜开口200的位置和形状相同。因此，凹槽300的延伸方向也垂直于伪栅结构120的延伸方向。
需要说明的是，所述凹槽300底部露出的层间介质层115顶部至伪栅结构120顶部的距离d(如图10所示)不宜过大，否则所述凹槽300露出的层间介质层115的厚度相应较小，后续去除凹槽300底部露出的伪栅结构120的步骤中，层间介质层115也会被消耗，经后续制程消耗后的剩余层间介质层115的厚度会过小，容易降低工艺兼容性、增加工艺风险。为此，本实施例中，所述凹槽300底部露出的层间介质层115顶部至伪栅结构120顶部的距离d大于或等于0纳米，且小于或等于40纳米。其中，当所述距离d为零时，所述凹槽300底部露出的层间介质层115顶部与伪栅结构120顶部齐平。
具体地，本实施例中，所述凹槽300底部露出的层间介质层115顶部低于伪栅结构120顶部。也就是说，所述凹槽300底部露出的伪栅结构120凸出于层间介质层115，从而防止形成所述凹槽300的刻蚀工艺中，因刻蚀速率均一性不一致而导致部分区域的凹槽300底部的层间介质层115顶部仍高于伪栅结构120顶部的问题，相应降低工艺难度和工艺风险，提高工艺的可操作性。
所述掩膜侧墙140用于减小所述凹槽300沿伪栅结构120延伸方向上的开口宽度，从而有利于在后续去除凹槽300底部露出的伪栅结构120后，使所形成沟槽沿伪栅结构120延伸方向上的关键尺寸满足工艺要求，同时，还有利于降低形成掩膜开口200的工艺难度、增大工艺窗口。
所述掩膜侧墙140的材料可以为氧化硅或氮化硅中的一种或两种。本实施例中，所述掩膜侧墙140的材料为氧化硅。氧化硅为半导体工艺中常用的材料，有利于提高工艺兼容性、节约成本，通过选用氧化硅材料，使掩膜侧墙140与层间介质层115的材料相同，有利于降低掩膜侧墙140对后续工艺制程的影响。
所述半导体结构还包括：阻挡层135，位于所述凹槽300底部露出的层间介质层115上。相应地，所述掩膜侧墙140还覆盖所述阻挡层135的部分顶部。
所述阻挡层135用于在后续去除凹槽300底部露出的伪栅结构120的步骤中，起到阻挡的作用，所述阻挡层135还能够在形成掩膜侧墙140的刻蚀步骤中，对所述层间介质层115起到保护作用，从而防止凹槽300底部露出的层间介质层115在上述步骤中受到损耗，进而防止剩余的层间介质层115的厚度过小，相应提高了工艺兼容性。
本实施例中，所述阻挡层135的材料为氮化硅。氮化硅材料的硬度和致密度均较高，从而保证所述阻挡层135对层间介质层115的保护效果。且氮化硅材料与氧化硅材料、以及多晶硅材料均具有较大的刻蚀选择性，从而进一步提高所述阻挡层135在后续去除伪栅结构120的过程中的保护作用。
在其他实施例中，所述阻挡层的材料还可以为氮化钛、氧化铝或氮化铝等材料，所述层间介质层材料与所述材料的是选择比较大，通过选用所述材料，相应也保证了所述阻挡层的阻挡作用和保护效果。
所述阻挡层135的厚度不宜过小，也不宜过大。如果所述阻挡层135的厚度过小，容易导致阻挡层135难以起到相应的保护作用；如果所述阻挡层135的厚度过大，容易浪费工艺时间和工艺材料，而且容易对后续工艺制程造成影响、降低工艺兼容性，且当凹槽300底部露出的层间介质层115顶部低于伪栅结构120顶部时，形成过厚的阻挡层135也会增加工艺难度。为此，本实施例中，所述阻挡层135的厚度为1纳米至5纳米。
本实施例中，所述阻挡层135位于所述凹槽300底部露出的层间介质层115上。在其他实施例中，根据实际形成所述阻挡层的工艺，所述阻挡层还可以位于所述掩膜开口的侧壁与所述掩膜侧墙之间、以及所述凹槽的侧壁与所述掩膜侧墙之间。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有分立的伪栅结构，所述伪栅结构的顶部形成有栅极掩膜层，所述伪栅结构露出的基底上形成有层间介质层；
形成覆盖所述层间介质层和栅极掩膜层的硬掩膜层，所述硬掩膜层中形成有掩膜开口，所述掩膜开口至少露出相邻两个伪栅结构所对应的栅极掩膜层的顶部、以及与所述伪栅结构相邻的层间介质层的部分顶部，所述掩膜开口的延伸方向垂直于伪栅结构的延伸方向；
去除所述掩膜开口露出的所述栅极掩膜层，露出伪栅结构的顶部；
去除所述掩膜开口露出的所述栅极掩膜层后，刻蚀所述掩膜开口露出的部分厚度层间介质层，形成凹槽，所述凹槽底部露出的层间介质层顶部与伪栅结构顶部齐平或者低于伪栅结构顶部；
在所述凹槽和掩膜开口的侧壁上形成掩膜侧墙，且沿垂直于伪栅结构的延伸方向上，所述掩膜侧墙露出伪栅结构顶部，所述掩膜侧墙与所述硬掩膜层、以及剩余栅极掩膜层构成掩膜结构层；
以所述掩膜结构层为掩膜，去除所述凹槽底部露出的伪栅结构，在所述层间介质层中形成露出所述基底的沟槽。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述掩膜开口露出的部分厚度层间介质层后，形成所述掩膜侧墙之前，还包括：在所述凹槽底部露出的层间介质层上形成阻挡层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述凹槽后，所述凹槽底部露出的层间介质层顶部低于伪栅结构顶部；
形成所述阻挡层的步骤包括：形成阻挡材料层，保形覆盖所述硬掩膜层的顶部和侧壁、所述凹槽的底部和侧壁、以及所述凹槽露出的伪栅结构侧壁；在所述凹槽中形成保护层，所述保护层覆盖所述凹槽露出的伪栅结构的部分侧壁；以所述保护层为掩膜，刻蚀所述阻挡材料层，剩余所述阻挡材料层作为所述阻挡层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述凹槽中形成保护材料层，所述保护材料层还覆盖所述硬掩膜层顶部；回刻蚀部分厚度的所述保护材料层，剩余所述保护材料层作为所述保护层；
刻蚀所述阻挡材料层的步骤中，刻蚀部分厚度的所述保护层，且所述保护层的被刻蚀速率小于所述阻挡材料层的被刻蚀速率。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，采用各向同性刻蚀工艺刻蚀所述阻挡材料层。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，采用各向异性刻蚀工艺刻蚀所述阻挡材料层；
刻蚀所述阻挡材料层后，所述阻挡层还形成于所述掩膜开口和凹槽的侧壁上。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述阻挡材料层。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，所述保护层的材料为BARC材料、ODL材料、SOC材料、光刻胶、DARC材料或DUO材料。
9.如权利要求4所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺回刻蚀部分厚度的所述保护材料层。
10.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层的厚度为1纳米至5纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掩膜侧墙的步骤包括：形成侧墙膜，保形覆盖所述硬掩膜层的顶部和侧壁、所述凹槽的底部和侧壁；采用各向异性刻蚀工艺刻蚀所述侧墙膜，剩余侧墙膜作为所述掩膜侧墙。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述凹槽后，所述凹槽底部露出的层间介质层顶部至伪栅结构顶部的距离大于或等于0纳米，且小于或等于40纳米。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向异性干法刻蚀工艺刻蚀所述掩膜开口露出的部分厚度层间介质层。
14.一种半导体结构，其特征在于，包括：
基底；
伪栅结构，分立于所述基底上；
栅极掩膜层，位于所述伪栅结构的顶部；
层间介质层，位于所述伪栅结构露出的基底上；
硬掩膜层，位于所述层间介质层和栅极掩膜层上，所述硬掩膜层中具有掩膜开口，所述掩膜开口至少露出相邻两个伪栅结构所对应的栅极掩膜层的顶部、以及与所述伪栅结构相邻的层间介质层的部分顶部，所述掩膜开口的延伸方向垂直于伪栅结构的延伸方向；
凹槽，位于所述掩膜开口露出的栅极掩膜层和层间介质层中，所述凹槽的侧壁与掩膜开口的侧壁相齐平，所述凹槽底部露出伪栅结构的顶部，且所述凹槽底部露出的层间介质层顶部与伪栅结构顶部齐平或者低于伪栅结构顶部；
掩膜侧墙，位于所述凹槽和掩膜开口的侧壁上，且沿垂直于伪栅结构的延伸方向上，所述掩膜侧墙露出伪栅结构顶部，所述掩膜侧墙与硬掩膜层、以及栅极掩膜层构成掩膜结构层。
15.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：阻挡层，位于所述凹槽底部露出的层间介质层上；
所述掩膜侧墙还覆盖所述阻挡层的部分顶部。
16.如权利要求15所述的半导体结构，其特征在于，所述阻挡层还位于所述掩膜开口的侧壁与所述掩膜侧墙之间、以及所述凹槽的侧壁与所述掩膜侧墙之间。
17.如权利要求15所述的半导体结构，其特征在于，所述阻挡层的厚度为1纳米至5纳米。
18.如权利要求15所述的半导体结构，其特征在于，所述阻挡层的材料为氮化硅、氮化钛、氧化铝或氮化铝。
19.如权利要求14所述的半导体结构，其特征在于，所述凹槽底部露出的层间介质层顶部至伪栅结构顶部的距离大于或等于0纳米，且小于或等于40纳米。
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