KR101349989B1 - 반도체 구조체 - Google Patents

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존 케이. 자후라크
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마이크론 테크놀로지, 인크.
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Abstract

비대칭 형상부들의 피치 배수화 방법 및 이를 포함하는 반도체 구조체들이 개시되어 있다. 일 실시예에서, 단일 포토리소그래피 마스크가 사용되어 예로서, DRAM 어레이의 3개 형상부를 피치 배수화한다. 일 실시예에서, 필드 위의 접지된 게이트 및 두 개의 워드 라인이 피치 배수화될 수 있다. 이런 형상부들을 포함하는 반도체 구조체들 또한 개시되어 있다.

Description

반도체 구조체{SEMICONDUCTOR STRUCTURE}
본 발명의 실시예는 집적 회로 제조에 관한 것으로, 더 구체적으로는, 반도체 구조체 상에 비대칭 형상부(feature)를 형성하는 방법 및 비대칭 형상부를 포함하는 반도체 구조체에 관한 것이다.
현대의 전자장치의 휴대성, 연산력, 메모리 용량 및 에너지 효율의 증가에 대한 요구를 포함하는 다수의 인자의 결과로서, 집적 회로는 지속적으로 크기가 감소되고 있다. 이러한 크기 감소를 용이하게 하기 위해, 집적 회로를 형성하는 전기 디바이스 및 상호접속 라인 폭 같은 구성 형상부의 크기도 꾸준히 감소되고 있다.
형상부 크기의 지속적 감소는 형상부를 형성하기 위해 사용되는 기술에 대해 꾸준히 더 큰 요구를 부여하고 있다. 예로서, 포토리소그래피는 전도성 라인과 같은 형상부를 기판 상에 패터닝하는 종래의 방법이다. 이들 형상부의 크기를 설명하기 위해 피치의 개념이 사용될 수 있다. 피치는 두 개의 이웃하는 형상부 내의 동일한 지점들 사이의 거리로서 정의된다. 이들 형상부는 종래에 인접한 형상부들 사이의 간격에 의해 정의되었으며, 이 간격은 절연체와 같은 재료로 충전될 수 있다. 결과적으로, 피치는 형상부의 폭과, 이웃하는 형상부로부터 그 형상부를 분리시키는 간격의 폭의 합, 또는 형상부의 일 에지와 다음 인접 형상부의 대응하는 동일한 에지 사이의 거리로서 보여질 수 있다. 그러나, 광학장치 및 광 또는 방사선 파장과 같은 인자들에 기인하여, 포토리소그래피 기술은 최소 피치를 가지며, 이러한 최소 피치 아래에서는 특정 포토리소그래피 기술은 신뢰성있게 형상부를 형성할 수 없다. 따라서, 포토리소그래피 기술의 최소 폭은 형상부 크기 감소를 제한할 수 있다.
포토리소그래피 기술의 성능을 확장시키기 위해 피치 배수화(doubling) 또는 피치 다중배수화(multiplication) 기술이 제안되어 왔다. 피치 다중배수화 방법의 일 예가 본 명세서의 도 1a 내지 도 1f에 예시되어 있으며, 그 전체 내용이 본 명세서에 참조로서 통합되어 있는 Lowrey 등에게 허여된 미국 특허 제 5,328,810호에 개시되어 있다. 도 1a를 참조하면, 먼저, 기판(30)과 소모성 재료로 이루어진 층(20) 위에 배설된(overlying) 포토리소그래피 재료 내에 라인들(10)의 패턴을 형성하기 위해 포토리소그래피가 사용된다. 도 1b에 도시된 바와 같이, 그 후, 패턴이 에치 단계(바람직하게는 이방성)에 의해 층(20)으로 전달되어 플레이스홀더들(placeholders) 또는 멘드릴들(mandrels; 40)을 형성한다. 포토리소그래피 라인들(10)이 벗겨지고, 멘드릴들(40)은 도 1c에 도시된 바와 같이 이웃하는 멘드릴들(40) 사이의 거리를 증가시키기 위해 등방성 에칭될 수 있다. 후속하여, 도 1d에 도시된 바와 같이, 재료의 층(50)이 멘드릴들(40) 위에 증착될 수 있다. 그 후, 도 1e에 도시된 바와 같이, 방향성 스페이서 에치에서 수평 표면들(70, 80)으로부터 스페이서 재료를 선택적으로 에칭(preferentially etching)함으로써, 스페이서들(60), 즉, 다른 재료의 측벽들로부터 연장하도록 원래 형성되어 있거나, 그렇게 연장하는 재료가 멘드릴들(40)의 측벽들 상에 형성될 수 있다. 그 후, 잔여 멘드릴들(40)이 제거되어 도 1f에 도시된 바와 같이 독립형 스페이서들(60)을 남기게 된다. 스페이서들(60)은 도 1f에 도시된 바와 같이, 아래 배설된(underlying) 층들을 패터닝하기 위한 에치 마스크로서 작용한다. 따라서, 소정의 피치가 이전에 하나의 형상부와 하나의 스페이스를 정의하는 패턴을 포함한다면, 이제, 동일한 폭이 두 개의 형상부와 두 개의 스페이스를 포함한다. 결과적으로, 포토리소그래피 기술을 가지고 가능한 최소 형상부 크기가 효과적으로 감소된다.
그러나, 종래의 피치 배수화 프로세스는 예로서, 필드 영역 위의 통과 워드 라인의 제거에 의해 대칭성이 파괴된 DRAM 어레이의 비대칭 형상부를 피치 배수화하기 위해 신뢰성있게 사용될 수 없다는 데 한계가 있다. 어레이 게이트 패터닝 레벨에서 문제가 발생되며, 그 이유는 일 피치 상에 세 개의 형상부, 즉, 필드 위의 접지 게이트와 두 개의 워드 라인이 정의될 필요가 있기 때문이다. 필드 위의 접지된 게이트는 패턴 밀도를 균형화하고, 선형 자체-정렬 컨택 에치가 수행되어 저장부 및 비트 컨택 활성 영역들에 플러그를 연결하기(conducting) 위한 공동을 형성하도록 수행될 수 있게 되는 것도 보증한다. 종래의 피치 배수화는 이런 예에서는 비효율적이며, 그 이유는 모든 다른 패턴화된 형태 상에서의 피치 배수화 형상부는 워드 라인 및 접지된 게이트에 대하여 워드 라인을 위한 정확한 간극(gap)을 정의하지 못하기 때문이다. 따라서, 이런 서브-리소그래피 형상부들을 포함하는 반도체 구조체 및 비대칭 형상부들을 피치 배수화하는 방법에 대한 지속적 요구가 본 기술 분야에 존재한다.
도 1a 내지 도 1f는 종래의 피치 배수화 방법에 따라 형성된 마스크 라인들의 개략 단면도이다.
도 2는 6F2 메모리 어레이의 일 구성을 위한 회로 레이아웃의 간단한 평면도이다.
도 3은 프로세싱의 사전 단계에서 작업편의 일 실시예의 단면도이다.
도 4는 도 3에 예시된 바에 후속하는 프로세싱 단계의 스테이지에서 작업편의 일 실시예의 평면도이다.
도 5a는 반도체 구조체의 일 실시예의 상면도이고, 도 5b는 중간 반도체 디바이스의 단면도이다.
도 5c는 도 5b에 예시된 바에 후속하는 프로세싱의 스테이지에서 반도체 구조체의 일 실시예의 단면도이다.
도 6a는 반도체 구조체의 일 실시예의 상면도이고, 도 6b는 A로 표시된 점선을 따라 취해진 도 6a의 반도체 구조체의 단면도이다.
도 6c는 도 6b에 예시된 바에 후속하는 프로세싱 단계의 스테이지에서 반도체 구조체의 일 실시예의 단면도이다.
도 7a는 반도체 구조체의 일 실시예의 상면도이고, 도 7b는 A로 표시된 점선을 따라 취해진 도 7a의 반도체 구조체의 단면도이다.
도 8은 도 7b에 예시된 바에 후속하는 프로세싱 단계의 스테이지에서 반도체 구조체의 일 실시예의 단면도이다.
도 9는 도 8에 예시된 바에 후속하는 프로세싱의 스테이지에서 반도체 구조체의 일 실시예의 상면도이다.
도 10a는 반도체 구조체의 일 실시예의 상면도이며, 도 10b는 A로 표시된 점선을 따라 취한 도 10a의 반도체 구조체의 단면도이다.
도 11a는 반도체 구조체의 일 실시예의 상면도이고, 도 11b는 A로 표시된 점선을 따라 취한 도 11a의 반도체 구조체의 단면도이다.
도 12a는 도 11b에 예시된 바에 후속하는 프로세싱의 스테이지에서 반도체 구조체의 일 실시예의 상면도이고, 도 12b는 A로 표시된 점선을 따라 취해진 도 12a의 반도체 구조체의 단면도이다.
도 13은 도 12b에 예시된 바에 후속하는 프로세싱의 스테이지에서 반도체 구조체의 일 실시예의 상면도이다.
도 14a는 반도체 구조체의 일 실시예의 상면도이고, 도 14b는 A로 표시된 점선을 따라 취한 도 14a의 반도체 구조체의 단면도이다.
도 15는 도 14b에 예시된 바에 후속하는 프로세싱의 스테이지에서 반도체 구조체의 일 실시예의 단면도이다.
도 16은 도 15에 예시된 바에 후속하는 프로세싱의 스테이지에서 반도체 구조체의 일 실시예의 상면도이다.
도 17 및 도 18a는 제조의 다양한 스테이지들 동안 반도체 구조체들의 실시예들의 상면도이다.
도 18b는 A로 표시된 점선을 따라 취해진 도 18a의 반도체 구조체의 단면도이다.
도 19 및 도 20은 제조의 다양한 스테이지들 동안 반도체 구조체들의 실시예들의 상면도이다.
이하의 설명은 도면을 참조로 본 발명의 디바이스들 및 방법들의 실시예들의 예시적인 예들을 제공한다. 이런 설명은 단지 예시적 목적을 위한 것이며, 본 발명의 범위를 제한하지 않는다. 본 명세서에 제공된 도면은 반드시 실척대로 그려진 것은 아니며, 특정 반도체 구조 또는 그 제조 프로세스의 실제 모습은 아니며, 단지, 본 발명의 실시예들을 설명하기 위해 채용된 이상적인 표현들이다. 본 기술 분야의 통상적 지식을 가진 자가 이해할 수 있는 바와 같이, 디바이스들 및 방법들의 다른 실시예들이 본 발명에 따라 구현될 수 있다.
적어도 하나의 비대칭, 서브-리소그래픽 형상부를 포함하는 반도체 구조체들이 개시되어 있으며, 이런 반도체 구조체들을 형성하는 방법들이 개시되어 있다. 피치 배수화 프로세스는 기판 상에 격리된 활성 영역들을 형성하기 위해 사용될 수 있다. 비대칭 형상부들은 기판 상의 라인들과 간격(space)들 사이의 대칭성을 붕괴시킬 수 있다. 본 명세서에 상세히 설명되고 도 3 내지 도 10b에 예시된 바와 같이, 마스킹 재료가 기판 위에 형성되고 활성 영역 패턴을 형성하기 위해 기판 상에 제1 방향으로 패터닝될 수 있다. 활성 영역 마스크는 기판 상에 실질적 수직 방향으로 형성 및 패터닝되고, 그에 인접한 스페이서들의 형성 이후에 제거될 수 있다. 스페이서들은 후속 에칭 동안 마스크로서 기능할 수 있으며, 그래서, 제1 트렌치들이 스페이서들 사이에 형성되어 기판 상의 활성 영역들을 격리시킨다.
후속하여, 리세스형 억세스 디바이스(RAD) 트렌치들이 기판 상에 형성될 수 있다. 본 명세서에 상세히 설명되고, 도 11a 내지 도 15에 예시된 바와 같이, 다수의 마스크 재료들이 격리된 활성 영역들 상에 형성되고 패터닝될 수 있다. 스페이서들은 마스크 재료들에 인접하게 형성되고, 스페이서들의 제거 이후, 마스크 재료들은 서브-리소그래픽 트렌치들을 형성하기 위한 후속 에칭 동안 마스크들로서 기능할 수 있다. 비제한적 예로서, 트렌치들은 RAD 트렌치, FIN 트렌치, 이중 FIN 트렌치 또는 메모리 어레이의 워드 라인일 수 있다.
메모리 어레이의 접지된 게이트들 및 전도성 라인들이 그후 기판 상에 형성될 수 있다. 본 명세서에 상세히 설명되고, 도 16A 내지 도 20에 예시된 바와 같이, 교번적(alternating) 마스크 재료들 및 스페이서들이 트렌치들 위에 형성되고 패터닝될 수 있다. 마스크 재료들이 제거되고 스페이서들은 트렌치들에 대한 연결부들을 형성하기 위한 후속 에칭 동안 마스크들로서 기능할 수 있다.
하기의 설명은 본 발명의 실시예들의 전반적 설명을 제공하기 위해서, 재료 유형, 에치 화학 및 프로세싱 조건과 같은 특정 세부사항들을 제공한다. 그러나, 본 기술 분야에 대한 통상적인 지식을 가진 자는 본 발명의 이들 및 다른 실시예들이 이들 특정 세부사항들 없이도 실시될 수 있다는 것을 이해하고 알 수 있을 것이다. 사실, 본 발명의 실시예들은 본 산업계에서 채용되는, 따라서, 본 명세서에는 상세히 설명되어 있지 않은 종래의 제조 기술들 및 에칭 기술들과 연계하여 본 발명의 실시예가 실시될 수 있다. 부가적으로, 아래에 제공된 설명은 반도체 디바이스를 제조하기 위한 완전한 프로세스 흐름을 형성하지 않는다. 본 명세서에 설명된 반도체 구조체들은 완전한 반도체 디바이스를 형성하지 않는다. 단지 본 발명의 실시예들을 이해하기 위해 필요한 프로세스 작용들 및 반도체 구조 구조체들만이 이하에 상세히 설명된다. 반도체 구조체들로부터 완전한 반도체 디바이스를 형성하기 위한 추가적 작용은 종래의 제조 기술, 따라서, 본 명세서에는 설명되어 있지 않은 제조 기술에 의해 수행될 수 있다.
본 명세서에 설명된 방법들은 RAD 형상부, FinFET, 새들 FET(saddle FET), 나노와이어, 3차원 트랜지스터 및 기타 3차원 반도체 디바이스 형상부를 포함하는 동적 랜덤 억세스 메모리(DRAM)와 같은 메모리 디바이스들의 반도체 구조체들을 형성하기 위해 사용될 수 있다. 이런 구조체들을 포함하는 메모리 디바이스 또는 다른 반도체 디바이스는 비제한적으로 무선 디바이스, 퍼스널 컴퓨터 또는 기타 전자 디바이스들에 사용될 수 있다. 비제한적 예로서, 본 명세서의 방법들은 DRAM 메모리 디바이스 또는 RAD 메모리 디바이스와 같은 메모리 디바이스들의 반도체 구조체들의 제조를 설명한다. 본 명세서의 방법들이 메모리 디바이스들의 반도체 구조체들의 제조를 설명하지만, 이 방법들은 또한 비대칭 형상부들의 피치 배수화가 요구되는 다른 상황들에서 사용될 수도 있다. 부가적으로, 본 명세서에 설명된 방법은 6F2 DRAM 디바이스 구성 또는 레이아웃을 참조로 예시되어 있지만, 이 방법들은 격리 영역들이 트렌지스터 게이트가 최종적으로 형성될 위치에 실질적으로 평행한 한, 예로서, 4F2 또는 8F2 레이아웃과 같은 다른 레이아웃들을 갖는 DRAM 디바이스들 또는 다른 반도체 디바이스들을 형성하는데 사용될 수 있다.
본 발명의 실시예들은 6F2 메모리 어레이의 활성 영역, 게이트들 내의 트렌치들 및/또는 게이트들에 대한 연결부들을 형성하기 위해 피치 배수화 특징을 포함할 수 있다. 도 2는 본 명세서에서 기판(110)을 포함하는 메모리 어레이(100)로서 지칭되는 6F2 메모리 어레이를 위한 회로 레이아웃의 일부의 간단한 도면이다. 복수의 연속적 활성 영역들(112)은 기판(110)에 대해 형성될 수 있다. 명료성을 위해, 각 예시된 연속적 활성 영역들(112)은 기판(110)의 경계 외부로 연장하는 것으로 도시되어 있다. 연속적 활성 영역(112)은 실질적 수평 방향으로 메모리 어레이(100)를 가로지르는 사형 경로(serpentine path)를 따라 통상적으로 비선형적이다. 복수의 매설 비트 라인들(118)은 메모리 어레이(110)를 대체로 수평으로 가로질러 연장하는 음영(hatched) 영역들로서 도시되어 있다. 또한, 각 비트 라인(118)은 메모리 어레이(100)를 가로질러 사형 경로를 따르며, 비트 라인(118)의 사형 위브(weave)는 연속적 활성 영역들(112)의 위브에 대해 반대 방향이다.
복수의 전도성 라인들(120, 134)은 활성 영역들(112)에 대해 기판(110) 위에 형성될 수 있다. 도 2에서, 전도성 라인들 중 6개는 120으로 표시되어 있고, 두 개는 134로 표시되어 있다. 한 쌍의 전도성 라인(120)은 전도성 라인(134)의 각 측면 상에 형성될 수 있다. 전도성 라인들(120, 134)은 활성 영역들(112)에 대해 실질적으로 직교하여 연장한다.
도시된 메모리 어레이에 따라 단일 메모리 셀들에 의해 소비되는 개별 영역들은 참조 번호 125로 표시된 점선 영역에 의해 예시되어 있다. 이런 영역은 최소 형상부 크기인 치수 "F"에 대하여 고려 또는 설명될 수 있다. 예시된 실시예에서, F는 메모리 어레이의 "최소 피치"의 1/2와 같다. 본 명세서에서 사용될 때, 용어 "피치"는 그 종래의 용도에서 사용되는 것을 의도하며, (이전에 언급된 바와 같이) 디바이스 또는 형상부의 일 에지와 다음 인접한 디바이스 또는 형상부의 대응하는 동일한 에지 사이의 거리로서 정의될 수 있다. 따라서, 메모리 셀(125)에 관하여, 용어 "최소 피치"는 라인 폭(전도성 라인들(120, 134)과 같은)의 최소 거리와, 전도성 라인(120)과 메모리 셀(125) 내의 반복 패턴의 다음 인접한 전도성 라인(120) 사이의 전도성 라인(120)의 일 측면 상의 전도성 라인(120)에 바로 인접한 간격의 폭을 합한 것과 같다. 도시된 바와 같이, 단일 메모리 셀(125)은 약 3F 폭 x 약 2F 깊이이며, 따라서, 약 6F2의 단일 메모리 셀(125)을 위해 소비되는 영역을 제공한다.
도 2에 도시된 것 같은 메모리 어레이(100)의 구현의 예에서, 선택된 개별 전도성 라인들은 인접 메모리 셀들(125)에 대하여 전기적 격리를 제공할 수 있다. 예로서, 도시된 바와 같이, 전도성 라인들(120)은 개별 메모리 셀(125)에 대하여 워드 라인들로서 기능한다. 인접한 메모리 셀들(125)의 쌍들 사이의 전기적 격리는 전도성 라인(134)을 중단시킴(intervening)으로써 제공되고, 이는 동작시, 접지 또는 적절한 음 전압(negative voltage)에 연결될 수 있다. 대안적으로, 필드 산화물 격리 기술이 사용될 수 있다.
도 2에 도시된 메모리 어레이(100)는 커패시터 용기들(containers; 136) 및 비트 라인 컨택들(138)을 추가로 포함할 수 있다. 커패시터들은 통상적으로 커패시터 용기(136) 내에 형성될 수 있고, 저장 노드 컨택들(140)을 통해 활성 영역에 결합될 수 있다. 특정 양태에서, 저장 노드 컨택들(140)은 활성 영역의 노드 부분으로 연장하는 전도성 재료를 포함할 수 있다.
도 2를 참조로, 도시된 커페시터 용기들(136)은 메모리 셀(125)의 피치와 실질적으로 같은 피치를 갖는다. 달리 말해서, 각 커패시터 용기(136)의 폭(지면 상의 수직 방향)과, 바로 인접한 커패시터 용기들 사이의 간격의 폭(지면 상의 수직 방향)의 합은 실질적으로 패턴 피치 "P"와 등가이며, 여기서 P는 도 2에 도시된 바와 같이 라인 폭 "W"과 그 라인에 바로 인접한 간격 "S"의 폭의 합이다.
도 2에 도시된 메모리 어레이(100)를 형성하기 위해, 기판(110) 내에 또는 기판(110) 상에 자체-정렬 형상부들을 형성하기 위해 기판(110) 위에 배설된 재료들의 실질적으로 수직 에치와 조합하여 마스킹 재료들이 사용된다. 본 명세서에서 사용될 때, "자체-정렬"은 그 위에 다른 형상부들이 기초를 두는 초기 패턴을 형성하기 위해 단일 포토마스크를 사용하는 것을 의미하며, 이를 포함한다. 이 때문에, 기판(110) 상에 형성된 형상부들은 추가적인 마스킹 및 포토리소그래피 작용들을 사용하지 않고 정렬된다. 기판은 종래의 실리콘 기판일 수 있거나, 반도체 재료의 층을 포함하는 다른 벌크 기판일 수 있다. 본 명세서에서 사용될 때, 용어 "벌크 기판"은 실리콘 웨이퍼 뿐만 아니라, 또한, 실리콘-온-사파이어("SOS") 기판 및 실리콘-온-글래스("SOG") 기판과 같은 실리콘-온-절연체("SOI") 기판, 베이스 반도체 기부(foundation) 상의 실리콘의 에피텍셜 층들 및 다른 반도체나 실리콘-게르마늄, 게르마늄, 게르마늄 비화물, 게르마늄 질화물 및 인듐 인화물과 같은 광전 재료들도 의미하며, 이들을 포함한다.
도 3 내지 도 10b는 기판(110) 상에 격리된 활성 영역을 형성하기 위해 피치 배수화를 사용하는 다양한 제조 스테이지에서 반도체 구조체(200)의 실시예를 도시한다. 도 3은 기판(110) 상에, 절연 재료(250), 선택적 에치-정지 재료(260), 제1 소모성(expendable) 재료(212) 및 선택적으로 정의가능한(definable) 재료(210)를 포함할 수 있는 다양한 재료를 구비한 반도체 구조체(200)를 도시한다. 총체적으로, 절연 재료(250), 선택적 에치-정지 재료(260), 소모성 재료(212) 및 선택적으로 정의가능한 재료(210)는 "마스킹 재료들"이라 지칭될 수 있다. 재료들은, 기판(110) 상에 층들의 형태로 예시되어 있지만, 재료들은 또한 다른 구성으로 형성될 수도 있다. 본 명세서에 설명된 마스킹 재료들은 스핀 코팅, 블랭킷 코팅, 화학 기상 증착("CVD"), 원자 층 증착("ALD"), 플라즈마-보강 ALD 또는 물리 기상 증착("PVD")를 포함하지만, 이에 한정되지 않는 임의의 적절한 증착 기술에 의해 형성될 수 있다. 사용되는 특정 재료에 따라, 마스킹 재료들을 형성하기 위한 기술은 본 기술의 통상적 지식을 가진 자에 의해 선택될 수 있다.
비제한적인 예로서, 기판(110)은 실리콘 반도체 기판과 같은 실리콘으로 형성된다. 절연 재료(250)는 기판(110) 상에 증착될 수 있다. 절연 재료(250)는 테트라에틸오르소실리케이트("TEOS"), 실리콘 이산화물("SiO2") 또는 고밀도 플라즈마("HDP") 산화물과 같은 실리콘 산화물일 수 있다. 절연 재료(250)는 기판(110) 상에 열적으로 성장될 수 있다. 비제한적인 예로서, 절연 재료(250)는 약 25Å 내지 약 75Å의 범위 내의 두께를 가질 수 있다. 일 실시예에서, 절연 재료(250)는 SiO2이고, 기판(110) 상에 열적으로 성장된다.
에치-정지 재료(260)는 존재시 절연 재료(250) 상에 증착될 수 있다. 에치-정지 재료(260)는 위에 배설된 재료들의 화학 기계 평탄화("CMP") 동안 유효 에치 정지부로서 기능할 수 있다. 에치-정지 재료(260)는 질화물 재료일 수 있다. 일 실시예에서, 에치-정지 재료(260)는 실리콘 질화물("Si3N4")을 포함하지만, 이에 한정되지 않는 질화물이다.
소모성 재료(212)는 기판(110)에 대해, 그리고, 반도체 구조체(200)의 다른 노출된 아래에 배설된 재료들에 대해 선택적으로 에칭할 수 있는 패터닝가능 재료로 형성될 수 있다. 소모성 재료(212)의 재료는 탄소-함유 재료, 유전체 반사방지 코팅("DARC") 또는 하부 반사방지 코팅("BARC") 재료일 수 있다. 비제한적인 예로서, 소모성 재료(212)는 비정질 탄소, 투명 탄소, 테트라에틸오르소실리케이트("TEOS"), 실리콘 질화물("Si3N4"), 실리콘 탄화물("SiC"), 실리콘 또는 실리콘-농후 산질화물("SiO3N4")과 같은 유전체 반사방지 코팅(DRAC), 실리콘 산화물("SiO2") 또는 그 조합일 수 있다. 비제한적인 예로서, 소모성 재료(212)는 약 2000Å과 같이 약 800Å 내지 약 2500Å의 범위 이내의 두께로 증착될 수 있다. 기판(110) 위에 배설된 재료들은 본 명세서에 언급된 다양한 패턴 형성 및 패턴 전달 단계들을 위한 화학 및 프로세스 조건들을 고려하여 선택될 수 있다. 소모성 재료(212)와 기판(110) 사이의 재료들은 소모성 재료(212)로부터 유도된 패턴을 기판(110)으로 전달하도록 기능하기 때문에, 이들 재료들은 이들이 다른 노출된 재료들에 대해 선택적으로 에칭될 수 있도록 선택된다. 본 명세서에서 사용될 때, 재료가 동일한 에치 화학에 노출된 다른 재료의 에치율보다 적어도 약 두 배의 에치율을 나타낼 때, 이 재료는 "선택적으로 에칭가능"하다. 이상적으로, 이런 재료는 동일한 에치 화학에 노출된 다른 재료의 에치율보다 적어도 약 10배의 에치율을 갖는다. 이 때문에, 소모성 재료(212), 절연 재료(250) 및 에치 정지 재료(260)는 본 명세서에 설명된 바와 같은 선택적 제거가 가능한 임의의 재료들의 조합일 수 있다.
선택적으로 정의가능한 재료(210)는 리소그래픽 프로세스에 의해 정의될 수 있으며, 예를 들어, 본 기술 분야에 알려진 임의의 포토레지스트 재료를 포함하는 포토레지스트 재료로 형성된다. 포토레지스트 재료 및 포토리소그래픽 기술이 본 기술 분야에 잘 알려져 있기 때문에, 원하는 패턴을 생성하기 위해 포토레지스트 재료를 선택, 증착, 패터닝 및 현상하는 단계는 본 명세서에서 상세히 설명하지 않는다.
도 4는 그 위에 패터닝된 선택적으로 정의가능한 재료(210)를 구비한 반도체 구조체(200)의 일 실시예를 도시한다. 선택적으로 정의가능한 재료(210)의 패턴은 실질적으로 동일한 폭을 갖는 간격들 및 라인들을 포함한다. 간격들은 선택적으로 정의가능한 재료(210)의 제거된 부분들에 대응할 수 있으며, 라인들은 선택적으로 정의가능한 재료(210)의 잔여 부분들에 대응한다. 라인들의 폭은 패턴을 형성하기 위해 사용되는 포토리소그래피 기술에 의해 인쇄할 수 있는 최소 형상부 크기("F")일 수 있다. 대안적으로, 간격들 및 라인들은 F보다 큰 형상부 크기로 인쇄될 수 있다. 비제한적인 예로서, F는 약 44 nm와 같은 약 40 nm 내지 약 70 nm의 범위일 수 있다. 도 4가 1F 위브 패턴을 예시하지만, 다른 레이아웃들이 사용될 수 있다는 것을 알 수 있을 것이다.
도 4의 인접한 라인들 사이의 피치는 선택적으로 정의가능한 재료(210)의 라인의 폭과 이웃하는 간격의 폭의 합과 같다. 이러한 라인들 및 간격들의 패턴을 사용하여 형성되는 형상부들의 임계 치수를 최소화하기 위해, 피치는 선택적으로 정의가능한 재료(210)를 패터닝하기 위해 사용되는 포토리소그래픽 기술의 한계에 있거나, 거의 한계에 있을 수 있다. 예로서, 라인들의 피치는 약 80 nm과 약 140 nm 사이일 수 있다. 따라서, 피치는 포토리소그래픽 기술의 최소 피치일 수 있으며, 이하에 설명된 스페이서 패턴은 유리하게는 포토리소그래픽 기술의 최소 피치 미만의 피치를 가질 수 있다. 대안적으로, 형상부 크기 및 위치에 대한 에러의 여유 폭은 포토리소그래픽 기술의 한계들에 접근함에 따라 증가하기 때문에, 라인들은 라인들의 위치 및 크기의 에러를 최소화하기 위해 더 큰 형상부 크기를 갖도록 형성되고 후속하여 더 작은 크기로 트리밍(trimming)될 수 있다.
도 5a를 참조하면, 선택적으로 정의가능한 재료(210)의 패턴은, 존재시, 에치-정지 재료(260) 위에 소모성 구조(264)를 형성하는 소모성 재료(212) 내로 전달될 수 있다. 패턴이 소모성 재료(212)에 전달된 이후, 선택적으로 정의가능한 재료(210)는 종래의 기술에 의해 제거될 수 있다. 일 실시예에서, 소모성 구조(264)는 소모성 라인일 수 있다. 선택적으로 정의가능한 재료(210) 내에 형성된 패턴은 종래의 건식 에치 프로세스, 종래의 습식 에치 프로세스 또는 그 조합과 같은 종래의 에치 프로세스를 사용하여 소모성 재료(212) 내로 에칭될 수 있다. 비제한적인 예로서, 건식 에치 화학이 소모성 재료(212)를 에칭하기 위해 사용되어 실질적 수직 측벽들(265)을 갖는 소모성 구조(264)를 생성할 수 있다. 본 명세서에서 사용될 때, 용어 "실질적 수직 측벽들"은 수직에 대해 약 5°미만의 경사각을 갖는 측벽들을 의미하며, 이를 포함한다. 일 실시예에서, 소모성 구조(264)의 폭은 F일 수 있다.
선택적으로 정의가능한 재료(210)의 제거 이후, 소모성 구조(264)는 트리밍될 수 있다. 본 발명의 일 실시예에서, 소모성 구조(264)는 F로부터 1/2F로 트리밍될 수 있다. 도 5b 및 도 5c에 도시된 바와 같이, 각 소모성 구조(264) 사이의 간격들(266)은 변형된 간격들(266a) 및 변형된 구조체들(264a)을 형성하도록 소모성 구조체들(264)을 에칭함으로써 넓혀질 수 있다(도 5c). 소모성 구조체(264)는 이들 형상부들을 "수축"시키기 위해 등방성 에치를 사용하여 에칭될 수 있다. 적절한 에치들은 산소 함유 플라즈마, 예를 들어, SO2/O2/N2/Ar, Cl2/O2/He 또는 HBr/O2/N2 플라즈마를 사용한 에치를 포함한다. 에치의 정도는 본 명세서의 설명으로부터 명백한 바와 같이, 변형된 구조체들(264a)의 폭들이 추후 형성된 스페이서들(268) 사이의 원하는 간격과 실질적으로 같도록 선택될 수 있다. 예로서, 소모성 구조체(264)의 폭은 약 70 nm로부터 약 35 nm로 감소될 수 있다. 유리하게는, 폭 감소 에치는, 선택적으로 정의가능한 재료(210)를 패터닝하기 위해 사용되는 포토리소그래픽 기술을 사용하여 달리 가능한 것보다 변형된 구조체들(264a)이 더 좁아질 수 있게 한다. 추가적으로, 에치는 변형된 구조체들(264a)의 에지들을 평활화할 수 있으며, 따라서, 이들 라인들의 균일성을 향상시킨다.
스페이서 재료(214)는 도 6a 및 도 6b에 도시된 바와 같이, 반도체 구조체(200)의 노출된 표면들 위에 형성될 수 있다. 스페이서 재료(214)는 ALD에 의한 것 같은 종래의 기술에 의해 변형된 구조체(264a) 위에 컨포멀(conformally) 증착될 수 있다. 스페이서 재료(214)를 컨포멀 증착함으로써, 스페이서 재료(214)의 두께는 변형된 구조체(264a)와 같은 아래에 배설된 형상부들의 기하구조 및 토포그래피에 무관하게 실질적으로 균일하게 남아있을 수 있다. 변형된 구조체들(264a)은 스페이서 재료(214)에 대해 선택적으로 에칭가능할 수 있다. 단지 예로서, 스페이서 재료(214)는 폴리실리콘, 실리콘 니트라이드(Si3N4) 또는 실리콘 산화물("SiOx")로부터 형성될 수 있다.
도 6c를 참조하면, 스페이서 재료(214)는 이방성 에칭될 수 있으며, 실질적 수평 표면으로부터 스페이서 재료(214)를 제거하고, 실질적 수직 표면들 상에 스페이서 재료(214)를 남긴다. 이 때문에, 변형된 구조체(264a)의 실질적 수평 표면들 및 반도체 구조체(200)의 아래에 배설된 부분들의 실질적 수평 표면들이 노출될 수 있다. 스페이서 재료(214)가 SiOx로 형성되는 경우, 이방성 에치는 CF4 함유 플라즈마, C2F6 함유 플라즈마, C4F8 함유 플라즈마, CHF3 함유 플라즈마, CH2F2 함유 플라즈마 또는 그 혼합물과 같은 플라즈마 에치일 수 있다. 스페이서 재료(214)가 실리콘 질화물로부터 형성되는 경우, 이방성 에치는 CHF3/O2/He 플라즈마 또는 C4F8/CO/Ar 플라즈마일 수 있다. 에치에 의해 생성된 스페이서들(268)은 변형된 구조체들(264a)의 에칭된 부분들의 실질적 수직 측벽들 상에 존재할 수 있다. 스페이서들(268)의 폭은 궁극적으로는 반도체 구조체(200) 상에 형성될 트렌치와 같은 형상부들의 원하는 폭에 대응할 수 있다. 일 실시예에서, 스페이서들(268)의 폭은 1/2F일 수 있다. 본 명세서에 추가로 상세히 설명된 바와 같이, 서브리소그래픽 폭을 갖는 제1 트렌치들(222)(도 10a 및 도 10b에 도시됨)는 스페이서들(286)에 의해 정의된 영역 사이의 기판(110) 내에 형성될 수 있다. 본 명세서에서 사용될 때 "서브리소그래픽"은 약 44 nm와 같은 약 70 nm 미만을 의미한다. 일 실시예에서, 제1 트렌치들(222)(도 10a 및 도 10b에 도시됨)은 약 1/2F의 폭을 갖는다.
그후, 변형된 구조체(264a)는 도 7a 및 도 7b에 도시된 바와 같이, 스페이서들(268)을 남기고 종래의 방법에 의해 제거될 수 있다. 예로서, 비정질 탄소가 변형된 구조체(264a)를 형성하는 소모성 재료(212)로서 사용되는 경우, 비정질 탄소는 O2/Cl2 플라즈마, O2/HBr 플라즈마, 또는 O2/SO2/N2 플라즈마와 같은 산소계 플라즈마를 사용하여 제거될 수 있다.
다음에, 변형된 구조체(264a) 아래에 배설된 재료들 내로 스페이서들(268)의 패턴을 전달하기 위해 건식 에치 화학이 사용될 수 있다. 대안적으로, 변형된 구조체들(264a) 아래에 배설된 재료 각각을 개별적으로 에치하기 위해 다수의 건식 에치 화학이 사용될 수 있다. 예로서, 제1 에치는 스페이서들(268)의 패턴을, 존재시, 아래에 배설된 에치 정지 재료(260)에 전달할 수 있고, 제2 에치는 도 8에 도시된 바와 같이 기판(110) 내로 스페이서들(268)의 패턴을 전달하여 내부에 트렌치들을 형성할 수 있다. 이들 재료들을 에칭하기에 적합한 에치 화학은 본 기술 분야에 공지되어 있으며, 따라서, 본 명세서에서는 상세히 설명하지 않는다.
도 9에 도시된 바와 같이, 반도체 구조체(200)의 활성 영역들(230)은 이완된(relaxed) 피치 및 형상부 크기를 갖는 활성 영역들(230)을 격리시키기 위해 개구들(221)을 포함하는 활성 영역 마스크로 패터닝될 수 있다. 활성 영역(230)은 기판(110)을 가로질러 실질적 수평 방향으로 연장하는 것으로 예시되어 있으며, 활성 영역 마스크(220)의 개구들(221)은 활성 영역(230)에 실질적으로 수직으로 연장하는 것으로서 예시되어 있다. 개구들(221)을 포함하는 활성 영역 마스크는 기판(110)을 가로질러 실질적 수직 방향으로 연장하는 것으로 고려될 수 있다. 활성 영역 마스크(220)는 비정질 탄소 또는 투명 탄소와 같은 탄소로부터 형성될 수 있다. 활성 영역 마스크 내의 개구들(221)의 치수를 감소시키기 위해, 희생 스페이서 재료(미도시)가 선택적으로 개구들(221)의 측벽들 상에 증착되고, 활성 영역 마스크(220) 개구들(221)이 스페이서들에 의해 측면형성되도록(flanked) 활성 영역 마스크(220)를 노출시키도록 트리밍될 수 있다. 개구들(221)의 패턴은 활성 영역들(230)을 격리시키기 위해 기판(110)에 전달될 수 있다. 활성 영역 마스크(220) 내의 개구들(221)의 패턴은 종래의 에칭 방법에 의해 또는 본 명세서에 설명된 방법에 의해 전달될 수 있다. 본 발명의 일 실시예에서, 70 nm 피치 활성 영역(230)이 반도체 구조체(200) 상에 형성될 수 있다.
도 10a 및 도 10b에 도시된 바와 같이, 활성 영역 마스크(220)는 제거될 수 있으며, 기판(110)은 활성 영역 마스크(220)에 의해 이전에 마스크된 위치에서 에칭될 수 있다. 활성 영역 마스크(220)가 스페이서들에 의해 측면형성되는 경우, 활성 영역 마스크(220)는 제거될 수 있으며, 잔여 스페이서들은 기판(110)을 에칭하기 위한 마스크로서 사용될 수 있다. 기판(110)은 이온 밀링, 반응성 이온 에칭 또는 화학적 에칭에 의해 에칭될 수 있다. 예로서, 기판(110)이 실리콘으로 형성되는 경우, 기판(110)은 H/Br/Cl2 또는 플루오로카본 플라즈마 에치를 사용하여 이방성 에칭될 수 있다. 실리콘으로 형성된 기판(110) 내로 원하는 깊이로 에칭하기 위해, 에치 시간이 제어될 수 있다. 예로서, 실리콘은 실리콘 내의 원하는 깊이를 달성하기에 충분한 시간의 양 동안 적절한 에치 화학에 노출될 수 있다.
에칭 이후, 스페이서들은 습식 또는 건식 에칭 같은 종래의 방법에 의해 제거될 수 있다. 비제한적 예로서, 스페이서들이 폴리실리콘으로 형성되는 경우, 스페이서들은 테트라메틸암모늄 하이드록사이드(TMAH) 용액을 사용하여 에칭될 수 있다. 대안적으로, 스페이서들이 질화물로 형성되는 경우, 스페이서들은 건식 에치 화학을 사용하여 제거될 수 있다.
도 10a를 참조하면, 제1 트렌치들(222)은 예로서 활성 실리콘일 수 있는 활성 영역들(230) 사이에 형성된다. 도 10b에 도시된 바와 같이, 제1 충전 재료(226)는 본 기술 분야에 공지된 바와 같이, 반도체 구조체(200) 위에 블랭킷 증착되고, 밀집화될(densified) 수 있다. 제1 충전 재료(226)는 스핀-온-유전체("SOD"), 실리콘 이산화물, TEOS 또는 고밀도 플라즈마("HDP") 산화물과 같은 실리콘 이산화물계 재료일 수 있다. 제1 충전 재료(226)는 기판(110)의 실리콘 필러(pillar)들(232) 위로 연장하는 제1 충전 재료(226)의 부분들을 제거하기 위해, 화학 기계 연마("CMP")와 같은 방법에 의해 평탄화될 수 있다.
도 10a 및 도 10b에 도시된 제1 트렌치들(222) 및 활성 영역(230) 내의 실리콘 필러들(232)은 두 개의 방향으로 피치 배수화된다. 상술한 실시예에서, 피치는 실질적으로 절반이 되지만, 이러한 피치의 감소는 종래에 피치 "배수화"라 지칭되었다는 것을 인지할 수 있을 것이다. 또한, 본 발명의 실시예들은 예로서, 실리콘 필러(232)의 폭 또는 제1 트렌치들(222)의 폭 중 어느 하나를 단 하나의 방향으로 피치를 배수화하는 것을 포함한다는 것을 추가로 이해할 수 있을 것이다. 본 발명의 일 실시예에서, 실리콘 필러(232)의 폭 및/또는 제1 트렌치들(222)의 폭은 서브리소그래픽일 수 있다.
도 10a 및 도 10b의 반도체 구조체(200')는 추가 프로세싱을 받을 수 있다. 비제한적인 예로서, 반도체 구조체(200')는 도 11a 내지 도 15에 도시된 바와 같이 메모리 어레이의 게이트들 내에 트렌치들을 형성하기 위해 추가적 피치 배수화 프로세스를 받을 수 있다. 도 11a를 참조하면, 제2 소모성 재료(312)는 활성 영역(230) 위로 증착되고 본 명세서에서 설명된 바와 같이 패터닝될 수 있다. 제2 소모성 재료(312)는 제1 트렌치들(222)에 대해 실질적으로 평행한 배향으로 패터닝될 수 있다. 제2 소모성 재료(312)는 F로 증착되고 1/2F로 트리밍될 수 있다. 일 실시예에서, 제2 소모성 재료(312)는 비정질 탄소일 수 있으며, 비록, 제2 소모성 재료(312)가 얇은 경우 습식(등방성) 에치도 적합할 수 있지만, 플루오로카본 플라즈마를 사용한 에치와 같은 이방성 에치를 사용하여 패터닝될 수 있다. 플라즈마 에치 화학은 CF4, CFH3, CF2H2, CF3H를 비제한적으로 포함할 수 있다.
스페이서 재료(314)는 패턴화된 제2 소모성 재료(312) 위에 증착되고 종래의 방법에 의해 트리밍될 수 있다. 스페이서 재료(314)는 제2 소모성 재료(312)와 스페이서 재료(314)가 F의 조합된 폭을 갖도록 1/2F로 증착될 수 있다. 스페이서 재료(314)는 화학 기상 증착 또는 원자 층 증착에 의해 증착될 수 있다. 스페이서 재료(314)는 추후 형성되는 희생 재료(313) 및 제2 소모성 재료(312)에 대해 선택적으로 제거될 수 있는 임의의 재료일 수 있다. 비제한적 예로서, 스페이서 재료(314)는 실리콘 질화물 및 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 스페이서 재료(314) 및 제2 소모성 재료(312)는 동일 재료일 수 있다. 스페이서 재료(314)는 도 11b에 도시된 바와 같이 제2 소모성 재료(312) 및 아래에 배설된 기판(110)의 수평 표면들로부터 스페이서 재료(314)를 제거하기 위해 이방성 에칭될 수 있다. 역시 스페이서 에치로서 알려진 이런 에치는 플루오로카본 플라즈마를 사용하여 수행될 수 있다.
다음에, 희생 재료(313)가 제2 소모성 재료(312) 및 스페이서 재료(314) 위에 증착될 수 있다. 희생 재료(313)는 도 12a 및 도 12b에 도시된 바와 같이 제2 소모성 재료(312)와 스페이서 재료(314)를 노출시키도록 평탄화될 수 있다. 희생 재료(313)는 제2 소모성 재료(312)와 동일한 재료를 포함하거나, 스페이서 재료(314)에 대해 선택적으로 에칭되는 임의의 재료일 수 있다.
도 13에 도시된 바와 같이, 스페이서 재료(314)는 간극(334)을 형성하도록 희생 재료(313)와 제2 소모성 재료(312)에 대해 선택적으로 에칭될 수 있다. 잔여 소모성 재료(312) 및 희생 재료(313)는 도 14a에 도시된 바와 같이 간극(334)의 위치에서 제2 트렌치들(322)을 형성하기 위해 아래에 배설된 기판(110)의 에칭 동안 마스크로서 기능할 수 있다. 제2 트렌치들(322)은 1/2F의 폭을 가질 수 있다. 희생 재료(313)와 제2 소모성 재료(312)의 간격에 기인하여, 제2 트렌치들(322)은 기판(110) 상에 비대칭적으로 배치될 수 있다. 기판(110)은 이온 밀링(milling), 반응성 이온 에칭 또는 화학적 에칭에 의해 에칭될 수 있다. 예로서, 기판이 실리콘으로 형성되는 경우, 기판은 HBr/Cl2 또는 플루오로카본 플라즈마 에치를 사용하여 이방성 에칭될 수 있다. 실리콘으로 형성된 기판 내로 원하는 깊이를 에칭하기 위해, 에칭 시간이 제어될 수 있다. 예로서, 실리콘은 실리콘 내의 원하는 깊이를 달성하기에 충분한 시간의 양 동안 적절한 에치 화학에 노출될 수 있다.
본 발명의 실시예에서, 제2 트렌치들(322)은 리세스형 억세스 디바이스 또는 "RAD" 트렌치들일 수 있다. 본 명세서에서 사용될 때, "RAD 트렌치"는 RAD 트랜지스터가 궁극적으로 형성되는 기판 내의 개구를 의미하고 이를 포함한다. RAD 트렌지스터의 일 실시예는 반도체 기판 내의 트렌치 내에 부분적으로 형성된 트렌지스터 게이트(워드 라인)를 포함한다.
에칭 이후, 제2 소모성 재료(312) 및 희생 재료(313)는 종래의 방법에 의해 제거될 수 있다. 제2 소모성 재료(312) 및 희생 재료(313)가 제거된 이후 남는 패턴은 도 14b에 도시된 바와 같이 어레이 활성 영역 패턴들을 갖는 제2 트렌치들(322)(게이트 트렌치들) 및 활성 영역(230)의 실리콘 필러들(332)("받침대(pedestal)" 또는 "핀(fin)"이라고도 지칭됨)를 포함할 수 있다. 따라서, 피치 배수화는 게이트들 내의 제2 트렌치들(322)에 대해 이루어진다. 본 발명의 일 실시예에서, 제2 트렌치들(322)은 서브리소그래피 폭을 갖는다.
제2 소모성 재료(312), 스페이서 재료(314) 및 희생 재료(313)는 스페이서 재료(314)가 제2 소모성 재료(312) 및 희생 재료(313)에 대해 선택적으로 제거가능할 수 있도록 선택될 수 있다. 따라서, 일 실시예에서, 제2 소모성 재료(312) 및 희생 재료(313)는 동일한 재료일 수 있다. 제2 소모성 재료(312), 희생 재료(313) 및 스페이서 재료(314) 각각은 비정질 또는 투명 탄소, 폴리실리콘, 실리콘 이산화물 및 실리콘 질화물로부터 선택됨으로써, 스페이서 재료(314)는 제2 소모성 재료(312) 및 희생 재료(313)에 대해 선택적으로 제거가능할 수 있다. 제2 소모성 재료(312) 및 희생 재료(313)를 위한 재료는 후속 트렌치 에치 화학을 견디도록 선택될 수 있다.
도 15를 참조하면, 제2 트렌치들(322)을 형성한 이후, 게이트 산화물 재료(370)가 종래의 방법에 의해 성장될 수 있다. 다음에, 다양한 블랭킷 트랜지스터 게이트 재료들이 도 15의 반도체 구조체(200")를 형성하기 위해 종래의 방법에 의해 형성될 수 있다. 블랭킷 트랜지스터 게이트 재료들은 도핑된 폴리실리콘(372) 또는 금속, 즉, TiN, 전도체(374), 예로서, 텅스텐 및 질화물 캡핑 재료(376)와 같은 적절한 일 함수들(work functions)의 재료들로부터 형성될 수 있다. 반도체 구조체(200")는 제2 트렌치(322) 내에 트랜지스터들을 생성하기 위해 추가로 종래의 프로세싱을 받을 수 있다.
도 15의 반도체 구조체(200")는 도 16에 도시된 바와 같이, 추가 프로세싱을 받을 수 있다. 비제한적인 예로서, 반도체 구조체(200")는 워드 라인들(즉, 전도성 라인들)을 통해 트렌지스터 게이트들에 대한 연결부를 형성하기 위해 피치 배수화를 받을 수 있다. 제1 소모성 재료(412)는 반도체 구조체(200") 위에 증착될 수 있다. 제1 소모성 재료(412)는 종래의 방법에 의해 또는 본 명세서에 설명된 방법에 의해 패터닝되어 아래에 배설된 제2 트렌치들(322)을 노출시킬 수 있다.
도 17을 참조하면, 제2 스페이서 재료(414)는 반도체 구조체(200") 위에 증착될 수 있다. 제1 스페이서 재료(414)는 종래의 방법에 의해 평탄화 및 트리밍될 수 있다. 제1 스페이서 재료(414)의 두께는 트랜지스터 게이트의 임계 치수를 정의할 수 있다. 도 18을 참조하면, 제2 소모성 재료(402)는 반도체 구조체(200") 위에 증착되고, 제1 스페이서 재료(414) 및 제1 소모성 재료(412)를 노출시키도록 평탄화될 수 있다. 제2 소모성 재료(402)는 제1 스페이서 재료(414)의 폭과 유사한 개구를 남기도록 선택된 원하는 폭으로 트리밍될 수 있다. 다음에, 제2 스페이서 재료(404)는 반도체 구조체(200") 위에 증착되고, 도 18에 도시된 바와 같이 제1 스페이서 재료(414), 제1 소모성 재료(412) 및 제2 소모성 재료(404)를 노출시키도록 평탄화될 수 있다. 제2 스페이서 재료(404)의 두께는 접지된 게이트의 임계 치수를 정의할 수 있다. 제1 스페이서 재료(414) 및 제2 스페이서 재료(404)는 서브리소그래픽 폭을 가질 수 있다.
도 19에 도시된 바와 같이, 제1 소모성 재료(412) 및 제2 소모성 재료(402)는 종래의 기술들에 의해 선택적으로 제거될 수 있다. 본 발명의 일 실시예에서, 제1 소모성 재료(412) 및 제2 소모성 재료(402)는 비정질 탄소이며, 종래의 방법에 의해, 예를 들어, SO2 함유 플라즈마를 사용하여 제거된다. 그후, 제1 스페이서 재료(414) 및 제2 스페이서 재료(404)는 도 20에 도시된 바와 같이 전도성 라인들(425)을 형성하도록 종래의 에치 동안 마스크로서 기능할 수 있다. 전도성 라인(425)은 워드 라인(425') 및 접지된 게이트(425")로서 기능할 수 있다. 이웃하는 워드 라인들(425') 사이의 간극은 아래에 배설된 활성 영역들 사이의 간극에 비해 비대칭적이다. 본 발명의 일 실시예에서, 전도성 라인들(425)은 서브리소그래픽 폭을 갖는다.
반도체 구조(200', 200", 200'")를 형성하기 위해 본 발명의 실시예의 방법을 사용함으로써 다수의 장점이 달성된다. 본 명세서에 설명된 방법은 어레이 게이트 패터닝시 6F2 아키택쳐의 피치 배수화를 수용한다. 본 명세서에 설명된 방법은 리소그래피의 스케일링을 필요로 하지 않고도 현저히 스케일링되는 6F2 아키택쳐를 수용한다. 이 때문에, 서브리소그래픽 형상부들은 포토리소그래피 및 에치 트림 기능에 독립적으로 형성될 수 있다. 또한, 본 발명의 실시예의 방법은 비균등 라인 간격 상의 비대칭 형상부들의 피치 배수화를 제공한다. 본 명세서에 설명된 방법은 예로서, 커패시터와 같은 선형 자체-정렬 컨택 형상부들, 디지트 라인들 또는 기타 서브리소그래픽 형상부들을 형성하기 위해 다른 제조 프로세스들 동안 사용될 수도 있다는 것을 이해할 수 있을 것이다. 반도체 구조체들(200', 200", 200'")은 도 2에 도시된 메모리 어레이(100)를 제조하기 위해 종래의 프로세싱 작용들을 받을 수 있다. 메모리 어레이(100)를 형성하기 위한 부가적 프로세싱 작용들은 통상적인 것들이기 때문에, 이들 작용들은 본 명세서에 상세히 설명되어 있지 않다.
본 발명은 도면에 예로서 도시되고 본 명세서에서 상세히 설명된 특정 실시예에 추가로 다양한 변형 및 대안적 형태를 가질 수 있다. 따라서, 본 발명은 설명된 특정 형태에 제한되지 않는다. 오히려, 본 발명의 범주는 하기의 첨부된 청구범위 및 그 법적 균등물들 내에 포함되는 모든 대안 및 변형을 포함한다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 구조체로서,
    격리 영역들에 의해 분리된 복수의 활성 영역을 포함하고, 상기 복수의 활성 영역은 그 내부에 최소 형상부 크기 미만의 폭을 각각 갖는 리세스형 억세스 디바이스 트렌치들을 포함하고, 트랜지스터 게이트는 상기 리세스형 억세스 디바이스 트렌치들 각각의 내부에 있고, 상기 트랜지스터 게이트들의 외측 옆의(laterally outward) 상기 복수의 활성 영역의 폭은 상기 최소 형상부 크기 미만인 반도체 구조체.
  6. 반도체 구조체로서,
    격리 영역들에 의해 분리된 복수의 활성 영역 - 상기 복수의 활성 영역은 그 내부에 최소 형상부 크기 미만의 폭을 각각 갖는 리세스형 억세스 디바이스 트렌치들을 포함함 -;
    리세스형 억세스 디바이스 트렌치들 내의 전도성 게이트 재료; 및
    상기 복수의 활성 영역과 상기 리세스형 억세스 디바이스 트렌치들의 외측 위의 복수의 전도성 라인 - 상기 전도성 라인들 중 일부의 전도성 라인들은 상기 리세스형 억세스 디바이스 트렌치들 내의 상기 전도성 게이트 재료에 연결됨 -
    을 포함하는 반도체 구조체.
  7. 제6항에 있어서,
    상기 전도성 라인들은 상기 최소 형상부 크기 미만의 폭들을 갖는 반도체 구조체.
  8. 제6항에 있어서,
    상기 전도성 라인들은 상기 리세스형 억세스 디바이스 트렌치들과 평행으로 배열되는 반도체 구조체.
  9. 반도체 구조체로서,
    격리 영역들에 의해 분리된 복수의 활성 영역 - 상기 복수의 활성 영역은 그 내부에 최소 형상부 크기 미만의 폭을 각각 갖는 리세스형 억세스 디바이스 트렌치들을 포함함 -;
    상기 리세스형 억세스 디바이스 트렌치들 내의 전도성 게이트 재료; 및
    상기 복수의 활성 영역과 리세스형 억세스 디바이스 트렌치들의 외측 위의 복수의 전도성 라인 - 상기 전도성 라인들 중 일부의 전도성 라인들은 상기 리세스형 억세스 디바이스 트렌치들 내의 상기 전도성 게이트 재료에 연결되고, 상기 전도성 라인들 중 다른 일부의 전도성 라인들은 상기 리세스형 억세스 디바이스 트렌치들 내의 상기 전도성 게이트 재료에 연결되지 않음 -
    을 포함하는 반도체 구조체.
  10. 제9항에 있어서,
    상기 전도성 라인들 중 다른 일부의 전도성 라인들은 상기 최소 형상부 크기 미만의 폭들을 갖는 반도체 구조체.
  11. 제9항에 있어서,
    상기 전도성 라인들 중 다른 일부의 전도성 라인들은 접지된 게이트 라인들을 포함하는 반도체 구조체.
  12. 제11항에 있어서,
    상기 접지된 게이트 라인들은 상기 최소 형상부 크기 미만의 폭들을 갖는 반도체 구조체.
  13. 반도체 구조체로서,
    격리 영역들에 의해 분리된 복수의 활성 영역 - 상기 복수의 활성 영역은 그 내부에 최소 형상부 크기 미만의 폭을 각각 갖는 리세스형 억세스 디바이스 트렌치들을 포함함 -;
    상기 리세스형 억세스 디바이스 트렌치들 내의 전도성 게이트 재료; 및
    상기 복수의 활성 영역과 리세스형 억세스 디바이스 트렌치들의 외측 위의 복수의 전도성 라인 - 상기 전도성 라인들 중 일부의 전도성 라인들은 상기 리세스형 억세스 디바이스 트렌치들 내의 상기 전도성 게이트 재료에 연결되고, 일부의 게이트 라인들은 워드 라인들을 포함하고, 상기 복수의 전도성 라인은 접지된 게이트 라인들을 포함하는 상기 전도성 라인들 중 다른 일부의 전도성 라인들을 더 포함하고, 상기 워드 라인들 중 2개의 워드 라인들은 상기 접지된 게이트 라인들 중 2개의 바로 인접하는 게이트 라인들 사이에 수용됨 -
    을 포함하는 반도체 구조체.
  14. 제13항에 있어서,
    상기 접지된 게이트 라인들은 상기 최소 형상부 크기 미만의 폭들을 갖는 반도체 구조체.
  15. 제13항에 있어서,
    상기 워드 라인들은 상기 최소 형상부 크기 미만의 폭들을 갖는 반도체 구조체.
  16. 제13항에 있어서,
    상기 워드 라인들은 상기 최소 형상부 크기 미만의 폭들을 갖고, 상기 접지된 게이트 라인들은 상기 최소 형상부 크기 미만의 폭들을 갖는 반도체 구조체.
  17. 제5항에 있어서,
    상기 격리 영역들은 전도성 라인들을 포함하는 반도체 구조체.
  18. 제5항에 있어서,
    상기 격리 영역들은 유전체 재료를 포함하는 반도체 구조체.
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