KR100340879B1 - 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본 발명은 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 게이트 전극용 도전층을 형성하는 단계; 상기 게이트 전극용 도전층 상부에 저유전막을 형성하는 단계; 상기 저유전막 상부에 노광 한계의 선폭을 갖는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여, 저유전막을 패터닝하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 패터닝된 저유전막을 수축시키는 단계; 및 수축된 저유전막을 마스크로 하여, 게이트 전극용 도전체 및 게이트 절연막을 패터닝하여, 게이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법에 관한 것으로, 보다 구체적으로는 0.1㎛ 이하의 선폭을 갖는 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법에 관한 것이다.
도 1a 및 도 1b은 종래의 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하여, 반도체 기판(11) 상부에 게이트 절연막(12), 도전층(13), 예를들어, 도핑된 폴리실리콘막, 및 하드 마스크막(14)을 순차적으로 적층된다. 여기서, 하드 마스크막(14)은 게이트 전극을 구성하는 도전층 패터닝시 난반사를 방지하면서, 셀프얼라인(self align) 콘택을 이루게하는 절연막으로서, 실리콘 산화막 또는 실리콘 질화막이 이용된다. 그리고나서, 하드 마스크막(14) 상부에 공지의 포토리소그라피 공정에 의하여, 포토레지스트 패턴(15)을 형성한다. 여기서, 포토레지스트 패턴(15)의 선폭(w)은 현재의 노광 장비로 형성할 수 있는 최소 선폭, 즉, 0.12 내지 0.13㎛이다.
그 다음, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(15)의 형태로, 하드 마스크막(15)을 패터닝한다음, 포토레지스트 패턴(15)을 제거한다. 이어서, 패터닝된 하드 마스크막(14)의 형태로 도전층(13) 및 게이트 절연막(12)을 패터닝하여, 게이트 전극(g)을 형성한다.
반도체 소자가 고집적화되어 감에 따라, 점차 회로 선폭의 사이즈도 이에 비례하여 감소되고 있다. 특히, 차세대 디바이스인 1 기가 디램(Giga DRAM)급 이상의 디바이스에서, 게이트 전극은 0.10㎛ 이하의 선폭이 요구된다. 그러나, 기존의 노광 장비로는 0.1㎛ 이하의 선폭으로 패터닝하기 매우 어려우며, 이를 위하여는 새로운 장비의 도입이 요구된다.
또한, 전자빔을 노광원으로 이용하는 경우는 공정 진행 시간이 많이 소요되므로, 수율이 감소하는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 기존의 노광 장비를 이용하면서, 0.1㎛이하의 선폭을 갖는 미세 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공하는 것이다.
따라서, 본 발명의 또 다른 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 기존의 노광 장비를 이용하면서, 0.1㎛이하의 선폭을 갖는 게이트 전극을 형성할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는 것이다.
도 1a 및 도 1b은 종래의 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 - 반도체 기판 22 - 게이트 절연막
23 - 게이트 도전층 24 - 저유전막
25 - 포토레지스트 패턴 G - 게이트 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 게이트 전극용 도전층을 형성하는 단계; 상기 게이트 전극용 도전층 상부에 저유전막을 형성하는 단계; 상기 저유전막 상부에 노광 한계의 선폭을 갖는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여, 저유전막을 패터닝하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 패터닝된 저유전막을 수축시키는 단계; 및 수축된 저유전막을 마스크로 하여, 게이트 전극용 도전체 및 게이트 절연막을 패터닝하여, 게이트 전극을 형성하는 단계를 포함한다.
또한, 본 발명은, 반도체 기판상에 패턴용 막을 형성하는 단계; 상기 패턴용 막 상부에 저유전막을 형성하는 단계; 상기 저유전막 상부에 노광 한계의 선폭을 갖는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여, 저유전막을 패터닝하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 패터닝된 저유전막을 수축시키는 단계; 및 수축된 저유전막을 마스크로 하여, 패턴용 막을 식각하여, 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(21) 상부에 게이트 절연막(22), 게이트 전극용 도전체(23) 및 하드 마스크막으로 저유전막(24)을 순차적으로 적층한다. 게이트 전극용 도전체(23)로는 도핑된 폴리실리콘막, 고융점 실리사이드막 또는 고융점 금속막등이 이용될 수 있다. 이때, 저유전막(24)은 증착후 열공정시 그 선폭 및 두께가 수축되는 성질을 가진다. 이러한 저유전막(24)으로는 유기 또는 무기 SOG(spin on glass)막 등이 있으며, 다음의 표에 도시된 바와 같이, 유기 또는 무기 SOG막은 소정 온도로 경화시 약 10% 가량 수축되는 성질을 갖는다.
| 저유전율막의 종류 | 막 수축율 | 경화 온도 | 경화 시간 |
| 실리케이트 무기 SOG | 12 내지 14% | 425℃,900℃ | 1시간 |
| 포스포실리케이트 무기 SOG | 16 내지 18% | 425℃ | 1시간 |
| 실록사니스 유기 SOG | 2 내지 13% | 425℃ | 1시간 |
| 실리세스퀴옥새니스 유기 SOG | 12% | 400℃ | 30분 |
| 하이드로젠 실리케이트 무기 SOG | 8% | 400℃ | 30분 |
| 하이드로젠 실리세스퀴옥샌 무기 SOG | 4%이하 | 400℃ | 30 내지 60분 |
이러한 저유전막(24)을 증착한후, 약 200℃의 온도에서 소프트 베이크(softbake)하여, 고형화한다.
그후, 도 2b에 도시된 바와 같이, 저유전막(24) 상부에 공지의 포토리소 그라피 공정에 의하여, 포토레지스트 패턴(25)을 형성한다. 이때, 포토레지스트 패턴(25)은 현재의 노광 장비로서 형성할 수 있는 최소 선폭 즉, 0.12 내지 0.13㎛의 선폭(W1)을 갖는다.
그 다음, 도 2c에서와 같이, 포토레지스트 패턴(25)을 마스크로 하여, 저유전막(24)을 바이어스(bias)의 인가없이, 건식 식각한다.
도 2d에 도시된 바와 같이, 포토레지스트 패턴(25)을 스트립한다음, 저유전막(24)을 약 400 내지 500℃ 온도 범위로 경화시켜서 수축시킨다. 이 경화 공정으로, 저유전막(24)은 포토레지스트 패턴(25)의 선폭(W1)보다 작은 선폭(W2)으로 감소되어, 0.1㎛ 이하의 선폭을 얻을 수 있다. 이러한 경화 공정은 상술한 바와 같이, 포토레지스트 패턴 제거후 별도로 진행되거나, 또는 포토레지스트 패턴 제거와 동시에 또는 포토레지스트 패턴 제거후 클리닝 공정과 동시에 400 내지 500℃의 온도 범위에서 진행될 수 있다. 아울러, 미설명 도면 부호 24a는 수축된 저유전막을 나타낸다.
그런다음, 도 2e에 도시된 바와 같이, 수축된 저유전막(24a)을 마스크로 하여, 게이트 전극용 도전층(23) 및 게이트 절연막(22)을 패터닝하여, 미세 게이트 전극(G)을 완성한다.
여기서, 본 발명은 상술한 실시예에만 한정되는 것은 아니다. 본 발명에서는 하드 마스크막으로 단일의 저유전막을 사용하였지만, 이에 한정하지 않고, 다층의하드 마스크막을 적층하여 더욱 미세한 패턴을 형성할 수 있다. 아울러, 본 발명에서는 게이트 전극을 예를들어 설명하였지만, 미세 선폭을 갖는 모든 패턴에 적용 가능하다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 하드 마스크막으로 열공정시 소정 폭 및 소정 두께만큼 감소되는 저유전막을 이용한다. 이에따라, 노광 한계 사이즈를 갖는 포토레지스트 패턴으로 저유전막을 패터닝 한후, 패터닝된 저유전막을 수축시킨다음, 이를 다시 마스크로 이용하므로써, 노광 한계보다 감소된 선폭의 패턴을 형성할 수 있다.
Claims (10)
- 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 게이트 전극용 도전층을 형성하는 단계;상기 게이트 전극용 도전층 상부에 저유전막을 형성하는 단계;상기 저유전막 상부에 노광 한계의 선폭을 갖는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하여, 저유전막을 패터닝하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 패터닝된 저유전막을 수축시키는 단계; 및수축된 저유전막을 마스크로 하여, 게이트 전극용 도전체 및 게이트 절연막을 패터닝하여, 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 저유전막은 유기 SOG막 또는 무기 SOG막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 저유전막을 형성하는 단계는, 상기 저유전막을 증착하는 단계; 및 상기 저유전막을 소정 온도에서 소프트 베이크하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 3 항에 있어서, 상기 저유전막을 수축시키는 단계는, 400 내지 500℃의 온도에서 경화하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 4 항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계와 상기 저유전막을 수축시키는 단계는 동시에 진행되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 반도체 기판상에 패턴용 막을 형성하는 단계;상기 패턴용 막 상부에 저유전막을 형성하는 단계;상기 저유전막 상부에 노광 한계의 선폭을 갖는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하여, 저유전막을 패터닝하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 패터닝된 저유전막을 수축시키는 단계; 및수축된 저유전막을 마스크로 하여, 패턴용 막을 식각하여, 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 6 항에 있어서, 상기 저유전막은 유기 SOG막 또는 무기 SOG막인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 6 항 또는 제 7 항에 있어서, 상기 저유전막을 형성하는 단계는, 상기 저유전막을 증착하는 단계; 및 상기 저유전막을 소정 온도에서 소프트 베이크하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 6 항에 있어서, 상기 저유전막을 수축시키는 단계는, 400 내지 500℃의 온도에서 경화하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
- 제 9 항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계와 상기 저유전막을 수축시키는 단계는 동시에 진행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
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