KR20010063714A - 반도체 소자의 비트라인 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 비트라인 접합용 플러그와 전하저장전극 접합용 플러그 사이에 일정 단차를 인위적으로 형성한 뒤, SOG 막으로 평탄화를 시키고, 다시 전면 건식식각을 실시하여 비트라인 접합용 플러그를 개방한다. 개방된 비트라인 접합용 플러그에 비트라인 물질을 증착하고 노광 및 식각을 실시하여 비트라인을 형성하므로 비트라인 콘택과 비트라인 간의 오버레이(Overlay) 정확성이 요구되는 종래 방법에 비해 비트라인 플러그와 비트라인 간의 오버레이 만 요구되므로 노광공정에서의 마진 확보가 용이하고, 넓은 비트라인 접합용 플러그에 비트라인이 직접 접합되므로 노광공정에서 오정렬 문제가 감소는 물론 접합 저항이 개선되는 반도체 소자의 비트라인 형성방법을 제시한다.

Description

반도체 소자의 비트라인 형성방법{Method of forming a bit line in a semiconductor device}
본 발명은 반도체 소자의 비트라인(bit line) 형성방법에 관한 것으로, 특히 공정의 마진을 확보하고 제조원가를 감소시키면서 오정렬 문제 및 접합저항을 개선시킬 수 있는 반도체 소자의 비트라인 형성방법이다.
종래 반도체 소자의 비트라인 형성방법을 설명하면 다음과 같다.
워드라인 및 소자를 구성하기 위한 여러 요소가 구비된 반도체 기판 상에 제 1 층간절연막을 증착한 후 제 1 층간절연막 일부분을 제거하여 비트라인 접합용 및 전하저장전극 접합용 폴리실리콘 플러그(Landing Plug Polysilicon)를 형성한다. 폴리실리콘 플러그가 형성된 전체 상부면에 제 2 층간절연막을 증착한 후 비트라인 콘택 마스크를 이용한 식각공정으로 비트라인 접합용 폴리실리콘 플러그 상부면이 노출되도록 홀을 형성한다. 노출된 홀에 비트라인 접합용 플러그와 접속되는 비트라인 콘택을 형성한 후 금속층 증착 및 패터닝으로 비트라인을 형성한다.
상기한 종래 반도체 소자의 비트라인 형성방법은 회로선폭 감소로 인해 고가의 장비 의존성 증대로 반도체 소자 제조 원가가 증가되고, 화학적 기계적 연마공정시 연마 균일도 열화로 후속 공정의 공정마진을 감소시키고, 비트라인 콘택 형성 및 배선 구조 형성을 위한 노광 공정시 오정렬 가능성이 증가된다.
따라서, 본 발명은 공정의 마진을 확보하고 제조원가를 감소시키면서 오정렬 문제 및 접합저항을 개선시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 비트라인 형성방법은 층간절연막에 비트라인 접합용 플러그 및 전하저장전극 접합용 플러그가 형성된 반도체 기판이 제공되는 단계; 상기 전하저장전극 접합용 플러그 및 층간절연막 일부분을 제거하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 전체 상부면에 SOG막을 도포한 후 열처리공정을 실시하는 단계; 상기 SOG막을 전면 건식식각하여 상기 비트라인 접합용 플러그를 노출시키는 단계; 및 상기 비트라인 접합용 플러그와 접하는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 : 반도체 기판 11 : 워드라인
12 : 스페이서 13 : 베리어막
14 : 층간절연막 15 : 비트라인 접합용 플러그
16 : 전하저장전극 접합용 플러그 17 및 20 : 감광막 패턴
18 : SOG막 19 : 금속층
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 워드라인(11), 스페이서(12) 및 베리어막(13)을 형성한 후 전체 상부면에 층간절연막(14)을 형성하고, 층간절연막(14) 일부분을 제거하여 비트라인 접합용 플러그(15) 및 전하저장전극 접합용 플러그(16)를 형성한 다음 비트라인 접합용 플러그(15) 상부에만 감광막 패턴(17)을 형성한다.
상기에서, 감광막 패턴(17)을 형성하기 위한 노광공정시 종래에는 분해능이 뛰어난 스케너(scanner) 노광장비를 이용하지만 본 발명에서는 회로 선폭의 약 2 배 가량 증가된 선폭의 분해능이 요구되므로 딥 UV 스텝퍼(deep UV stepper) 장비를 이용한다. 비트라인 접합용 플러그(15) 및 전하저장전극 접합용 플러그(16)는 폴리실리콘으로 이루어진다.
도 1b를 참조하면, 감광막 패턴(17)을 이용한 식각공정으로 전하저장전극 접합용 플러그(16) 및 층간절연막(14) 일부분을 제거하여 트렌치(Trench;A)를 형성한 후 감광막 패턴(17)을 제거한다. 트렌치(A)가 형성된 전체 상부면에 무기 SOG막(18)을 도포한 후 열처리공정을 실시한다.
상기에서, 트렌치(A)는 건식식각공정으로 비트라인 접합용 플러그(17)와 전하저장전극 접합용 플러그(16) 사이에 단차가 1000 내지 2000Å 가 되도록 형성하고, 트렌치(A) 건식식각 공정시 전하저장전극 접합용 플러그(16)와 층간절연막(14) 간의 식각 선택비를 0.85 내지 1.15 로 조절하여 워드라인(11) 선폭의 2배 이하의 크기로 형성한다. 무기 SOG막(17)은 3000 내지 4000Å 두께로 형성하며, 평탄화 특성이 우수하므로 트랜치(A)를 완전히 매립한다. 열처리 공정은 650 내지 850℃ 의 온도에서 20 내지 40 초간 급속 열처리 공정으로 실시하거나, 650 내지 850℃ 의 온도에서 20 내지 30 분간 로 열처리 공정으로 무기 SOG막(18)을 치밀화 시킨다.
도 1c를 참조하면, 무기 SOG막(18)을 전면 건식식각하여 비트라인 접합용 플러그(15)가 노출되도록 한 후 금속층(19) 및 비트라인용 감광막 패턴(20)을 순차적으로 형성한다.
도 1d를 참조하면, 비트라인을 형성하기 위하여 감광막 패턴(20)을 식각마스크로 이용하여 금속층(19)을 식각하여 비트라인(19a)를 형성하고, 패턴된 감광막(20)을 제거한다.
상술한 바와같이, 본 발명은 비트라인 접합용 플러그와 전하저장전극 접합용 플러그 사이에 일정 단차를 인위적으로 형성한 뒤, SOG 막으로 평탄화를 시키고, 다시 전면 건식식각을 실시하여 비트라인 접합용 플러그를 개방한다. 이렇게 형성된 비트라인 접합용 플러그에 비트라인 물질을 증착하고 노광 및 식각을 실시하여 비트라인을 형성하므로 비트라인 콘택과 비트라인 간의 오버레이(Overlay) 정확성이 요구되는 종래 방법에 비해 비트라인 플러그와 비트라인 간의 오버레이 만 요구되므로 노광공정에서의 마진 확보가 용이하고, 넓은 비트라인 접합용 플러그에 비트라인이 직접 접합되므로 노광공정에서 오정렬 문제가 감소는 물론 접합 저항이 개선되는 효과가 있다.

Claims (4)

  1. 층간절연막에 비트라인 접합용 플러그 및 전하저장전극 접합용 플러그가 형성된 반도체 기판이 제공되는 단계;
    상기 전하저장전극 접합용 플러그 및 층간절연막 일부분을 제거하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 전체 상부면에 SOG막을 도포한 후 열처리공정을 실시하는 단계;
    상기 SOG막을 전면 건식식각하여 상기 비트라인 접합용 플러그를 노출시키는 단계; 및
    상기 비트라인 접합용 플러그와 접하는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  2. 제 1 항에 있어서,
    상기 트렌치는 건식식각공정으로 비트라인 접합용 플러그와 전하저장전극 접합용 플러그 사이에 단차가 1000 내지 2000Å 가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  3. 제 1 항에 있어서,
    상기 SOG막은 3000 내지 4000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  4. 제 1 항에 있어서,
    상기 열처리 공정은 650 내지 850℃ 의 온도에서 20 내지 40 초간 급속 열처리 공정으로 실시하거나, 650 내지 850℃ 의 온도에서 20 내지 30 분간 로 열처리 공정으로 SOG막을 치밀화 시키는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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