KR20030060933A - 게이트 도전체 정의 방법 - Google Patents
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Abstract
두 개의 서로 다른 게이트 도전체 유전체 캡은 비트 라인 콘택트가 어레이 영역 내에 형성될 수 있도록 어레이 및 지지부 장치 영역 내에서 사용되는데 지지부 장치 영역 내의 더 나은 라인폭 제어를 위해 더 얇은 하드 마스크가 사용될 수 있다. 더 얇은 유전체 캡은 지지부 마스크 에칭 동안에 어레이 장치 영역 내의 유전체 스페이서로 제조될 수 있다. 이 유전체 스페이서는 어레이 게이트 도전체 레지스트 라인이 최종 게이트 도전체 라인 폭 보다 더 작게 제조되도록 한다. 이는 어레이 게이트 도전체 프로세싱 윈도우를 넓힌다. 제 2 유전체 캡 층은 지지부 장치 및 어레이 장치를 위한 라인 폭 제어를 향상시킨다. 본 발명에서 두 개의 분리된 게이트 도전체 리소그래피 단계 및 게이트 도전체 유전체 에칭이 수행되어 어레이 및 지지부 장치 영역 내에서 게이트 도전체 라인 폭 제어를 최적화시킨다. 어레이 및 지지부 장치 영역 내의 게이트 도전체가 동시에 에칭되어 제조 비용을 감소시킨다. 본 발명의 추가적 실시예에서, 실리사이드를 갖거나 갖지 않는 듀얼 작업 기능 지지부 장치 트랜지스터가 무경계 콘택트를 포함하는 어레이로 제조될 수 있다.
Description
반도체 장치 제조 분야에서, 병합된 로직 DRAM 장치가 점점 중요해지고 있다. 이는 로직 장치를 DRAM 셀과 커플링하는 것이 대역 폭 및 성능을 향상시키기 위해 종래의 로직 장치의 스피드를 갖는 것만 제외하고는 DRAM의 모든 이익을 갖는 장치를 제공하기 때문이다.
병합된 장치에서, 게이트 도전체 라인 폭 제어는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)의 파라미터 제어에 매우 중요하다. 통상의 DRAM 또는 내장형 DRAM 칩 상에서는 어레이 내에는 최소의 라인 폭 및 최소 공간에 고도로 내장되는 게이트 도전체 라인이 있는 반면, 어레이 외부에는 다른 게이트 도전체 라인으로부터 격리되거나 반격리(semi-isolate)되는 게이트 도전체 라인이 있다. 게이트 도전체 라인 폭 제어는 어레이 내부 및 외부에서 생성된 전계 효과 트랜지스터(FETs)에 중요하다. 어레이가 차지하는 공간을 최소화하는 것에 더하여, 비트 라인 콘택트는 게이트 도전체 라인에 자기 정렬(self-aligned)되어야 한다. 이는 게이트 도전체 상에 상대적으로 두꺼운 유전체 캡을 요구한다.
통상적으로, DRAM 칩 상의 모든 게이트 도전체 형상은 하나의 중요한 리소그래피 단계, 칩의 내장(nested) 및 비내장(non-nested) 영역 내의 단일 게이트 에칭 및 단일 마스크 에칭을 이용하여 정의된다. 종래 기술의 프로세스는 무경계(borderless) 콘택트와 타이트 어레이 게이트 도전체 라인폭 공차(tolerance)를 동시에 달성하기 위한 어레이 라인 폭 제어를 위해 최적화되지만, 좁은 간격 게이트 도전체 레지스트를 중개하지는 않는다. 이 최적화에도 불구하고, 종래 기술의 프로세스들은 지지부 트랜지스터 라인 폭 공차에 있어 최적이 아니다.
예를 들면, 어레이 영역 내의 게이트 도전체를 위해 요구되는 두꺼운 질화물 캡은 지지부 영역 내의 라인 폭 공차를 감소시킨다. 레지스트, ARC(anti-reflective coating), 노출 조건 및 마스크 개방 에칭은 최소 치수의 어레이 균등 라인/공간을 위해 최적이다. 그러나 종래 기술에서는 지지부 게이트 도전체 라인폭 공차를 최적화하기 위해 어떤 고려 사항도 제공하지 않는다. 유전체 캡 두께, 게이트 도전체 리소그리피 및 게이트 도전체 마스크 개방 에칭이 게이트 도전체 라인 폭 제어에의 주 기여인자들이다.
게다가, 어레이 영역 내의 DRAM 구조의 본 프로세싱은 작은 기하구조 어레이 장치의 형편없는 VT(임계 전압) 공차 때문에 고통받는다. 증가된 웰 도핑된 농도를 요구하는 표준 스케일링 규칙은 DRAM 어레이 구조 상의 여러 누설 제한들에 불리한 전기장을 증가시키게도 한다. 게다가, 워드라인 간의 좁은 간격은 표준 할로우(halo) 주입을 방해하고 비트 라인만의 할로우 주입 방법으로도 제한이 있다. 결과적으로, 밀집한 DRAM 어레이 내에서 자기 정렬 할로우 방법에 대한 강한 필요성이 제기된다.
이상에서 언급된 종래 기술의 병합된 로직 DRAM 프로세싱의 단점에 있어서, 어레이 장치에서의 향상된 VT공차를 제공할 뿐만 아니라 지지부 장치에서의 타이트 유효 게이트 길이인 Leff공차를 제공하는 새롭고 향상된 프로세싱 방법 개발에 대해 지속적인 필요성이 제기된다.
게이트 도전체 라인 폭의 우수한 제어는 (i) 너무 좁은 게이트 도전체는 (트랜지스터가 오프일 때) 높은 누설 전류를 가져오고 메모리 셀을 리프레시하기 위한 보유 시간을 줄일 수 있기 때문에 어레이 영역 내의 DRAM 액세스 트렌지스터의 서브 임계 누설 전류를 제어하고, (ii) 너무 넓은 게이트 도전체는 불충분한 장치 전류 및 감소된 신호 마진을 가져올 수 있기 때문에 어레이 영역 내의 DRAM 액세스트랜지스터의 온 전류(on-current)를 제어하며, (iii) 너무 넓은 게이트 도전체는 트랜지스터로 하여금 로직 레벨간에 더 서서히 스위칭하게 하고, 너무 좁은 게이트 도전체는 트랜지스터가 오프일 때 바람직하지 않게 높은 누설 전류를 가져오기 때문에 지지부 영역 내에서의 정확한 폭의 게이트 도전체 패턴을 획득하기 위해 필요하다.
본 발명은 반도체 장치 제조에 관한 것으로서, 보다 세부적으로는, 게이트 도전체 정의 및 콘택트 에칭 프로세스가 IC의 지지부(즉, 로직 장치) 영역 내에서 수행되는 게이트 도전체 정의 및 콘택트 에칭 프로세스와는 별도로 IC의 어레이(즉, 다이나믹 랜덤 액세스 메모리(DRAM) 장치) 영역에서 수행되어 게이트 도전체 라인 폭이 어레이 내의 무경계 확산 콘택트를 구비하거나 구비하지 않고도 어레이 및 지지부 장치 영역 내에서 잘 제어되도록 하는 집적 회로(IC)를 제조하는 프로세스에 관한 것이다.
도 1 내지 도 6은 본 발명의 제 1 실시예의 기본 프로세싱 단계들을 도시하는 단면도,
도 7은 구조의 어레이 및 지지부 장치 영역 내에 스페이서 형성 이후에 도 6의 구조를 도시하는 단면도,
도 8 내지 도 10은 무경계 비트 라인 콘택트가 구조 내에 형성되는 첫번 째 실시예에 대한 하나의 다른 실시예를 도시하는 단면도,
도 11 내지 도 14는 어레이 및 지지부 도전체 재료가 개별적으로 에칭되는 본 발명의 두번 째 실시예를 도시하는 단면도,
도 15 내지 도 26은 듀얼 작업 기능(dual workfunction) 게이트를 형성하기 위한 통상적 관행인 소스/드레인 주입 동안에 지지부 장치 폴리실리콘 게이트가 도핑될 수 있는 본 발명의 세번 째 실시예를 도시하는 단면도,
도 27 내지 도 29는 지지부 게이트 패턴을 정의하기 위해 사용되는 것과 동일한 마스크로 어레이 내에 무경계 콘택트가 도핑될 수 있는 본 발명의 네번 째 실시예를 도시하는 단면도.
발명의 개요
본 발명의 하나의 목적은 어레이 영역 내에 무경계 콘택트를 제공하면서 게이트 도전체 라인 폭이 반도체 IC의 어레이 영역 및 지지부 영역 내에서 잘 제어되는 반도체 IC를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 어레이 VT공차가 향상되는 반도체 IC를 제조하는 방법을 제공하는 것이다.
이들 및 다른 목적들 및 이로운 점들은 본 발명에서 두 개의 서로 다른 게이트 도전체 유전체 캡을 사용함으로써 달성된다. 비트라인 콘택트가 어레이 영역 내에서 제조될 수 있도록 서로 다른 게이트 도전체 유전체 캡이 어레이 및 지지부 장치 영역 내에서 사용되는데, 더 나은 라인 폭 제어를 위해 지지부 장치 영역 내에서 더 얇은 하드 마스크가 사용될 수 있다.
지지부 마스크 에칭 동안 더 얇은 유전체 캡이 어레이 장치 영역 내의 유전체 스페이서로 생성된다.
이 유전체 스페이서들은 어레이 게이트 도전체 레지스트 라인이 최종 게이트 도전체 라인 폭보다 더 작게 그리고 레지스트 라인 간격이 최종 어레이 라인 간격보다 더 넓게 되도록 한다. 이는 어레이 게이트 도전체 프로세싱 윈도우를 넓힌다. 그래서, 제 2 유전체 캡 층은 지지부 장치 및 어레이 장치를 위한 라인 폭 제어를 향상시킨다. 본 발명에서는 두 개의 분리된 게이트 도전체 리소그래피 단계와 게이트 도전체 유전체 에칭이 수행되어 어레이 및 지지부 장치 영역 내의 게이트 도전체 라인 폭 제어를 최적화 시킨다. 어레이 및 지지부 장치 영역 내의 게이트 도전체는 동시에 에칭되어 제조 비용을 감소시킨다.
본 발명의 첫 번째 실시예에서, 방법은
(a) 게이트 유전체 ― 상기 게이트 유전체는 적어도 하나의 어레이 장치 영역 및 적어도 하나의 지지부 장치 영역을 구비하는 반도체 기판의 표면상에 형성됨― 의 표면상에 게이트 도전체 스택을 형성하는 단계와,
(b) 상기 적어도 하나의 어레이 장치 영역 내의 적어도 상기 게이트 도전체 스택 상에 제 1 게이트 유전체 캡을 형성하는 단계와,
(c) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 1 게이트 유전체 캡 을 선택적으로 패터닝하고 에칭하는 단계 ― 상기 제 1 게이트 유전체 캡은 상기 에칭 이후에는 상기 적어도 하나의 지지부 장치 영역 내에 존재하지 않음― 와,
(d) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 노출된 표면상에 제 2 게이트 유전체 캡 ― 상기 제 2 게이트유전체 캡은 상기 제 1 게이트 유전체 캡 보다 얇음― 을 형성하는 단계와,
(e) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 상기 제 2 게이트 유전체 캡을 선택적으로 에칭하는 단계 ― 상기 적어도 하나의 지지부 장치 영역 내의 상기 제 2 에칭된 게이트 유전체 캡은 게이트 도전체 마스크로서 작용함― 와,
(f) 상기 는어도 하나의 어레이 장치 영역과 상기 적어도 하나의 지지부 장치 영역 내의 상기 게이트 도전체 스택의 노출된 표면을 동시에 에칭하여 상기 게이트 유전체 상에서 멈추게 하되, 상기 동시 에칭은 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내에 복수의 패터닝된 게이트 스택을 제공하는 단계를 포함한다.
단계 (a) 내지 (f)에 의해 제공되는 구조는 기판 내의 확산 영역을 형성하는 종래의 이온 주입에 적용될 수 있고, 그 후의 다른 종래의 게이트 스택 프로세싱도 무경계 비트 라인 콘택트를 형성하는 데 이용될 수 있다.
본 발명의 두 번째 실시예에서, 방법은
(a) 게이트 유전체 ― 상기 게이트 유전체는 적어도 하나의 어레이 장치 영역 및 적어도 하나의 지지부 장치 영역을 구비하는 반도체 기판의 표면상에 형성됨― 의 표면상에 게이트 도전체 스택을 형성하는 단계와,
(b) 상기 적어도 하나의 어레이 장치 영역 내의 적어도 상기 게이트 도전체 스택 상에 제 1 게이트 유전체 캡을 형성하는 단계와,
(c) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 1 게이트 유전체 캡을 선택적으로 패터닝하고 에칭하는 단계와,
(d) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 노출된 표면상에 제 2 게이트 유전체 캡 ― 상기 제 2 게이트 유전체 캡은 상기 제 1 유전체 캡보다 얇음― 을 형성하는 단계와,
(e) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 상기 제 2 게이트 유전체를 선택적으로 에칭하는 단계 ― 상기 적어도 하나의 지지부 장치 영역 내의 상기 제 2 에칭된 게이트 유전체 캡은 게이트 도전체 마스크로서 작용함― 와,
(f) 상기 지지부 장치 영역을 블록 마스킹하는 단계와,
(g) 상기 적어도 하나의 어레이 장치 영역 내의 상기 게이트 도전체 스택의 노출된 표면을 에칭하여 상기 게이트 유전체 상에서 정지하는 단계와,
(h) 적어도 상기 어레이 장치 영역 위에 장벽 층을 증착시키는 단계와,
(i) 상기 어레이 장치 영역 및 상기 지지부 장치 영역 위에 유전체 층을 증착시키는 단계와,
(j) 상기 지지부 장치 영역 위에 패터닝하면서 상기 어레이 장치 영역을 보호하기 위해 포토레지스트를 증착시키고 패터닝하는 단계와,
(k) 상기 지지부 장치 영역 내의 상기 게이트 도전체 스택을 에칭하는 단계를 포함한다.
본 발명의 세 번째 실시예에서, 방법은
(a) 게이트 유전체 ― 상기 게이트 유전체는 적어도 하나의 어레이 장치 영역 및 적어도 하나의 지지부 장치 영역을 구비하는 반도체 기판의 표면상에 형성됨― 의 표면상에 도핑되지 않은 실리콘을 포함하는 상위 부분 및 하위 부분을 구비하는 게이트 도전체 스택을 형성하는 단계와,
(b) 상기 적어도 하나의 어레이 장치 영역 내의 적어도 상기 게이트 도전체 상에 제 1 게이트 유전체 캡을 형성하는 단계와,
(c) 상기 제 1 유전체 캡 및 적어도 하나의 어레이 장치 영역 내의 상기 상위 부분을 선택적으로 패터닝하고 에칭하는 단계 ― 상기 제 1 게이트 유전체 캡 및 상기 상위 부분은 상기 에칭 이후에는 상기 적어도 하나의 지지부 장치 영역 내에 존재하지 않음― 와,
(d) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 노출된 표면상에 제 2 게이트 유전체 캡 ― 상기 제 2 게이트 유전체 캡은 상기 제 1 게이트 유전체 캡보다 얇음― 을 형성하는 단계와,
(e) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 2 게이트 유전체 캡을 선택적으로 에칭하여 상기 에칭된 제 1 게이트 유전체 캡상에 측벽 스페이서를 형성하는 단계와,
(f) 제 1 전하 캐리어 타입의 제 1 도펀트를 상기 어레이 장치 영역 내의 상기 노출된 하위 부분 내로 주입하는 단계와,
(g) 상기 반도체 기판을 어닐링하여 상기 제 1 도펀트를 상기 제 1 유전체 캡 아래의 상기 하위 부분 내로 유입시키는 단계와,
(h) 상기 어레이 장치 영역 내의 상기 노출된 하위 부분을 에칭하는 단계와,
(i) 상기 반도체 기판 상에 도핑된 글래스를 증착시키고 상기 지지부 장치 영역에서 상기 도핑된 글래스를 제거하는 단계와,
(j) 게이트 도전체를 형성하는 상기 지지부 장치 영역 내의 상기 하위 부분을 노출하고 에칭하기 위해 상기 지지부 장치 영역 내의 상기 제 2 유전체 캡을 패터닝하는 단계와,
(k) 상기 지지부 장치 영역 내의 상기 게이트 도전체 상의 상기 제 2 유전체 캡을 제거하고 상기 게이트 도전체 사이의 상기 게이트 유전체를 제거하는 단계와,
(l) 제 2 전하 캐리어 타입의 제 2 도펀트를 상기 지지부 장치 영역 내의 상기 게이트 도전체의 상기 노출된 하위 부분 내로 주입하는 단계와,
(m) 상기 반도체 기판을 어닐링하여 상기 제 2 도펀트를 상기 지지부 장치 영역 내의 상기 게이트 도전체 내로 유입시킴으로써, 상기 제 1 전하 캐리어 타입의 게이트 도전체는 상기 어레이 장치 영역 내에 형성되고 적어도 상기 제 2 전하 캐리어 타입의 게이트 도전체는 상기 지지부 장치 영역 내에 형성되도록 하는 단계를 포함한다.
단계 (l)과 단계(m) 사이에서 다른 주입 단계가 이용되어 선택사양적으로, 서로 다른 전하 캐리어 타입의 제 3 도펀트를 지지부 장치 영역 내의 게이트 도전체의 하위 부분 내로 주입할 수도 있다. 블록 마스크가 사용되어 특정 영역 내로도펀트를 보낼 수도 있다. 제 3 주입 단계가 이용되어 특정 영역 내로 도펀트를 보낼 수도 있다. 어닐링 단계 (m)은 제 2 도펀트와 제 3 도펀트에서 구동한다.
본 발명의 네 번째 실시예에서, 방법은
(a) 게이트 유전체 ― 상기 게이트 유전체는 적어도 하나의 어레이 장치 영역 및 적어도 하나의 지지부 장치 영역을 구비하는 반도체 기판의 표면상에 형성됨― 의 표면상에 도핑되지 않은 실리콘을 구비하는 상위 부분 및 하위 부분을 구비하는 게이트 도전체 스택을 형성하는 단계와,
(b) 상기 적어도 하나의 어레이 장치 영역내의 적어도 상기 게이트 도전체 스택 상에 제 1 게이트 유전체 캡을 형성하는 단계와,
(c) 상기 제 1 게이트 유전체 캡 및 상기 적어도 하나의 어레이 장치 영역 내의 상기 상위 부분을 선택적으로 패터닝하고 에칭하는 단계 ― 상기 제 1 게이트 유전체 캡 및 상기 상위 부분은 상기 에칭 이후에 상기 적어도 하나의 지지부 영역 내에 존재하지 않음― 와,
(d) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 노출된 표면상에 제 2 게이트 유전체 캡 ― 상기 제 2 게이트 유전체 캡은 상기 제 1 게이트 유전체 캡보다 얇음― 을 형성하는 단계와,
(e) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 2 게이트 유전체 캡을 선택적으로 에칭하여 상기 제 1 에칭된 게이트 유전체 캡 상에 측벽 스페이서를 형성하는 단계와,
(f) 상기 적어도 하나의 어레이 장치 내의 상기 게이트 도전체 스택을 에칭하여 상기 게이트 유전체 상에서 정지하는 단계와,
(g) 상기 어레이 장치 영역 위에 장벽 층을 증착시키고 패터닝하여 게이트 도전체 마스크를 정의하고 무경계 콘택트 에칭 개구를 정의하는 단계와,
(h) 상기 게이트 도전체 스택 및 상기 지지부 장치 영역을 에칭하는 단계를 포함한다.
반도체 집적 회로의 어레이 및 지지부 장치 영역 내에 게이트 도전체를 정의하는 방법에 관한 본 발명은 이제 본 출원에 첨부하는 도면을 참조함으로써 더 상세히 설명될 것이다. 첨부 도면에서 유사 참조 번호는 유사 및/또는 동일 요소를 설명하기 위해 사용된다는 것에 유념하라.
어레이와 지지부 장치 영역 내의 게이트 도전체 라인 폭이 잘 제어되는 반도체 IC를 제조하는 것에 있어 먼저 본 발명의 첫번 째 실시예에서 이용되는 기본 프로세싱 단계들을 도시하는 도 1 내지 도 6을 참조한다. 특히, 도 1은 반도체 기판(10), 게이트 유전체(12) 및 게이트 도전체 스택(14)을 포함하는 초기 구조를 도시한다. 이 구조는 적어도 하나의 어레이 장치 영역(20) 및 적어도 하나의 지지부 장치 영역(22)을 포함하도록 나뉜다. 각 장치 영역 중 하나만 본 발명의 도면에서 도시되지만, 이 구조에 복수의 어레이 및 지지부 장치 영역이 존재하는 경우에도 발명의 방법은 적용된다. 도 1에서, 게이트 도전체 스택은 (도핑된 또는 도핑되지 않은) 폴리실리콘 층(16) 및 실리사이드(silicide) 층(18)을 포함한다. 게이트 도전체 스택은 임의의 도전체 재료 또는 W/WN 및 W와 같은 금속 게이트를 포함하지만 이에 제한되지는 않는 도전성 층 또는 폴리실리콘 및 금속 층의 조합으로 구성될 수 있다는 것에 유념하라.
도 1에서 도시된 구조는 당업자에게 잘 알려진 종래의 프로세싱 기술을 사용하여 제조되며, 이 구조는 해당 기술 분야에 잘 알려져 있는 종래의 재료들로 구성된다.
예를 들면, 본 발명에서 이용되는 기판(10)은 Si, Ge, SiGe, GaP, InAs, InP 및 모든 다른 III/V 족 화합물 반도체를 포함하지만 이에 제한되지는 않는 임의의 반도체 재료로 구성된다. 기판은 Si/SiGe, Si/SiO2/Si 또는 실리콘 온 인슐레이터(silicon-on insulators, SOIs)와 같은 층상(layerd) 반도체로 구성될 수도 있다. 기판은 제조될 장치 또는 장치들의 유형에 따라 n-타입 또는 p-타입일 수 있다. 게다가, 기판은 얕은 트렌치 절연 (STI) 영역, LOCOS(실리콘의 국부 화학 산화 작용) 영역 또는 기판 또는 기판의 표면상에 형성되는 기타 절연 영역 등과 같은 다양한 절연 영역을 포함할 수 있다.
기판은 기판의 어레이 영역 내에 형성되는, 깊은 트렌치 캐패시터와 같은 트렌치 캐패시터도 포함할 수 있다. 명확성을 위해 격리 영역 및 트렌치 캐패시터는 본 발명의 도면에 도시되지 않으나 기판(10) 내에 포함된다고 간주된다. 이상에서 언급된 다양한 기판들 중에서, Si로 구성되며, 어레이 장치 영역이 적어도 하나의 STI 영역과 적어도 하나의 깊은 트렌치 캐패시터를 포함하는 기판(10)이 바람직하다.
본 발명은 임의의 스택 캐패시터 구조로도 동등하게 잘 동작하며, 깊은 트렌치를 포함하는 캐패시터 구조에 제한되지 않는다는 것에 유념하라. 예를 들면, 본 발명은 잘 제어된 게이트 도전체 라인 폭이 어레이 영역과 지지부 영역에서 동시에 요구되는 임의의 IC에서 잘 동작한다.
게이트 유전체(12)는 종래의 열 성장 프로세스를 사용하여 기판(10)의 표면상에 형성된다. 다르게는, 게이트 유전체는 화학 기상 증착(CVD), 플라즈마 이용 (plazma-assisted) CVD, 증발 또는 스퍼터링(sputtering)과 같은 종래의 증착 프로세스를 사용하여 기판(10)의 표면상에 형성될 수도 있다. 게이트 유전체는 통상적으로 SiO2로 구성되며 그것의 두께는 본 발명에 중요하지 않다. 그러나, 게이트 유전체는 통상적으로 약 2nm 내지 약 10nm의 두께를 갖는데, 약 5nm 내지 7nm의 두께가 더 바람직하다.
본 실시예에서 도시되는 구조에 있어, 게이트 유전체(12) 상에 형성되는 게이트 도전체 스택(14)은 폴리실리콘 층(16) 및 실리사이드 층(18)으로 구성된다. 이 유형의 게이트 도전체 스택에 대해 설명이 제공되지만 다른 게이트 도전체 스택도 본 발명에서 이용될 수 있다는 것에 유념하라. 게이트 도전체 스택은 CVD, 플라즈마 이용 CVD, 스핀 온(spin-on) 코팅 및 다른 증착 프로세스 등과 같은 종래의 증착 프로세스를 사용하여 (도핑되거나 도핑되지 않은) 폴리실리콘 층(16)을 우선 증착하는 것에 의해 형성된다. 도핑된 폴리실리콘이 증착된다면, 종래의 인시튜(in-situ) 도핑 증착 프로세스 또는 이온 주입이 뒤따르는 증착이 수행될 수 있다. 본 발명에서 이용되는 폴리실리콘 층은 통상적으로 약 50nm 내지 약 100nm의 두께를 갖는데, 약 60nm 내지 약 80nm의 두께가 더 바람직하다.
이어서, 텅스텐 실리사이드, 통상적으로 x가 2 내지 2.8 사이인 WSiX와 같이 보다 도전성인 재료는 스퍼터링, CVD, 도금(plating) 또는 증발과 같은 종래의 증착 프로세스를 사용하여 증착된다. 본 발명에 실리사이드 층의 두께는 중요하지않지만, 그것은 통상적으로 약 30nm 내지 약 60nm의 두께를 갖는다.
이와는 달리, 스퍼터링, CVD, 도금 또는 증발과 같은 종래의 증착 프로세스를 사용하여 W, Co 또는 Ti와 같은 도전성 금속이 폴리실리콘 층의 표면상에 형성되고 그 후 금속 층을 금속 실리사이드 층으로 변환할 수 있는 어닐링 프로세스가 그 금속 층에 적용된다. 실리사이드화 되지 않은 나머지 임의의 금속 층은 종래의 습식 화학 에칭 프로세스를 사용하여 그 구조에서 제거될 수 있다. 본 발명에 실리사이드 층의 두께는 중요하지 않지만 통상적으로 그것은 약 30nm 내지 약 60nm의 두께를 갖는다.
(도 1 내지 도 6에 도시되지 않은) WN, TaN, TiN, Ti 또는 이것들의 다층과 같은 질화물로 구성되는 장벽 층이 폴리실리콘 층과 실리사이드 층 사이에 형성될 수 있다는 것에 유념하라. 후속 도면에서 참조 번호(17)로 표시될 이 선택사양적 장벽 층은 CVD, 플라즈마 이용 CVD, 스퍼터링, 도금 또는 증발과 같은 종래의 증착 프로세스에 의해 형성되고, 그것은 통상적으로 약 1nm 내지 약 10nm의 두께를 갖는다.
이와는 달리, 게이트 유전체를 보호할 필요가 있다면, 폴리실리콘은 장벽을 갖는 W와 같은 도전성 금속 층으로 대체될 수 있다.
이와는 달리, 폴리실리콘은 게이트 도전체의 유일한 층으로서 사용될 수도 있다.
제 1 게이트 유전체 캡(24)은 어레이 장치 영역(20)에서 적어도 게이트 도전체 스택 상에 형성된다. 본 발명의 일 실시예를 나타내는 도 2에서, 제 1 게이트유전체 캡은 어레이 및 지지부 장치 영역 내에 형성된다. 이 도면에서 도시되지 않은 본 발명의 다른 실시예에서, 제 1 유전체 캡은 구조의 어레이 장치 영역 내에만 형성된다. 이러한 실시예가 이용된다면, 유전체는 모든 영역 내에 증착되고, 종래의 차단 마스크가 어레이 장치 영역 내에 존재하도록 요구되며, 그리고 모든 지지부 영역 및 어레이 장치 영역 내 비게이트(non-gate) 영역을 포함하는 블록 마스크의 개방 영역으로부터 유전체가 에칭된다.
제 1 유전체 캡은 CVD, 플라즈마 이용 CVD, 증발, 스퍼터링, 반응성 스퍼터링 또는 다른 증착 프로세스 등과 같은 종래의 증착 프로세스를 사용하여 형성된다. 제 1 유전체 캡은 질화물 가령, Si3N4및 산화물 가령, SiO2또는 하드 마스킹 층 및 인슐레이터로서 작용할 수 있는 다른 재료 등으로 구성된다. 본 발명에 제 1 유전체 캡의 두께는 중요하지 않지만 그 두께는 구조 위에 그 후 형성될 제 2 유전체 캡보다 더 커야 한다. 통상적으로, 제 1 유전체 캡은 약 50nm 내지 약 100nm의 두께를 갖는다.
도 3은 구조의 어레이 장치 영역 내에서 제 1 유전체 캡 층을 선택적으로 패터닝하고 에칭한 이후의 구조를 도시한다. 도 3에서 도시되는 바와 같이, 에칭 프로세스는 지지부 장치 영역 내의 제 1 유전체 캡을 제거한다. 도 3에서 도시되는 구조는 어레이를 위해 최적화되는 게이트 도전체 리소그래피 프로세스를 사용함으로써 형성된다.
본 발명에 따라, 현상된 라인 폭은 어레이 게이트 도전체 프로세싱 윈도우를넓히는 최종 폴리실리콘 라인 폭 요구사항보다 더 작게 설정된다. 특히, 도 3의 구조는 구조의 적어도 어레이 장치 영역에 종래의 포토레지스트를 도포하고 포토레지스트를 패터닝하며, 제 1 유전체 캡을 통해 패턴을 현상하고 에칭함으로써 형성된다. 에칭은 반응성 이온 에칭(RIE), 플라즈마 에칭 또는 이온 빔 에칭과 같은 임의의 건식 에칭 프로세스를 사용하여 수행된다. 이상에서 언급된 바와 같이, 이 에칭 프로세스 동안 제 1 유전체 캡도 (지지부 장치 영역에 존재한다면) 그 구조에서 제거된다. 에칭 프로세스는 게이트 도전체 재료에 대해 선택적일 수 있거나 에칭 프로세스는 상부 게이트 도전체 층의 부분도 제거할 수도 있다.
전술한 에칭 프로세스에 이어서, 어레이 장치 영역에서 패터닝된 포토레지스트는 도 3에서 도시되는 패터팅된 구조를 제공하는 종래의 스트립 프로세스를 사용하여 스트립된다. 본 발명의 이 단계는 어레이 장치 영역 내의 무경계 콘택트를 위한 게이트 도전체 하드 마스크/유전체 캡을 정의하며 동시에 지지부 장치 영역 내의 제 1 유전체 캡을 제거한다는 것에 유념하라.
다음, 도 4에 도시되어 있는 바와 같이, 제 2 유전체 캡(26)이 어레이와 지지부 장치 영역 내의 모든 노출된 표면상에 형성된다. 본 발명에 따르면, 제 2 유전체 캡은 제 1 유전체 캡보다 얇다. 제 2 유전체 캡을 위한 통상 두께는 약 10nm 내지 약 30nm이다. 제 2 유전체 캡은 어레이 장치 영역에서는 측벽 스페이서로서 그리고 지지부 장치 영역에서의 하드 마스킹 층으로서 작용한다는 것에 유념하라.
제 2 유전체 캡은 제 1 유전체 캡(24)을 형성하는 데 사용되는 것과 동일하거나 다른 증착 프로세스를 사용하여 형성된다. 게다가, 제 2 유전체 캡은 제 1유전체 캡과 동일하거나 다른 유전체 재료로 형성될 수 있다. 본 발명의 일 실시예에서, 제 2 유전체는 Si3N4로 구성된다. 본 발명의 다른 실시예에서, 제 2 유전체 캡은 TEOS(tetraethylorthosislicate)로부터 형성되는 산화물로 형성된다. 본 발명의 또 다른 실시예에서, 제 2 유전체 캡은 Si3N4와 붕소 도핑된 실리 케이트 글래스와 같은 도핑된 실리케이트 글래스를 포함하는 이중 층으로 구성된다.
어레이 장치 영역 내의 제 2 유전체 캡은 어레이 영역 내의 게이트 도전체를 후속 비트 라인 콘택트 에칭으로부터 보호하는 스페이서로 형성된다. 본 발명의 일 실시예에서, 산화물은 질화물보다 패터닝하기가 더 쉽기 때문에 제 2 유전체 캡으로서 이용되어서 훨씬 우수한 게이트 도전체 라인 폭 제어를 제공한다. Si3N4와 도핑된 실리케이트 글래스의 듀얼 층이 사용된다면, 도핑된 실리케이트 글래스는 어레이 스페이서의 형성과 게이트 도전체 에칭 이후 종래의 습식 화학 에칭 프로세스를 사용하여 통상적으로 제거된다.
다르게는, 제 2 유전체는 지지부 장치 영역을 위한 하드 마스크로서만 사용될 수 있다. 이 경우에, 제 2 유전체(26)는 지지부 게이트 에칭 동안 어레이 영역에서 완전히 제거된다. 어레이 내에 어떤 스페이서도 형성되지 않으며, 어레이 라인 폭은 영역(20) 내의 제 1 유전체 폭(24)에 의해 결정된다.
이제, 게이트 도전체 스택의 실리사이드 층상에서 정지하는 종래의 이방성 에칭 프로세스를 수행한 이후의 구조를 도시하는 도 5를 참조한다. 본 발명에서 이용되는 이방성 에칭 프로세스는 게이트 도전체 라인 정의를 위해 하드 마스킹층(도 5에서 참조 번호(26)를 참조)을 형성하고, 어레이 영역 내의 게이트 도전체 라인을 넓혀서 정확한 최종 어레이 폴리실리콘 폭을 달성한다.
이방성 에칭 단계 이후에, 도 5에서 도시되는 구조에는 도 6에서 도시되는 구조를 제공하기 위해 게이트 유전체 상에서 정지하는 구조의 어레이 및 지지부 장치 영역 내의 게이트 도전체 스택의 노출된 표면을 선택적으로 제거하는 에칭 프로세스가 적용된다. 본 발명의 이 단계에서 이용되는 에칭 프로세스는 유전체 캡과 아래에 놓인 게이트 유전체에 대해 선택적이다. 게이트 유전체 층 상 또는 그 내에서 정지할 수 있는 그 선택적 에칭은 RIE와 같이 전술한 건식 에칭 프로세스 중 하나를 사용하여 수행된다. 어레이 영역 내의 스페이서(26)는 패터닝된 층(16,18)의 종형 측벽에 정렬된다는 것에 유념하라.
이 프로세싱 시점에서, 종래의 이온 주입 기술을 사용하여 확산 영역이 기판 내에 형성될 수도 있고, 게이트 영역 상의 후속 스페이서 형성 이후 확산 주입부가 형성될 수 있다. 종래의 VT, 할로우, 포켓 및/또는 연장 주입도 본 발명의 이 시점에서 수행될 수 있다. 명확성 때문에 이 주입에 의해 생성되는 다양한 확산 영역이 본 발명의 도면에서는 생략되었다는 것에 유념하라.
도 6에서 도시되는 구조는 본 발명의 기본 프로세스 단계들을 사용하여 형성된다는 것이 강조된다. 다음 설명 및 대응하는 도면들은 본 발명에서 이용될 수 있는 추가 프로세싱 단계들에 관한 것일 수도 있고, 본 발명에서 이용될 수 있는 다양한 실시예에 관한 것일 수도 있다.
도 7은 실리콘 질화물 스페이서가 어레이 및 지지부 장치 영역 내의 게이트 영역의 종형 측벽 상에 형성되는 구조를 도시한다. 실리콘 질화물 스페이서는 실리콘 질화물의 증착, 가령, 저압 CVD 및 에칭, 가령 RIE를 포함하는 종래의 기술에 의해 형성된다. 인접 게이트 영역 사이의 영역의 구조의 어레이 영역 내에만 스페이서(28)를 형성하는 것 또한 본 발명이 범위 내이다. 이러한 실시예가 이용된다면, 스페이서(28)는 구조의 모든 노출된 표면상에 실리콘 질화물 층을 증착시킴으로써 형성되고, 이어서 포토레지스트 마스크(또는 유전체 재료)가 실리콘 질화물 층에 도포되며, 마스크가 선택적으로 패터닝되어 인접 게이트 영역 사이의 영역 내의 실리콘 질화물를 노출시킨다. 그 후 에칭이 수행되고, 마스크는 스트립된다.
도 8 내지 도 10은 무경계 콘택트가 도 7 내에 도시되는 구조 내에 형성되는 본 발명의 실시예를 도시한다. 특히, 도 8에서 도시되는 바와 같이, 붕소 인광체 실리케이트 글래스(boron phosphorus silicate glass,BPSG) 또는 붕소 실리케이트 글래스(boron silicate glass,BSG)와 같은 유전체 재료(30)가 스핀 온(spin-on) 코팅, CVD 또는 고밀도 플라즈마 CVD와 같은 종래의 기술을 사용하여 어레이 및 지지부 장치 영역 내의 구조의 모든 노출된 표면상에 증착되며, 그 후 종래의 임계 마스크(32)가 유전체 재료(30) 상에 형성된다.
그 후, 게이트 영역 사이의 구조 내에 패턴을 제공하기 위해 중요한 마스크가 어레이 장치 영역 내에 패터닝되고, 그 후 RIE 또는 다른 건식 에칭 프로세스 등이 수행되어 후속 무경계 비트 라인 콘택트의 형성을 위한 개구(34)를 형성한다(도 9 참조). DRAM 셀 내의 비트 라인 콘택트를 위해 이들 무경계 콘택트가 종종사용된다. 콘택트 저항을 낮추는 것이 필요하다면 비트 라인 콘택트 내에 도펀트가 주입될 수 있다. 그 후 레지스트가 스트립되고, W, Pt, Cu, Au 및 Ag와 같은 도전성 재료가 CVD, 스퍼터링, 도금, 증발 또는 몇몇 다른 증착 프로세스 등을 사용하여 개구 내에 증착된다. 도전성 재료의 증착에 이어, 레지스트가 스트립되고, 게이트 영역의 상부의 구조가 평탄화되어 도 10에서 도시되는 구조를 제공한다. 특히, 도 10에서 도시되는 구조는 유전체 재료(30)의 영역과 무경계인 비트 라인 콘택트(36)의 영역을 포함한다.
본 발명의 프로세스의 이 시점에서, 당업자에게 잘 알려져 있는 종래의 기술을 사용하여 종래의 게이트 콘택트 및/또는 확산 콘택트가 형성되게 된다.
이제 본 발명의 제 2 실시예를 도시하는 도 11 내지 도 14를 참조한다. 본 실시예에서, 어레이 및 지지부 영역 내의 게이트 도전체 에칭은 별개된 단계에서 수행된다. 그리고, 본 발명의 이 실시예에서 도 4에서 도시되는 구조의 형성으로 이르는 프로세싱 단계가 먼저 수행된다. 다음, 블록 마스크가 형성되는데, 지지부 장치 영역을 보호하면서 어레이 장치 영역을 노출된 채 두도록, 구조상에 비임계(non-critical) 중간 UV 마스크를 이용하여 패터닝된 포토레지스트(이 도면에서는 도시되지 않음)를 사용하는 것이 바람직하다. 그 후, 노출된 영역에는 게이트 도전체는 에칭하지만 유전체 캡, 즉 유전체 층(12)은 에칭하지 않는 에칭 프로세스, 즉, RIE가 적용된다. 그 후 포토레지스트는 종래의 기술에 의해 스트립되어 도 11에서 도시되는 구조를 제공한다. 어레이 내의 게이트 영역이 유전체 캡 및 스페이서에 의해 정의되었다는 것에 유념하라.
그 후, 장벽 층(28) 및 도핑된 실리콘 글래스 또는 다른 유전체 등의 층(30)이 어레이 및 지지부 장치 영역 내의 모든 노출된 표면상에 증착되어 도 12에서 도시되는 구조를 형성한다. 이는 지지부 장치 영역 내에 유전체 마스킹 층을 형성하고, 어레이 장치 영역 내의 게이트 도전체 라인 사이의 영역을 충진한다. 이어서, 지지부 영역을 위한 레지스트 패턴을 형성하기 위한 종래의 리소그래피 단계가 수행되지만 어레이 영역은 차단된다. 유전체(30)는 RIE 또는 다른 건식 에칭 프로세스 등을 사용하여 지지부 장치 영역 내에서 에칭되나 어레이 장치 영역 내에는 에칭되지 않는다. 그 후 레지스트가 스트립되고, 지지부 장치 게이트 도전체가 유전체 재료(30)와 게이트 유전체(12)에 선택적으로 에칭되어 도 13에서 도시되는 구조를 제공한다. 다음, 유전체 재료(30)는 해당 기술 분야에 잘 알려진 종래의 스트리핑 프로세싱을 사용하여 지지부 및 어레이 장치 영역 내에서 제거되어 도 14에서 도시되는 구조를 제공한다.
본 발명의 세 번째 실시예는 이제 도 15 내지 도 26을 참조하여 더 상세히 설명된다. 본 발명의 이 실시예에 따라, 도 15에서 도시되는 것과 같은 구조가 먼저 형성된다. 특히, 도 15에서 도시되는 구조는 기판(10), 게이트 유전체(12) 및 게이트 도전체 스택(14)을 포함하며, 게이트 도전체 스택(14)은 도핑되지 않은 폴리실리콘 층(16), 선택사양적 장벽 층(17) 및 실리사이드 층(18)을 포함한다. 실리사이드 층에 추가하여, 도 15에서 도시되는 구조는 실리사이드 층(18) 대신에 W와 같은 도전성 재료를 사용할 수 있다. 이 구조는 도 1에서 도시되는 구조를 형성하는 데 이용되는 다양한 프로세스 단계들을 사용하여 형성된다.
그 후, 제 1 유전체 캡(24)은 이상에서 언급된 재료와 프로세싱 기술을 사용하여 도 15에서 도시되는 게이트 도전체 스택 상에 형성되고, 그 후, 도 16에서 도시되는 구조를 형성하도록 리소그래피 및 에칭이 수행된다. 본 발명의 이 측면에 따라, 에칭 프로세스는 지지부 장치 영역과 어레이 장치 영역 내의 노출되지 않은 유전체 캡(24) 및 실리사이드(18)를 제거한다. 에칭이 선택사양적인 장벽 층(17) 상에서 정지하는 것으로 도시되어 있지만, 에칭 프로세스는 폴리실리콘 층(16) 상에서 정지할 수도, 어레이 및 지지부 장치 영역 내의 선택사양 장벽 층의 노출된 부분을 완전히 제거할 수도 있다. 도 16에서 어레이 장치 내의 게이트 도전체는 프로세스의 이 시점에서 부분적으로 에칭된다는 것에 유념하라.
도 17에서 도시되는 바와 같이, 제 2 유전체 캡(26)은 이전에 언급된 증착 프로세스 중 하나를 사용하여 구조의 모든 노출된 표면상에 형성된다. 그 후 이 영역들을 차단하는 지지부 장치 영역 내에 중간 UV 마스크(도면에서 도시되지 않음)가 형성된다. 다음, 이상에서 언급된 바와 같이, 어레이 장치 영역 내에서 에칭 프로세스가 수행되어 부분적으로 에칭되는 게이트 도전체의 종형 측벽 상에 스페이서(26)를 제공한다(도 18 참조). 이 에칭 단계는 구조의 어레이 장치 영역에서 선택사양적 장벽 층(17)의 노출된 부분을 제거한다.
이전에 언급된 중간 UV 마스크를 적절히 이용하여, 어레이 장치 영역 내의 폴리실리콘 층(16)은 이제 종래의 이온 주입 프로세스를 사용하여 적당한 도펀트로써 도핑된다. 그 후 마스크가 스트립되고, 도펀트를 게이트 도전체 영역 아래의 폴리실리콘 내로 유도하도록 구조에는 고속 열 어닐링(RTA)과 같은 종래의 어닐링프로세스가 적용된다. 본 실시예는 이중 작업 기능 게이트를 제공하기 위해 소스/드레인 주입 동안 지지부 장치 영역 내에서 폴리실리콘 층의 도핑 또는 카운터 도핑을 허용한다. 게다가, 본 실시예는 어레이 폴리실리콘이 폴리실리콘 선반에서 에칭되기 전에 폴리실리콘이 도핑되는 것을 허용한다.
다음은 어레이 폴리실리콘 에칭, 어레이 측벽 게이트 산화 작용 및 이온 주입을 수행한 이후의 구조를 도시하는 도 19를 참조한다. 특히, 도 18에서 도시되는 구조에는 오버레이 유전체 캡을 포함하지 않는 도핑된 폴리실리콘을 제거하는 선택적 에칭 프로세스가 적용된다. 이 에칭 단계는 종래의 건식 에칭 프로세스, 습식 화학 에칭 프로세스 또는 그것들의 조합을 사용함으로써 수행된다.
그 후, 종래의 측벽 게이트 산화가 수행되어 선택사양적 장벽(17)의 노출된 종형 측벽 상에 측벽 산화물 영역(38)을 형성하고 구조의 어레이 영역 내에 폴리실리콘 층(16)을 형성한다. 특히, 게이트 산화 프로세스는 약 900℃ 이상의 온도에서 산소, 오존, H2O 또는 NO와 같은 산화 환경에서 수행된다.
도면에서 도시되지 않는 확산 주입부가 종래의 이온 주입에 의해 형성되며, 확산 영역(들)의 활성화는 종래의 어닐링 프로세스를 사용함으로써 실현된다.
다음은 도 20에서 도시되어 있는 바와 같이 선택사양적 산질화물(oxynitride) 층(40)이 어레이 및 지지부 장치 영역 내 구조의 모든 노출된 표면상에 형성되고, 그 후 BPSG와 같은 유전체 재료(30)가 산질화물 층상에 형성된다. 산질화물 층은 당업자에게 잘 알려져 있는 CVD, 플라즈마 이용 CVD, 스퍼터링, 증발 및 화학 용액 증착을 사용하여 형성될 수 있다. 유전체 재료(30)는 이상에서 설명된 바와 같이 형성된다. 그 후 유전체 재료에는 역시 당업자에게 잘 알려져 있는 종래의 덴시피케이션(densification) 프로세스가 적용된다. 그 후, 중간 UV 마스크(도면에서 도시되지 않음)가 어레이 장치 영역을 차단하도록 구조상에 형성되며, 유전체 캡(26)을 노출하도록 유전체 재료(30) 및 산질화물 층(40)이 표준 에칭 프로세스를 사용하여 지지부 장치 영역에서 에칭된다. 그 후, 중간 UV- 마스크가 어레이 장치 영역으로부터 스트립되어 도 21에서 도시되는 구조를 제공한다. 이제 어레이 영역(20)은 유전체(30)에 의해 보호된다. 이상에서 언급된 에칭 단계를 수행한 이후, 깊은 UV 마스크(도면에서 도시되지 않음)가 어레이 장치 영역 상에 형성되고, 패터닝된 포토마스크가 지지부 장치 영역 내에 형성된다. 이어서 지지부 장치 영역 내의 노출된 영역은 게이트 유전체 상에서 정지하도록 에칭되며, 즉, 층(26,17,16)의 부분이 제거되어, 도 22에서 도시되는 구조를 형성한다. 종래의 건식 및/또는 습식 화학 에칭이 지지부 장치 영역에서 층(26,17,16)의 부분을 제거하는 데 이용될 수 있다.
도 23은 지지부 장치 영역 내에서 수행될 수 있는 다른 프로세싱 단계의 예이다. 본 발명에서 이용될 수 있는 다른 프로세싱은, 소스/드레인(S/D) 확산 영역의 형성, S/D 연장부의 형성, VT/할로우 주입부의 형성 및 이제 패터닝된 게이트 도전체 상에 실리사이드 콘택트의 형성을 포함하나 이에 제한되지는 않는다. 이것들은 고속 MOS 장치의 형성에 일반적이지만 어레이 장치 및 무경계 콘택트를 구비하는 프로세스에 통합하기란 통상적으론 어렵다. 특히, 유전체 캡(26) 및 선택사양적 장벽 층(17)은 질화물을 선택적으로 에칭하는 종래의 에칭 프로세스를 사용하여 도 22에서 도시되는 구조의 어레이 장치 영역에서 제거된다. 그 후, 패터닝된 게이트 도전체 영역의 종형 측벽에는 측벽 내에 산화물 영역(42)을 형성하도록 종래의 게이트 측벽 산화 작용 프로세스가 적용된다. 그 후, 마스크(도시되지 않음)가 지지부 장치 영역에 도포되고, 종래의 연장/할로우 주입이 수행될 수 있다. 연장/할로우 주입의 형성 이후에 마스크는 제거된다.
그 후, 질화물 스페이서(44)는 CVD 및 RIE와 같은 종래의 증착 프로세스를 사용하여 산화물 영역(42) 상에 형성된다. 그 후, 구조에는 종래의 RTA 프로세스가 적용될 수 있고, 그 후 질화물/산화물 스페이서(46)가 증착 및 에칭에 의해 형성된다. 다음은 제 2 마스크가 구조의 적당한 부분 상에 형성되며 그 후 소스/드레인 주입 및 활성화 어닐링이 수행될 수 있다. 활성화 어닐링 단계 이전에 제 2 마스크가 구조의 지지부 장치 영역으로부터 제거된다는 것에 유념하라.
그 후, W, Ti 또는 Co와 같은 도전성 재료가 종래의 증착 프로세스를 사용하여 노출된 폴리실리콘(16) 상에 형성되고, 그 후 도전성 금속에는 상기 도전성 금속을 실리사이드 층(46)으로 변환할 수 있는 종래의 실리사이드 프로세스가 적용된다(도 23 참조).
이상의 프로세싱은 구조의 지지부 장치 영역 내에 NFET, PFET 또는 NFET와 PFET의 조합을 형성하는 데 사용될 수 있다.
장벽 질화물 층(48)은 종래의 증착 프로세스를 사용하여 어레이 및 지지부장치 영역 내에 형성되고, 그 후 BPSG와 같은 제 2 유전체 재료(50)는 장벽 층(48) 상의 어레이 및 지지부 장치 영역 내에 형성된다. 그 후 (850℃ 이하 온도의) 저온 열 어닐링이 수행되고, 그 다음 어레이 내의 유전체(50)는 장벽 층(48) 상에서 정지하는 CMP에 의해 제거된다. 이 구조는 도 24에 도시되어 있다.
다음은 장벽 층(48)이 종래의 습식 화학 에칭 프로세스를 사용하여 어레이 영역으로부터 제거되고, 어레이 장치 영역 내에 존재하는 유전체 재료(30)는 산질화물 층(40) 상에서 정지하는 CMO에 의해 제거된다(도 25 참조).
이상에서 설명된 리소그래피, 에칭 및 증착은 어레이 장치 영역 내에 비트 라인 콘택트(36)를 형성하는 데 이용될 수 있다. TEOS(tetraethylorthosilicate)로 구성되는 유전체 캡(52)은 패터닝된 게이트 도전체 아래의 비트 라인 콘택트를 리세싱하는 단계와, TEOS로 상기 리세스 영역을 충진하는 단계 그리고 필요하다면, 구조를 평탄화하는 단계를 포함하는 종래의 프로세싱을 사용하여 비트 라인 콘택트의 상부에 형성될 수 있다(도 26 참조).
이제, 어레이 VT공차를 향상시킬 뿐만 아니라 지지부 장치 내의 엄격한 Leff공차도 제공할 수 있는 본 발명의 네 번째 실시예를 도시하는 도 27 내지 도 29를 참조한다. 특히, 도 27은 전술한 도 11의 구조를 형성하는 데 이용된 기본 프로세싱 단계들을 사용하여 형성되는 구조를 도시한다. 도 27에서 도시되는 바와 같이, 어레이 장치 영역은 폴리실리콘 층(16) 및 실리사이드 층(18)을 포함하는 패터닝된 게이트 영역을 포함한다. 어레이 영역은 실리사이드 층(18) 상의 제 1 유전체캡(24)과 패터닝된 게이트 도전체 상의 스페이서(26) 또한 포함한다. 한편, 지지부 장치 영역은 폴리실리콘 층(16), 실리사이드 층(18) 및 유전체 캡(26)을 포함하는 재료 스택을 포함한다.
도 27에서 도시되는 구조를 형성하는 데 이용되는 레지스트는 그 후 스트립되고, 어레이 게이트에는 어레이 폴리실리콘의 종형 측벽 상에 산화물 영역(38)을 형성하도록 큰 새부리(bird's beak) 측벽 산화 작용이 적용된다. 이 측벽 산화 작용은 이상에서 설명된 바와 같이 수행된다. 구조의 지지부 장치 영역 내의 구조 유전체 캡, 즉 층(26)은 이 산화 작용으로부터 지지부 게이트 스택을 보호한다.
프로세스의 이 시점에서, 어레이 영역은 얕은 주입으로 주입되거나 또는 어레이 확장 접합부가 도핑된 실리케이트 글래스 층을 증착시키고, 도펀트를 드라이브 인(drive-in)하기 위해 구조를 어닐링함으로써 형성되며, 그 후 실리케이트 글래스 층은 구조로부터 제거된다.
그 후, 실리콘 질화물 층 장벽(28)은 구조의 양 영역 내에 PE-(플라즈마 향상) CVD 프로세스를 사용하여 증착된다. 지지부 게이트 도전체를 정의할 뿐만 아니라 어레이 장치 영역 내의 개구(34)를 정의하기 위해 사용되는 중요한 마스크(도면에서 도시되지 않음)가 구조의 각 영역에 동시에 형성된다. 그 후, 어레이 장치 영역에만 스페이서(28)를 형성하기 위해 실리콘 질화물 장벽(28)이 에칭, 즉 RIE되고, 동시에 지지부 장치 영역이 패터닝되고 에칭된다. 레지스트 스트립 이후의 이 구조가 도 28에 도시되어 있다.
BSG 또는 다른 유전체 재료 등은 어레이 게이트 도전체 위에블랭킷(blanket) 증착되고, 그 층으로부터의 도펀트는 어레이의 비트 라인으로부터 할로우 확산을 형성하도록 유입된다. 그 후, BSG가 스트립되고, 지지부 게이트 스택의 카운터 도핑을 막기 위해 추가의 AS/P 도펀트가 추가될 수 있다. 다르게는, 하위 표면 할로우 농도로의 유입 이전에 산화 작용이 수행될 수 있다. 프로세스의 이 시점에서 n-타입 도펀트는 어레이 영역 내에 W 스터드(stud)를 허용할 것이다.
그 후, 지지부 스택이 에칭될 때 어레이를 차단하기 위해 블록 마스크(도면에서 도시되지 않음)가 제공된다. 도 29는 종래의 게이트 측벽 산화작용 프로세스를 사용하여 지지부 영역 내에 산화물 영역(42)이 형성된 후의 구조를 도시한다. 위에서 수행된 더 얇은 이 산화물 영역은 지지부 장치 영역에서 극단적으로 얕은 접합부 형성을 허용한다. 블록 마스크가 구조로부터 스트립된 이후에 이상에서 언급된 표준 프로세싱 또는 실시예들 중 임의의 실시예가 수행된다.
본 발명의 이 실시예의 다른 프로세싱 방법에서는 도 27에서 도시되는 구조가 형성된 후, BSG(또는 다른 도핑된 실리케이트 글래스 재료)가 증착되고 유입되어, 어레이 장치 영역에서 할로우 주입을 형성한다. 이는 어레이 장치 임계 전압이 프로세스의 이 시점에서 설정되게 한다. 그 후, BSG는 아래에 놓인 측벽 산화물에 선택적으로 스트립된다. 이 단계에서 종형 N2주입을 수행하여 게이트 폴리실리콘 층을 따라 더 두꺼운 측벽 산화물을 야기하고 BSG가 외부확산(outdiffuse)하는 더 얇은 산화물을 야기할 수 있다. 또한, 추가의 ASG 증착/유입/스트립 또는 얕은 n-타입 주입이 프로세스의 이 시점에서 수행될 수 있다. 이상에서 언급된 실리콘 질화물 장벽 층에 의해 모든 도펀트는 지지부와 차단된다.
이상에서 설명한 바와 같이, 그 후 얇은 질화물 층이 증착되고, 도 28로 이르게 하는 프로세싱 단계들이 다음에 수행된다. 이제 n-타입 도펀트가 선택사양적으로 비트 라인 콘택트 영역 내에 주입된다. 이 선택사양적 주입은 어레이 내에 W 스터드(stud)를 허용할 것이며, 지지부 장치에서 n-타입 도펀트를 바로 증가시킬 것이다. 도 29에서 도시되는 구조와 관련되는 이상에서 언급된 프로세싱 단계들이 그 후 수행될 수 있다.
도 27 내지 도 29에서 도시되는 프로세스의 다른 실시예에서, 실리콘 질화물 층(28)은 구조 내에 형성되지 않는다. 이는 스페이서 에칭을 제거하고, 전체 프로세싱 방법을 간략화한다.
이상에서 언급된 실시예들의 각각은 이상에서 언급된 다른 다양한 프로세싱 단계들의 사용을 의도한다는 것이 본 명세서에서 강조된다. 예를 들면, 도 15 내지 도 26에서, 어레이 장치 영역 내의 스페이서(28)는 인접 게이트 도전체 사이에서만 형성될 수 있다. 마찬가지로, 지지부 장치를 형성하는 프로세싱 단계들은 도 1 내지 도 14에서 도시되는 실시예들 중 어떤 실시예에 대해서도 수행될 수 있다.
본 발명은 그것의 바람직한 실시예에 관해 특히 도시되고 설명되었지만, 형태와 세부사항에서의 전술한 그리고 다른 변경이 본 발명의 의미 및 범위로부터 벗어남이 없이 이루어질 수 있다는 것을 당업자는 이해할 것이다. 그러므로 본 발명은 설명되고 도시된 정확한 형태 및 세부사항들에 제한되지 않지만 청구 범위의 범위 내에 떨어지는 것으로 의도된다.
Claims (50)
- 반도체 집적 회로의 어레이 및 지지부 장치 영역 내에 게이트 도전체를 정의하는 방법에 있어서,(a) 게이트 유전체 ― 상기 게이트 유전체는 적어도 하나의 어레이 장치 영역 및 적어도 하나의 지지부 장치 영역을 구비하는 반도체 기판의 표면상에 형성됨― 의 표면에 게이트 도전체 스택을 형성하는 단계와,(b) 상기 적어도 하나의 어레이 장치 영역 내의 적어도 상기 게이트 도전체 스택 상에 제 1 게이트 유전체 캡(cap)을 형성하는 단계와,(c) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 1 게이트 유전체 캡을 선택적으로 패터닝하고 에칭하는 단계 ― 상기 제 1 게이트 유전체 캡은 상기 에칭 이후에는 상기 적어도 하나의 지지부 장치 영역에 존재하지 않음― 와,(d) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 노출된 표면상에 제 2 게이트 유전체 캡 ― 상기 제 2 게이트 유전체 캡은 상기 제 1 게이트 유전체 캡보다 더 얇음― 을 형성하는 단계와,(e) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 상기 제 2 게이트 유전체 캡 ―상기 적어도 하나의 지지부 장치 영역 내의 상기 제 2 에칭된 게이트 유전체 캡은 게이트 도전체 마스크로서 작용함― 을 선택적으로 에칭하는 단계와,(f) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 상기 게이트 도전체 스택의 노출된 표면을 동시에 에칭하여 상기 게이트 유전체 상에서 멈추게 하되, 상기 동시 에칭은 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내에 복수의 패터닝된 게이트 스택을 제공하는 단계를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 1 항에 있어서,단계 (e) 동안에 상기 적어도 하나의 어레이 장치 영역 내의 상기 에칭된 제 2 게이트 유전체 캡은 상기 제 1 에칭된 게이트 유전체 캡 상에 측벽 스페이서(spacers)를 형성하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 1 항에 있어서,상기 게이트 도전체 스택은 적어도 폴리실리콘 층 및 실리사이드 층을 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 1 항에 있어서,상기 게이트 도전체 스택은 금속을 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 1 항에 있어서,상기 게이트 도전체 스택은 상기 게이트 유전체 상에 장벽 층을 그리고 상기 장벽 층 상에 금속을 증착시킴으로써 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 3 항에 있어서,상기 실리사이드 층은 실리사이드 프로세스에 의해 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 6 항에 있어서,상기 실리사이드 프로세스는 상기 폴리실리콘 층상에 도전성 재료를 증착시키고 상기 도전성 재료를 어닐링하는 단계를 포함하는 반도체 집적 회로의 어레이및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 3 항에 있어서,선택사양적 장벽 층은 상기 폴리실리콘 층과 상기 실리사이드 층 사이에 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 3 항에 있어서,상기 폴리실리콘 층은 도핑된 폴리실리콘 층인 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 9 항에 있어서,상기 도핑된 폴리실리콘 층은 인시튜(in-situ) 도핑 증착 프로세스 또는 증착 및 이온 주입을 사용하여 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 1 항에 있어서,상기 제 1 유전체 캡은 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내에 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,상기 제 1 유전체 캡은 CVD, 플라즈마 이용 CVD, 증발, 스퍼터링 및 반응성 스퍼터링으로 구성되는 그룹으로부터 선택되는 증착 프로세스에 의해 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,단계 (c)는 리소그래피 및 에칭 단계를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,상기 제 2 유전체 캡은 상기 제 1 유전체 캡과 동일하거나 다른 유전체로 구성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,상기 제 2 유전체 캡은 약 10nm 내지 약 30nm의 두께를 갖는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,상기 제 2 유전체 캡은 TEOS를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,상기 제 2 유전체는 Si3N4및 도핑된 실리케이트 글래스(silacate glass)의 멀티층(multylayer)을 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,단계 (e)는 이방성 에칭 프로세스를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,단계 (f)는 건식 에칭 프로세스를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 19 항에 있어서,상기 건식 에칭 프로세스는 RIE, 이온 빔 에칭 및 플라즈마 에칭으로 구성되는 그룹으로부터 선택되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,(g) 단계 (f)에서 제공되는 상기 구조의 모든 노출된 표면상에 실리콘 질화물 층을 형성하는 단계와,(h) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내에 스페이서를 형성하도록 상기 실리콘 질화물 층을 에칭하는 단계를 더 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 21 항에 있어서,상기 스페이서는 상기 적어도 하나의 어레이 장치 영역 내의 두 개의 인접 게이트 영역 사이에 선택적으로 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 21 항에 있어서,상기 적어도 하나의 어레이 장치 영역 내에 상기 스페이서 사이에 비트 라인 콘택트를 형성하는 단계를 더 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 23 항에 있어서,상기 비트 라인 콘택트는상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 표면상에 유전체 재료를 증착시키는 단계와,상기 유전체 재료에 마스크를 도포하는 단계와,상기 적어도 하나의 어레이 장치 영역 내에 상기 마스크를 패터닝하는 단계와,상기 패턴을 현상하는 단계와,상기 패턴을 통하여 에칭하여 상기 게이트 유전체 상에서 정지하는 단계와,상기 에칭된 영역을 도전성 재료로 충진하는 단계를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 24 항에 있어서,확산 주입, 연장 주입, VT주입, 할로우(halo) 주입 또는 그것들의 임의의 조합이 상기 에칭된 영역을 충진하기 이전에 수행되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 24 항에 있어서,상기 유전체 재료는 도핑된 실리케이트 글래스인 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 26 항에 있어서,상기 도핑된 실리케이트 글래스는 도펀트를 유입(drive-in)하도록 어닐링되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,상기 적어도 하나의 지지부 장치 영역 내의 제 2 유전체 캡은 상기 적어도 하나의 지지부 장치 영역 내의 상기 제 2 유전체 캡이 단계 (e)에 의해 에칭되지 않도록 차단 마스크로 피복되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 28 항에 있어서,상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 노출된 표면에 유전체 재료를 도포하는 단계와,상기 적어도 하나의 지지부 장치 영역 내의 상기 유전체 재료를 선택적으로패터닝하는 단계와,하드 마스크로서 상기 유전체 재료를 포함하는 패터닝된 스택 영역을 제공하도록 상기 적어도 하나의 지지부 장치 영역 내의 노출된 표면을 에칭하는 단계와,상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 상기 유전체 재료를 제거하는 단계를 더 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 제 1 항에 있어서,상기 적어도 하나의 지지부 장치 영역 내의 상기 패터닝된 게이트 스택에 산화물 영역을 형성하는 단계와,상기 산화물 영역 상에 질화물 스페이서를 형성하는 단계와,상기 질화물 스페이서 상에 질화물/산화물 스페이서를 형성하는 단계와,상기 패터닝된 게이트 스택의 상부 표면에 살리사이드 층을 제공하는 단계를 더 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 도전체 정의 방법.
- 반도체 집적 회로의 어레이 및 지지부 장치 영역 내에 게이트 도전체 정의방법에 있어서,(a) 게이트 유전체 ― 상기 게이트 유전체는 적어도 하나의 어레이 장치 영역 및 적어도 하나의 지지부 장치 영역을 구비하는 반도체 기판의 표면상에 형성됨― 의 표면상에 게이트 도전체 스택을 형성하는 단계와,(b) 상기 적어도 하나의 어레이 장치 영역 내의 적어도 상기 게이트 도전체 스택 상에 제 1 게이트 유전체 캡을 형성하는 단계와,(c) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 1 게이트 유전체 캡 을 선택적으로 패터닝하고 에칭하는 단계 ― 상기 제 1 게이트 유전체 캡은 상기 에칭 이후에는 상기 적어도 하나의 지지부 장치 영역 내에 존재하지 않음― 와,(d) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 노출된 표면상에 제 2 게이트 유전체 캡 ― 상기 제 2 게이트 유전체 캡은 상기 제 1 게이트 유전체 캡보다 얇을 수 있음― 을 형성하는 단계와,(e) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 상기 제 2 게이트 유전체 캡을 선택적으로 에칭하는 단계와 ― 상기 적어도 하나의 지지부 장치 영역 내의 상기 제 2 에칭된 게이트 유전체 캡은 게이트 도전체 마스크로서 작용함― 와,(f) 상기 지지부 장치 영역을 블록 마스킹하는 단계와,(g) 상기 적어도 하나의 어레이 장치 영역의 상기 게이트 도전체 스택의 노출된 표면을 에칭하여 상기 게이트 유전체 상에서 정지하는 단계와,(h) 적어도 상기 어레이 장치 영역 위에 장벽 층을 증착시키는 단계와,(i) 상기 어레이 장치 영역 및 상기 지지부 장치 영역 위에 유전체 층을 증착시키는 단계와,(j) 상기 어레이 장치 영역을 보호하면서 상기 지지부 장치 영역 위에 패터닝을 형성하기 위해 포토레지스트를 증착시키고 패터닝하는 단계와,(k) 상기 지지부 장치 영역 내의 상기 게이트 도전체 스택을 에칭하는 단계를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 31 항에 있어서,단계 (e) 동안에 상기 적어도 하나의 어레이 장치 영역 내의 상기 에칭된 제 2 게이트 유전체 캡은 상기 제 1 에칭된 게이트 유전체 캡 상에 측벽 스페이서를 형성하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 31 항에 있어서,상기 게이트 도전체 스택은 적어도 폴리실리콘 층 및 실리사이드 층을 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 31 항에 있어서,상기 게이트 도전체 스택은 금속을 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내에 게이트 도전체 정의 방법.
- 제 31 항에 있어서,상기 게이트 도전체 스택은 상기 게이트 유전체 상에 장벽 층을 그리고 상기 장벽 층 상에 금속을 증착시킴으로써 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 33 항에 있어서,상기 실리사이드 층은 실리사이드 프로세스에 의해 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 36 항에 있어서,상기 실리사이드 프로세스는 상기 폴리실리콘 층 상에 도전성 재료를 증착시키고 상기 도전성 재료를 어닐링하는 단계를 포함하는 반도체 집적 회로의 어레이및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 33 항에 있어서,선택사양적 장벽 층은 상기 폴리실리콘 층과 상기 실리사이드 층 사이에 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 33 항에 있어서,상기 폴리실리콘 층은 도핑된 폴리실리콘 층인 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 39 항에 있어서,상기 도핑된 폴리실리콘 층은 인시튜 도핑 증착 프세스 또는 증착 및 이온 주입을 사용하여 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 31 항에 있어서,상기 제 1 유전체 캡은 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내에 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 31 항에 있어서,상기 제 1 유전체 캡은 CVD, 플라즈마 이용 CVD, 증발, 스퍼터링 및 반응성 스퍼터링으로 구성되는 그룹으로부터 선택되는 증착 프로세스에 의해 형성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내에 게이트 도전체 정의 방법.
- 제 31 항에 있어서,단계 (c)는 리소그래피 및 에칭을 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내에 게이트 도전체 정의 방법.
- 제 31 항에 있어서,상기 제 2 유전체 캡은 상기 제 1 유전체 캡과 동일하거나 다른 유전체로 구성되는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 31 항에 있어서,상기 제 2 유전체 캡은 약 10nm 내지 약 30nm의 두께를 갖는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 31 항에 있어서,상기 제 2 유전체 캡은 TEOS를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 제 31 항에 있어서,상기 제 2 유전체는 Si3N4및 도핑된 실리케이트 글래스의 멀티층을 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 정의 방법.
- 제 31 항에 있어서,단계 (e)는 이방성 에칭 프로세스를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 반도체 집적 회로의 어레이 및 지지부 장치 영역 모두 내에 게이트 도전체 정의 방법에 있어서,(a) 게이트 유전체 ― 상기 게이트 유전체는 적어도 하나의 어레이 장치 영역 및 적어도 하나의 지지부 장치 영역을 갖는 반도체 기판의 표면상에 형성됨― 의 표면상에 도핑되지 않은 실리콘을 포함하는 상위 부분 및 하위 부분을 갖는 게이트 도전체 스택을 형성하는 단계와,(b) 상기 적어도 하나의 어레이 장치 영역 내의 적어도 상기 게이트 도전체 스택 상에 제 1 게이트 유전체 캡을 형성하는 단계와,(c) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 1 게이트 유전체 캡 및 상기 상위 부분을 선택적으로 패터닝하고 에칭하는 단계 ― 상기 제 1 게이트 유전체 캡 및 상기 상위 부분은 상기 에칭 이후에는 상기 적어도 하나의 지지부 장치 영역 내에 존재하지 않음― 와,(d) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 노출된 표면상에 제 2 게이트 유전체 캡 ― 상기 제 2 게이트유전체 캡은 상기 제 1 게이트 유전체 캡보다 얇음― 을 형성하는 단계와,(e) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 2 게이트 유전체 캡을 선택적으로 에칭하여 상기 에칭된 제 1 게이트 유전체 캡 상에 측벽 스페이서를 형성하는 단계와,(f) 제 1 전하 캐리어 타입의 제 1 도펀트를 상기 어레이 장치 영역 내의 상기 노출된 하위 부분 내로 주입하는 단계와,(g) 상기 반도체 기판을 어닐링하여 상기 제 1 도펀트를 상기 제 1 유전체 캡 아래의 상기 하위 부분 내로 유입시키는 단계와,(h) 상기 어레이 장치 영역 내의 상기 노출된 하위 부분을 에칭하는 단계와,(i) 상기 반도체 기판 상에 도핑된 글래스를 증착시키고 상기 지지부 장치 영역에서 상기 도핑된 글래스를 제거하는 단계와,(j) 상기 지지부 장치 영역 내의 상기 제 2 유전체 캡을 패터닝하여 상기 지지부 장치 영역 내의 상기 하위 부분을 노출하고 에칭시킴으로써 게이트 도전체를 형성하는 단계와,(k) 상기 지지부 장치 영역 내의 상기 게이트 도전체 상의 상기 제 2 유전체 캡을 제거하고 상기 게이트 도전체 사이의 상기 게이트 유전체를 제거하는 단계와,(l) 제 2 전하 캐리어 타입의 제 2 도펀트를 상기 지지부 장치 영역 내의 상기 게이트 도전체의 상기 노출된 하위 부분 내로 주입하는 단계와,(m) 상기 반도체 기판을 어닐링하여 상기 제 2 도펀트를 상기 지지부 장치 영역 내의 상기 게이트 도전체 내로 유입시킴으로써, 상기 제 1 전하 캐리어 타입의 게이트 도전체는 상기 어레이 장치 영역 내에 형성되고 적어도 상기 제 2 전하 캐리어 타입의 게이트 도전체는 상기 지지부 장치 영역 내에 형성되도록 하는 단계를 포함하는 반도체 집적 회로의 어레이와 지지부 장치 영역 내의 게이트 도전체 정의 방법.
- 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법에 있어서,(a) 게이트 유전체 ― 상기 게이트 유전체는 적어도 하나의 어레이 장치 영역 및 적어도 하나의 지지부 장치 영역을 갖는 반도체 기판의 표면상에 형성됨― 의 표면상에 도핑되지 않은 실리콘을 포함하는 상위 부분 및 하위 부분을 구비하는 게이트 도전체 스택을 형성하는 단계와,(b) 상기 적어도 하나의 어레이 장치 영역 내의 적어도 상기 게이트 도전체 스택 상에 제 1 게이트 유전체 캡을 형성하는 단계와,(c) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 1 게이트 유전체 캡 및 상기 상위 부분을 선택적으로 패터닝하고 에칭하는 단계 ― 상기 제 1 게이트 유전체 캡과 상기 상위 부분은 상기 에칭 이후에는 상기 적어도 하나의 지지부 장치 영역 내에 존재하지 않음― 와,(d) 상기 적어도 하나의 어레이 장치 영역 및 상기 적어도 하나의 지지부 장치 영역 내의 모든 노출된 표면상에 제 2 게이트 유전체 캡 ― 상기 제 2 게이트유전체 캡은 상기 제 1 게이트 유전체 캡보다 얇음― 을 형성하는 단계와,(e) 상기 적어도 하나의 어레이 장치 영역 내의 상기 제 2 게이트 유전체 캡을 선택적으로 에칭하여 상기 에칭된 제 1 게이트 유전체 캡상에 측벽 스페이서를 형성하는 단계와,(f) 상기 적어도 하나의 어레이 장치 영역 내의 상기 게이트 도전체 스택을 에칭하여 상기 게이트 유전체 상에서 정지하는 단계와,(g) 상기 어레이 장치 영역 위에 장벽 층을 증착시키고 패터닝하여 게이트 도전체 마스크를 정의하고 무경계 콘택트 에칭 개구를 정의하는 단계와,(h) 상기 게이트 도전체 스택 및 상기 지지부 장치 영역을 에칭하는 단계를 포함하는 반도체 집적 회로의 어레이 및 지지부 장치 영역 내의 게이트 도전체 정의 방법.
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