JPH05343535A - 微細配線の形成方法 - Google Patents
微細配線の形成方法Info
- Publication number
- JPH05343535A JPH05343535A JP4143880A JP14388092A JPH05343535A JP H05343535 A JPH05343535 A JP H05343535A JP 4143880 A JP4143880 A JP 4143880A JP 14388092 A JP14388092 A JP 14388092A JP H05343535 A JPH05343535 A JP H05343535A
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- Japan
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- film
- wiring
- silicon oxide
- pattern
- oxide film
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Abstract
(57)【要約】
【目的】微細配線を形成するためのフォトリソグラフィ
ー工程の露光マージンを拡大する。 【構成】コンタクト孔３を含む表面に設けたアルミニウ
ム合金膜４の上に酸化シリコン膜５を堆積し、酸化シリ
コン膜５の上にフォトレジスト膜６を塗布してパターニ
ングし、所望の線幅より細い配線形成用パターンを形成
する。次に、フォトレジスト膜６をマスクとして酸化シ
リコン膜５を異方性エッチングした後、フォトレジスト
膜を除去し、全面に酸化シリコン膜７を堆積した後エッ
チバックして酸化シリコン膜５の側面にのみ酸化シリコ
ン膜７を残す。次に、酸化シリコン膜５，７をマスクと
してアルミニウム合金膜４をエッチングして微細配線を
形成する。 【効果】所望の配線パターンより配線幅を細く、配線間
隔を広くしたレジスト膜パターンを形成することによ
り、リソグラフィー工程のマージンを拡げ、配線の微細
化を向上できる。
ー工程の露光マージンを拡大する。 【構成】コンタクト孔３を含む表面に設けたアルミニウ
ム合金膜４の上に酸化シリコン膜５を堆積し、酸化シリ
コン膜５の上にフォトレジスト膜６を塗布してパターニ
ングし、所望の線幅より細い配線形成用パターンを形成
する。次に、フォトレジスト膜６をマスクとして酸化シ
リコン膜５を異方性エッチングした後、フォトレジスト
膜を除去し、全面に酸化シリコン膜７を堆積した後エッ
チバックして酸化シリコン膜５の側面にのみ酸化シリコ
ン膜７を残す。次に、酸化シリコン膜５，７をマスクと
してアルミニウム合金膜４をエッチングして微細配線を
形成する。 【効果】所望の配線パターンより配線幅を細く、配線間
隔を広くしたレジスト膜パターンを形成することによ
り、リソグラフィー工程のマージンを拡げ、配線の微細
化を向上できる。
Description
【０００１】
【産業上の利用分野】本発明は微細配線の形成方法に関
する。
する。
【０００２】
【従来の技術】半導体素子の微細化は、最近ますます急
速にすすんでおり、４ＭＤＲＡＭでは０．８μｍルー
ル，１６ＭＤＲＡＭでは０．５μｍルールが使われ、６
４ＭＤＲＡＭでは０．３５μｍルールが使われると思わ
れる。それに伴い微細配線パターンを形成するための露
光技術，エッチング技術も進歩してきており、露光技術
としては露光に使用する光の波長が４３６ｎｍのＧ線か
ら３６５ｎｍのｉ線、さらに２４８ｎｍのＫｒＦエキシ
マレーザービームを使用したものが用いられるようにな
っている。さらに、より微細パターンを形成するために
露光装置のレンズの開口数ＮＡを大きくするか、あるい
は位相シフトマスクを用いた露光技術、多層レジスト膜
法等の微細パターン形成技術が開発されている。
速にすすんでおり、４ＭＤＲＡＭでは０．８μｍルー
ル，１６ＭＤＲＡＭでは０．５μｍルールが使われ、６
４ＭＤＲＡＭでは０．３５μｍルールが使われると思わ
れる。それに伴い微細配線パターンを形成するための露
光技術，エッチング技術も進歩してきており、露光技術
としては露光に使用する光の波長が４３６ｎｍのＧ線か
ら３６５ｎｍのｉ線、さらに２４８ｎｍのＫｒＦエキシ
マレーザービームを使用したものが用いられるようにな
っている。さらに、より微細パターンを形成するために
露光装置のレンズの開口数ＮＡを大きくするか、あるい
は位相シフトマスクを用いた露光技術、多層レジスト膜
法等の微細パターン形成技術が開発されている。
【０００３】図４（ａ）〜（ｃ）は従来の微細配線の形
成方法を説明するための工程順に示した半導体チップの
断面図である。
成方法を説明するための工程順に示した半導体チップの
断面図である。
【０００４】まず、図４（ａ）に示すように、半導体基
板１の上に形成した層間絶縁膜２の上にアルミニウム合
金膜４を堆積する。
板１の上に形成した層間絶縁膜２の上にアルミニウム合
金膜４を堆積する。
【０００５】次に、図４（ｂ）に示すように、アルミニ
ウム合金膜４の上にフォトレジスト膜６を塗布して露光
及び現像を行って配線形成用のパターンを形成する。
ウム合金膜４の上にフォトレジスト膜６を塗布して露光
及び現像を行って配線形成用のパターンを形成する。
【０００６】次に、図４（ｃ）に示すように、フォトレ
ジスト膜６をマスクとしてアルミニウム合金膜４を異方
性エッチングして配線４ａを形成した後フォトレジスト
膜６を剥離する。
ジスト膜６をマスクとしてアルミニウム合金膜４を異方
性エッチングして配線４ａを形成した後フォトレジスト
膜６を剥離する。
【０００７】
【発明が解決しようとする課題】この従来の微細配線形
成方法では、エッチングのマスクとして使用するフォト
レジスト膜の厚さを微細パターンの寸法に対応して薄く
する必要があるが、フォトレジスト膜の金属膜に対する
エッチング選択比が小さいため、はがれを生じ易く、た
とえ露光光線の波長を短かくしてもフォトレジスト膜の
膜厚の制限により配線の幅及び間隔を低減できないとい
う問題があった。
成方法では、エッチングのマスクとして使用するフォト
レジスト膜の厚さを微細パターンの寸法に対応して薄く
する必要があるが、フォトレジスト膜の金属膜に対する
エッチング選択比が小さいため、はがれを生じ易く、た
とえ露光光線の波長を短かくしてもフォトレジスト膜の
膜厚の制限により配線の幅及び間隔を低減できないとい
う問題があった。
【０００８】また、多層のフォトレジスト膜を使用する
方法も知られているが工程が複雑になるという欠点があ
る。
方法も知られているが工程が複雑になるという欠点があ
る。
【０００９】
【課題を解決するための手段】本発明の微細配線の形成
方法は、半導体基板上に導電体薄膜を形成し前記導電体
薄膜上にＣＶＤ法により第１の絶縁膜を形成する工程
と、前記第１の絶縁膜を選択的に異方性エッチングして
配線形成用のパターンを形成する工程と、前記第１の絶
縁膜を含む表面にＣＶＤ法により第２の絶縁膜を堆積し
てエッチバックし前記第１の絶縁膜の側面にのみ第２の
絶縁膜を残す工程と、前記第１及び第２の絶縁膜をマス
クとして前記導電体薄膜を異方性エッチングして配線を
形成する工程とを含んで構成される。
方法は、半導体基板上に導電体薄膜を形成し前記導電体
薄膜上にＣＶＤ法により第１の絶縁膜を形成する工程
と、前記第１の絶縁膜を選択的に異方性エッチングして
配線形成用のパターンを形成する工程と、前記第１の絶
縁膜を含む表面にＣＶＤ法により第２の絶縁膜を堆積し
てエッチバックし前記第１の絶縁膜の側面にのみ第２の
絶縁膜を残す工程と、前記第１及び第２の絶縁膜をマス
クとして前記導電体薄膜を異方性エッチングして配線を
形成する工程とを含んで構成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１（ａ）〜（ｅ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１２】まず、図１（ａ）に示すように、半導体基
板１の上に層間絶縁膜２を１μｍの厚さに堆積する。次
に、層間絶縁膜２を選択的にエッチングして口径０．４
μｍのコンタクト孔３を形成する。次に、コンタクト孔
３を含む表面にアルミニウム合金膜４をスパッタ法によ
り０．５μｍの厚さに堆積し、アルミニウム合金膜４の
上にプラズマＣＶＤ法を用いて酸化シリコン膜５を０．
２μｍの厚さに堆積する。
板１の上に層間絶縁膜２を１μｍの厚さに堆積する。次
に、層間絶縁膜２を選択的にエッチングして口径０．４
μｍのコンタクト孔３を形成する。次に、コンタクト孔
３を含む表面にアルミニウム合金膜４をスパッタ法によ
り０．５μｍの厚さに堆積し、アルミニウム合金膜４の
上にプラズマＣＶＤ法を用いて酸化シリコン膜５を０．
２μｍの厚さに堆積する。
【００１３】次に、図１（ｂ）に示すように、フォトレ
ジスト膜６を約１μｍの厚さに塗布してｉ線露光により
パターニングし、コンタクト孔３に位置合わせしたパタ
ーンを形成する。次に、フォトレジスト膜６をマスクと
してＲＩＥ（反応性イオンエッチング）装置を用いＣＦ
4 ガス５０ＳＣＣＭ，圧力１０Ｐａ，ＲＦパワー１ｋＷ
の条件で酸化シリコン膜５を異方性エッチングする。
ジスト膜６を約１μｍの厚さに塗布してｉ線露光により
パターニングし、コンタクト孔３に位置合わせしたパタ
ーンを形成する。次に、フォトレジスト膜６をマスクと
してＲＩＥ（反応性イオンエッチング）装置を用いＣＦ
4 ガス５０ＳＣＣＭ，圧力１０Ｐａ，ＲＦパワー１ｋＷ
の条件で酸化シリコン膜５を異方性エッチングする。
【００１４】次に、図１（ｃ）に示すように、フォトレ
ジスト膜６を剥離した後、再度プラズマＣＶＤ法を用い
て酸化シリコン膜７を０．１μｍの厚さに堆積する。
ジスト膜６を剥離した後、再度プラズマＣＶＤ法を用い
て酸化シリコン膜７を０．１μｍの厚さに堆積する。
【００１５】次に、図１（ｄ）に示すように、ＲＩＥ装
置を用いＣＦ4 ５０ＳＣＣＭ，圧力１０Ｐａ，ＲＦパワ
ー１ｋＷの条件で全面をエッチバックして酸化シリコン
膜５の側面にのみ約０．１μｍ幅の酸化シリコン膜７を
残す。この時点においてシリコン酸化膜５．７のパター
ン幅はフォトレジスト膜６のパターンに対し片側０．１
μｍづつ太くなっている。
置を用いＣＦ4 ５０ＳＣＣＭ，圧力１０Ｐａ，ＲＦパワ
ー１ｋＷの条件で全面をエッチバックして酸化シリコン
膜５の側面にのみ約０．１μｍ幅の酸化シリコン膜７を
残す。この時点においてシリコン酸化膜５．７のパター
ン幅はフォトレジスト膜６のパターンに対し片側０．１
μｍづつ太くなっている。
【００１６】次に、図１（ｅ）に示すように、酸化シリ
コン膜５，７をマスクとしてＲＩＥ（反応性イオンエッ
チング）装置によりＣｌ2 ／ＢＣｌ3 ／ＣＦ4 ／Ｎ2 ＝
３０／３０／１０／１０ＳＣＣＭ，圧力５ｍＴｏｒｒ，
ＲＦパワー４００Ｗの条件でアルミニウム合金膜４を異
方性エッチングして配線４ａを形成する。
コン膜５，７をマスクとしてＲＩＥ（反応性イオンエッ
チング）装置によりＣｌ2 ／ＢＣｌ3 ／ＣＦ4 ／Ｎ2 ＝
３０／３０／１０／１０ＳＣＣＭ，圧力５ｍＴｏｒｒ，
ＲＦパワー４００Ｗの条件でアルミニウム合金膜４を異
方性エッチングして配線４ａを形成する。
【００１７】本実施例においては、ｉ線露光装置を用い
た従来の配線形成方法では分離不可能であった例えば
０．２μｍ間隔の配線パターンを形成可能とすると共
に、レジスト膜パターンの配線幅に対し、側壁膜の厚さ
に相当する分の配線幅を太くすることができ、コンタク
ト孔に対するマージンを大きくすることができるという
利点がある。
た従来の配線形成方法では分離不可能であった例えば
０．２μｍ間隔の配線パターンを形成可能とすると共
に、レジスト膜パターンの配線幅に対し、側壁膜の厚さ
に相当する分の配線幅を太くすることができ、コンタク
ト孔に対するマージンを大きくすることができるという
利点がある。
【００１８】なお、アルミ合金膜４の代りにタングステ
ンシリサイド膜，タングステンポリサイド膜，タングス
テン膜のいずれかを用いても良く、酸化シリコン膜５，
７の代りに窒化シリコン膜を用いても良い。
ンシリサイド膜，タングステンポリサイド膜，タングス
テン膜のいずれかを用いても良く、酸化シリコン膜５，
７の代りに窒化シリコン膜を用いても良い。
【００１９】図２（ａ）〜（ｃ）及び図３（ａ），
（ｂ）は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図である。
（ｂ）は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図である。
【００２０】まず、図２（ａ）に示すように、Ｐ型のシ
リコン基板２１の表面に選択的にフィールド酸化膜２２
を設けて素子形成領域を区画し、この素子形成領域の表
面にゲート酸化膜２３を形成する。次に、ゲート酸化膜
２３を含む表面に多結晶シリコン膜２４を堆積してこれ
に燐を拡散した後、多結晶シリコン膜２４の上に酸化シ
リコン膜２５を堆積する。
リコン基板２１の表面に選択的にフィールド酸化膜２２
を設けて素子形成領域を区画し、この素子形成領域の表
面にゲート酸化膜２３を形成する。次に、ゲート酸化膜
２３を含む表面に多結晶シリコン膜２４を堆積してこれ
に燐を拡散した後、多結晶シリコン膜２４の上に酸化シ
リコン膜２５を堆積する。
【００２１】次に、図２（ｂ）に示すように、酸化シリ
コン膜２５及び多結晶シリコン膜２４を選択的に順次エ
ッチングしてゲート電極を兼ねるワード線２６を形成す
る。次に酸化シリコン膜２６及びゲート電極をマスクと
して低濃度のＮ型不純物をイオン注入してＮ型拡散層２
７を形成した後全面に酸化シリコン膜を堆積してエッチ
バックし、ワード線２６及び酸化シリコン膜２４の側壁
にのみ側壁膜２８を形成する。次に側壁膜２８をマスク
として高濃度のＮ型の不純物をイオン注入しＬＤＤ型の
不純物拡散層を形成した後、全面に層間絶縁膜２９を堆
積して選択的にエッチングし、ビット線コンタクト孔３
０を形成する。
コン膜２５及び多結晶シリコン膜２４を選択的に順次エ
ッチングしてゲート電極を兼ねるワード線２６を形成す
る。次に酸化シリコン膜２６及びゲート電極をマスクと
して低濃度のＮ型不純物をイオン注入してＮ型拡散層２
７を形成した後全面に酸化シリコン膜を堆積してエッチ
バックし、ワード線２６及び酸化シリコン膜２４の側壁
にのみ側壁膜２８を形成する。次に側壁膜２８をマスク
として高濃度のＮ型の不純物をイオン注入しＬＤＤ型の
不純物拡散層を形成した後、全面に層間絶縁膜２９を堆
積して選択的にエッチングし、ビット線コンタクト孔３
０を形成する。
【００２２】次に、図２（ｃ）に示すように、膜厚１５
０ｎｍのタングステンシリサイド膜３１を堆積した後、
ＢＰＳＧ膜３２を０．３μｍの厚さに堆積して９００℃
の温度でリフローさせ、ＢＰＳＧ膜３２の表面を平坦化
する。次に、ＢＰＳＧ膜３２の上にリソグラフィー技術
を用いてビット線形成用パターンを有するフォトレジス
ト膜３３を選択的に設ける。
０ｎｍのタングステンシリサイド膜３１を堆積した後、
ＢＰＳＧ膜３２を０．３μｍの厚さに堆積して９００℃
の温度でリフローさせ、ＢＰＳＧ膜３２の表面を平坦化
する。次に、ＢＰＳＧ膜３２の上にリソグラフィー技術
を用いてビット線形成用パターンを有するフォトレジス
ト膜３３を選択的に設ける。
【００２３】次に、図３（ａ）に示すように、フォトレ
ジスト膜３３をマスクとしてＣＦ4／ＣＨＦ3 ／Ａｒの
ガスを用いた反応性イオンエッチング（以下ＲＩＥと記
す）によりＢＰＳＧ膜３２をエッチングする。次にＢＰ
ＳＧ膜３２を含む表面にＢＰＳＧ膜３２を０．１μｍの
厚さに堆積してエッチバックし、ＢＰＳＧ膜３２の側面
にのみＢＰＳＧ膜３４を形成する。
ジスト膜３３をマスクとしてＣＦ4／ＣＨＦ3 ／Ａｒの
ガスを用いた反応性イオンエッチング（以下ＲＩＥと記
す）によりＢＰＳＧ膜３２をエッチングする。次にＢＰ
ＳＧ膜３２を含む表面にＢＰＳＧ膜３２を０．１μｍの
厚さに堆積してエッチバックし、ＢＰＳＧ膜３２の側面
にのみＢＰＳＧ膜３４を形成する。
【００２４】次に、図３（ｂ）に示すように、ＢＰＳＧ
膜３２，３４をマスクとしてタングステンシリサイド膜
３１を異方性エッチングし、ビット線を形成する。
膜３２，３４をマスクとしてタングステンシリサイド膜
３１を異方性エッチングし、ビット線を形成する。
【００２５】本実施例では、下地段差の大きい半導体素
子表面にシリサイド配線を形成する場合に於いて、シリ
サイド配線上にＢＰＳＧ膜を堆積し、リフローを行うこ
とにより半導体素子表面を平坦化し、リソグラフィー工
程でのフォーカスマージン不足によるパターンの切れ不
良をなくし、微細配線形成のためのフォトレジスト膜の
パターニングをより容易にするという利点がある。
子表面にシリサイド配線を形成する場合に於いて、シリ
サイド配線上にＢＰＳＧ膜を堆積し、リフローを行うこ
とにより半導体素子表面を平坦化し、リソグラフィー工
程でのフォーカスマージン不足によるパターンの切れ不
良をなくし、微細配線形成のためのフォトレジスト膜の
パターニングをより容易にするという利点がある。
【００２６】
【発明の効果】以上説明したように本発明は、配線用金
属膜の上にＣＶＤ絶縁膜を堆積し、このＣＶＤ絶縁膜を
フォトレジスト膜をマスクしてエッチングし、パターニ
ングされたＣＶＤ絶縁膜の側面に側壁絶縁膜を設けてこ
れらの絶縁膜をマスクとして下層の配線用金属膜をエッ
チングして配線を形成することにより、配線幅をフォト
レジスト膜のパターンより大きくして配線間隔がフォト
レジスト膜のパターンより小さいものも形成できる。し
かもこのフォトレジスト膜のパターンからのシフト量は
側壁絶縁膜の厚さでコントロールできるため、配線間隔
が狭く現有の露光装置ではパターンが分離できない配線
に対しても、あらかじめ配線間隔を拡げた露光マスクを
用いて間隔の狭い配線も形成できるという効果を有す
る。
属膜の上にＣＶＤ絶縁膜を堆積し、このＣＶＤ絶縁膜を
フォトレジスト膜をマスクしてエッチングし、パターニ
ングされたＣＶＤ絶縁膜の側面に側壁絶縁膜を設けてこ
れらの絶縁膜をマスクとして下層の配線用金属膜をエッ
チングして配線を形成することにより、配線幅をフォト
レジスト膜のパターンより大きくして配線間隔がフォト
レジスト膜のパターンより小さいものも形成できる。し
かもこのフォトレジスト膜のパターンからのシフト量は
側壁絶縁膜の厚さでコントロールできるため、配線間隔
が狭く現有の露光装置ではパターンが分離できない配線
に対しても、あらかじめ配線間隔を拡げた露光マスクを
用いて間隔の狭い配線も形成できるという効果を有す
る。
【００２７】さらに、高段差上の微細配線パターン形成
についても従来の露光装置ではフォーカスマージンが足
りずに解像できない様な配線パターンに対し、配線用金
属膜の表面に堆積してリフローし表面を平坦化したＢＰ
ＳＧ膜を介在させることにより高段差上の微細配線も容
易に形成できるという効果を有する。
についても従来の露光装置ではフォーカスマージンが足
りずに解像できない様な配線パターンに対し、配線用金
属膜の表面に堆積してリフローし表面を平坦化したＢＰ
ＳＧ膜を介在させることにより高段差上の微細配線も容
易に形成できるという効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図３】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図４】従来の微細配線の形成方法を説明するための工
程順に示した断面図。
程順に示した断面図。
１ 半導体基板 ２，２９ 層間絶縁膜 ３ コンタクト孔 ４ アルミニウム合金膜 ４ａ 配線 ５，７，２５ 酸化シリコン膜 ６，３３ フォトレジスト膜 ２１ Ｐ型シリコン基板 ２２ フィールド酸化膜 ２３ ゲート酸化膜 ２４ 多結晶シリコン膜 ２６ ワード線 ２７ Ｎ型拡散層 ２８ 側壁膜 ３０ ビット線コンタクト ３１ タングステンシリサイド膜 ３２，３４ ＢＰＳＧ膜
Claims (1)
- 【請求項１】 半導体基板上に導電体薄膜を形成し前記
導電体薄膜上にＣＶＤ法により第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を選択的に異方性エッチング
して配線形成用のパターンを形成する工程と、前記第１
の絶縁膜を含む表面にＣＶＤ法により第２の絶縁膜を堆
積してエッチバックし前記第１の絶縁膜の側面にのみ第
２の絶縁膜を残す工程と、前記第１及び第２の絶縁膜を
マスクとして前記導電体薄膜を異方性エッチングして配
線を形成する工程とを含むことを特徴とする微細配線の
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143880A JPH05343535A (ja) | 1992-06-04 | 1992-06-04 | 微細配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143880A JPH05343535A (ja) | 1992-06-04 | 1992-06-04 | 微細配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343535A true JPH05343535A (ja) | 1993-12-24 |
Family
ID=15349171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4143880A Withdrawn JPH05343535A (ja) | 1992-06-04 | 1992-06-04 | 微細配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343535A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100288150B1 (ko) * | 1997-11-27 | 2001-05-02 | 구본준 | 액정표시장치의 제조방법 |
| WO2002045134A2 (en) * | 2000-11-15 | 2002-06-06 | Infineon Technologies North America Corp. | Gate process for dram array and logic devices on same chip |
| JP2004503927A (ja) * | 2000-06-16 | 2004-02-05 | コミツサリア タ レネルジー アトミーク | 微細パターンとワイドパターンとが混在する集積回路ステージを形成するための方法 |
| US7083900B2 (en) | 1997-11-27 | 2006-08-01 | Lg Electronics Inc. | Method for manufacturing a liquid crystal display device |
-
1992
- 1992-06-04 JP JP4143880A patent/JPH05343535A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100288150B1 (ko) * | 1997-11-27 | 2001-05-02 | 구본준 | 액정표시장치의 제조방법 |
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| US7083900B2 (en) | 1997-11-27 | 2006-08-01 | Lg Electronics Inc. | Method for manufacturing a liquid crystal display device |
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| JP4680477B2 (ja) * | 2000-06-16 | 2011-05-11 | コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ | 微細パターンとワイドパターンとが混在する集積回路ステージを形成するための方法 |
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