JP3460436B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3460436B2 JP3460436B2 JP07346596A JP7346596A JP3460436B2 JP 3460436 B2 JP3460436 B2 JP 3460436B2 JP 07346596 A JP07346596 A JP 07346596A JP 7346596 A JP7346596 A JP 7346596A JP 3460436 B2 JP3460436 B2 JP 3460436B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- resist mask
- etched
- angle
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Drying Of Semiconductors (AREA)
- ing And Chemical Polishing (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、微細かつ厳密な寸法制御性
が求められるエッチング工程を有する半導体装置の製造
方法に関する。
法に関し、さらに詳しくは、微細かつ厳密な寸法制御性
が求められるエッチング工程を有する半導体装置の製造
方法に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置の高集積化が進展
するに伴い、内部配線や電極等の微細化が進展してい
る。ＭＯＳトランジスタのゲート電極等に適用される最
小デザインルールは、ＤＲＡＭ(Dynamic Random Accses
s Memory) を例にとると、１６ＭＤＲＡＭで０．５μ
ｍ、６４ＭＤＲＡＭで０．３５μｍそして次世代の２５
６ＭＤＲＡＭで０．２５μｍとされている。かかる微細
幅のゲート電極エッチングにおいては、下地のゲート絶
縁膜の薄膜化に伴って高選択比が要求されるとともに、
パターン幅の厳密な寸法制御が求められる。ｎ+ Ｐｏｌ
ｙ−Ｓｉ／ＷＳｉ2 等の高融点金属ポリサイド層をレジ
ストマスクを用いてエッチングするゲート電極加工にお
いては、Ｃｌ系ガスやＢｒ系ガスを用いるガスケミスト
リの進歩により、極めて薄い例えば４ｎｍ程度のゲート
酸化膜に対する高選択比、および寸法変換差（ΔＣＤ、
パターンシフト）〜０．０２μｍすなわち２０ｎｍ程度
の制御性が得られる段階にすでに達している。
するに伴い、内部配線や電極等の微細化が進展してい
る。ＭＯＳトランジスタのゲート電極等に適用される最
小デザインルールは、ＤＲＡＭ(Dynamic Random Accses
s Memory) を例にとると、１６ＭＤＲＡＭで０．５μ
ｍ、６４ＭＤＲＡＭで０．３５μｍそして次世代の２５
６ＭＤＲＡＭで０．２５μｍとされている。かかる微細
幅のゲート電極エッチングにおいては、下地のゲート絶
縁膜の薄膜化に伴って高選択比が要求されるとともに、
パターン幅の厳密な寸法制御が求められる。ｎ+ Ｐｏｌ
ｙ−Ｓｉ／ＷＳｉ2 等の高融点金属ポリサイド層をレジ
ストマスクを用いてエッチングするゲート電極加工にお
いては、Ｃｌ系ガスやＢｒ系ガスを用いるガスケミスト
リの進歩により、極めて薄い例えば４ｎｍ程度のゲート
酸化膜に対する高選択比、および寸法変換差（ΔＣＤ、
パターンシフト）〜０．０２μｍすなわち２０ｎｍ程度
の制御性が得られる段階にすでに達している。
【０００３】今後さらに高集積化が進むと、コンタクト
ホール加工におけるマスク合わせを不要とするセルフア
ラインコンタクト構造が採用されるものと考えられる。
このセルフアラインコンタクト構造の製造工程の一例
を、図３および図４を参照して説明する。まず図３
（ａ）に示すように、半導体基板１上にゲート絶縁膜
２、多結晶シリコン膜３、高抵抗金属シリサイド膜４、
オフセット絶縁膜５および複数のレジストマスク６を隣
接して形成する。複数のレジストマスク６間のスペース
は、後工程において半導体基板１の不純物拡散層（図示
せず）に臨むセルフアラインコンタクトが形成される部
分である。つぎに図３（ｂ）に示すようにレジストマス
ク６をエッチングマスクとしてオフセット絶縁膜５をパ
ターニングし、レジストマスク６を剥離する。この状態
を図３（ｃ）に示す。この後図３（ｄ）に示すようにオ
フセット絶縁膜５パターンをエッチングマスクとして、
高融点金属シリサイド膜５と多結晶シリコン膜４をエッ
チングし、高融点金属ポリサイド膜からなる複数のゲー
ト電極を隣接して形成する。
ホール加工におけるマスク合わせを不要とするセルフア
ラインコンタクト構造が採用されるものと考えられる。
このセルフアラインコンタクト構造の製造工程の一例
を、図３および図４を参照して説明する。まず図３
（ａ）に示すように、半導体基板１上にゲート絶縁膜
２、多結晶シリコン膜３、高抵抗金属シリサイド膜４、
オフセット絶縁膜５および複数のレジストマスク６を隣
接して形成する。複数のレジストマスク６間のスペース
は、後工程において半導体基板１の不純物拡散層（図示
せず）に臨むセルフアラインコンタクトが形成される部
分である。つぎに図３（ｂ）に示すようにレジストマス
ク６をエッチングマスクとしてオフセット絶縁膜５をパ
ターニングし、レジストマスク６を剥離する。この状態
を図３（ｃ）に示す。この後図３（ｄ）に示すようにオ
フセット絶縁膜５パターンをエッチングマスクとして、
高融点金属シリサイド膜５と多結晶シリコン膜４をエッ
チングし、高融点金属ポリサイド膜からなる複数のゲー
ト電極を隣接して形成する。
【０００４】つぎに図４（ｅ）に示すようにサイドウォ
ール形成膜７を全面に形成し、これを異方的にエッチバ
ックして、図４（ｆ）に示すように複数のゲート電極の
側面にサイドウォールスペーサ７ａを残す。この後図４
（ｇ）に示すように層間絶縁膜８を全面に形成しセルフ
アラインコンタクトホール開口用レジストマスク９をパ
ターニングする。セルフアラインコンタクトホール開口
用レジストマスク９のパターニング露光時の位置合わせ
には、厳密性は要求されない。つづけてセルフアライン
コンタクトホール開口用レジストマスク９をエッチング
マスクとして層間絶縁膜８をエッチングし、セルフアラ
インコンタクトホール１０を開口する。セルフアライン
コンタクトホール開口用レジストマスク９を剥離した状
態を図４（ｈ）に示す。この後、図示はしないがセルフ
アラインコンタクトホール１０内にコンタクトプラグ
や、層間絶縁膜８上にも延在する上層配線を形成し、セ
ルフアラインコンタクト構造を完成する。
ール形成膜７を全面に形成し、これを異方的にエッチバ
ックして、図４（ｆ）に示すように複数のゲート電極の
側面にサイドウォールスペーサ７ａを残す。この後図４
（ｇ）に示すように層間絶縁膜８を全面に形成しセルフ
アラインコンタクトホール開口用レジストマスク９をパ
ターニングする。セルフアラインコンタクトホール開口
用レジストマスク９のパターニング露光時の位置合わせ
には、厳密性は要求されない。つづけてセルフアライン
コンタクトホール開口用レジストマスク９をエッチング
マスクとして層間絶縁膜８をエッチングし、セルフアラ
インコンタクトホール１０を開口する。セルフアライン
コンタクトホール開口用レジストマスク９を剥離した状
態を図４（ｈ）に示す。この後、図示はしないがセルフ
アラインコンタクトホール１０内にコンタクトプラグ
や、層間絶縁膜８上にも延在する上層配線を形成し、セ
ルフアラインコンタクト構造を完成する。
【０００５】このように、セルフアラインコンタクトホ
ール１０底部のコンタクト面は、サイドウォールスペー
サ７ａにより自己整合的に規制された幅と位置を有し、
リソグラフィの解像限界以下の微小開口幅とすることも
可能である。またオフセット絶縁膜５は、ゲート電極と
コンタクトプラグあるいは上層配線との絶縁耐圧を向上
するために必要である一方、ゲート電極加工時のエッチ
ングマスク機能としての重要な役割を果たしている。
ール１０底部のコンタクト面は、サイドウォールスペー
サ７ａにより自己整合的に規制された幅と位置を有し、
リソグラフィの解像限界以下の微小開口幅とすることも
可能である。またオフセット絶縁膜５は、ゲート電極と
コンタクトプラグあるいは上層配線との絶縁耐圧を向上
するために必要である一方、ゲート電極加工時のエッチ
ングマスク機能としての重要な役割を果たしている。
【０００６】
【発明が解決しようとする課題】さて、オフセット絶縁
膜をエッチングマスクとするゲート電極加工における寸
法変換差は、 １．レジストマスクのパターニング ２．オフセット絶縁膜のパターニング ３．ゲート電極のパターニング の３つのファクタの総和となって現れる。ここで１およ
び３の寸法変換差については、従来のレジストマスクを
エッチングマスクとするゲート電極加工においても同様
のファクタであるが、これに新たに２のファクタが加わ
ることにより、寸法変換差のばらつきはさらに大きくな
る。
膜をエッチングマスクとするゲート電極加工における寸
法変換差は、 １．レジストマスクのパターニング ２．オフセット絶縁膜のパターニング ３．ゲート電極のパターニング の３つのファクタの総和となって現れる。ここで１およ
び３の寸法変換差については、従来のレジストマスクを
エッチングマスクとするゲート電極加工においても同様
のファクタであるが、これに新たに２のファクタが加わ
ることにより、寸法変換差のばらつきはさらに大きくな
る。
【０００７】オフセット絶縁膜に用いられるＳｉＯ2 等
酸化シリコン系材料層のプラズマエッチングは、強固な
Ｓｉ−Ｏ結合（結合エネルギ７０５ｋＪ／ｍｏｌ）を切
断するためにある程度以上のイオン入射エネルギが必要
とされる。一方下地のシリコンや高融点金属シリサイド
等とのエッチング選択比を得るために、過剰気味のフッ
化炭素系ポリマを生成するプラズマエッチング条件が採
用される。したがって、ゲート電極・配線のようなライ
ン状のパターン加工においては、レジストマスクやライ
ン状パターン側壁に過剰なフッ化炭素系ポリマが堆積
し、ライン状パターン幅が太る形で発生する被エッチン
グ材料層パターンの寸法変換差は、最大０．１μｍにも
達する場合がある。さらにこの寸法変換差の絶対値およ
びばらつきは、オフセット絶縁膜加工に用いるレジスト
マスクの形状にも大きく依存して変化することが発明者
らの検討により明らかとなってきた。
酸化シリコン系材料層のプラズマエッチングは、強固な
Ｓｉ−Ｏ結合（結合エネルギ７０５ｋＪ／ｍｏｌ）を切
断するためにある程度以上のイオン入射エネルギが必要
とされる。一方下地のシリコンや高融点金属シリサイド
等とのエッチング選択比を得るために、過剰気味のフッ
化炭素系ポリマを生成するプラズマエッチング条件が採
用される。したがって、ゲート電極・配線のようなライ
ン状のパターン加工においては、レジストマスクやライ
ン状パターン側壁に過剰なフッ化炭素系ポリマが堆積
し、ライン状パターン幅が太る形で発生する被エッチン
グ材料層パターンの寸法変換差は、最大０．１μｍにも
達する場合がある。さらにこの寸法変換差の絶対値およ
びばらつきは、オフセット絶縁膜加工に用いるレジスト
マスクの形状にも大きく依存して変化することが発明者
らの検討により明らかとなってきた。
【０００８】このオフセット絶縁膜エッチング時の寸法
変換差の問題を図５（ａ）〜（ｄ）を参照して説明す
る。まず図５（ａ）に示すように半導体基板１上にゲー
ト絶縁膜２、多結晶シリコン膜３、高融点金属シリサイ
ド膜４、オフセット絶縁膜５およびレジストマスク６を
順次形成し、これを被エッチング基板とする。レジスト
マスク６の側壁面とオフセット絶縁膜５表面がなす角度
θは通常９０°に設定され、図５（ａ）では説明の簡単
のためにレジストマスク６は１個のみを示してある。つ
ぎに過剰のフッ化炭素系ポリマが発生する高選択比プラ
ズマエッチング条件により、オフセット絶縁膜をパター
ニングすると、図５（ｂ）に示すようにレジストマスク
６および加工されつつあるオフセット絶縁膜５パターン
側壁には側壁堆積ポリマ１１が付着しつつパターニング
が進行する。このため、完成したオフセット絶縁膜５パ
ターンの底辺幅は、レジストマスク６の幅より大きくな
る。レジストマスク６と側壁堆積ポリマを剥離した状態
が図５（ｃ）である。つぎにこのオフセット絶縁膜５パ
ターンをエッチングマスクとして、高融点金属シリサイ
ド膜４および多結晶シリコン膜３をエッチングしてゲー
ト電極を完成する。図５（ｄ）に示すこの状態から明ら
かなように、オフセット絶縁膜５パターンの形状はゲー
ト電極加工時にはほとんど変化しないので、ゲート電極
の幅はレジストマスク６の幅より拡がって正の寸法変換
差が発生することとなる。
変換差の問題を図５（ａ）〜（ｄ）を参照して説明す
る。まず図５（ａ）に示すように半導体基板１上にゲー
ト絶縁膜２、多結晶シリコン膜３、高融点金属シリサイ
ド膜４、オフセット絶縁膜５およびレジストマスク６を
順次形成し、これを被エッチング基板とする。レジスト
マスク６の側壁面とオフセット絶縁膜５表面がなす角度
θは通常９０°に設定され、図５（ａ）では説明の簡単
のためにレジストマスク６は１個のみを示してある。つ
ぎに過剰のフッ化炭素系ポリマが発生する高選択比プラ
ズマエッチング条件により、オフセット絶縁膜をパター
ニングすると、図５（ｂ）に示すようにレジストマスク
６および加工されつつあるオフセット絶縁膜５パターン
側壁には側壁堆積ポリマ１１が付着しつつパターニング
が進行する。このため、完成したオフセット絶縁膜５パ
ターンの底辺幅は、レジストマスク６の幅より大きくな
る。レジストマスク６と側壁堆積ポリマを剥離した状態
が図５（ｃ）である。つぎにこのオフセット絶縁膜５パ
ターンをエッチングマスクとして、高融点金属シリサイ
ド膜４および多結晶シリコン膜３をエッチングしてゲー
ト電極を完成する。図５（ｄ）に示すこの状態から明ら
かなように、オフセット絶縁膜５パターンの形状はゲー
ト電極加工時にはほとんど変化しないので、ゲート電極
の幅はレジストマスク６の幅より拡がって正の寸法変換
差が発生することとなる。
【０００９】本発明は上述したオフセット絶縁膜のよう
な微細幅の被エッチング材料層のパターニングにおける
寸法変換差を低減し、高集積度の半導体装置の高精度の
製造方法を提供することをその目的とする。
な微細幅の被エッチング材料層のパターニングにおける
寸法変換差を低減し、高集積度の半導体装置の高精度の
製造方法を提供することをその目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、被エッチング材料層上に形成されたレジストマス
クをエッチングマスクとし、フッ化炭素系ガスを含むエ
ッチングガスにより、この被エッチング材料層をエッチ
ングする工程を有する半導体装置の製造方法において、
被エッチング材料層表面と、レジストマスクの内側から
前記レジストマスクの側壁面とが挟んでなす角度θは、
エッチングにより、レジストマスクの線幅が後退する角
度を超えるものであるとともに、このエッチングによ
り、レジストマスクの側壁にフッ化炭素系ポリマが堆積
する角度未満であることを特徴とする。
造方法は、上述の課題を解決するために提案するもので
あり、被エッチング材料層上に形成されたレジストマス
クをエッチングマスクとし、フッ化炭素系ガスを含むエ
ッチングガスにより、この被エッチング材料層をエッチ
ングする工程を有する半導体装置の製造方法において、
被エッチング材料層表面と、レジストマスクの内側から
前記レジストマスクの側壁面とが挟んでなす角度θは、
エッチングにより、レジストマスクの線幅が後退する角
度を超えるものであるとともに、このエッチングによ
り、レジストマスクの側壁にフッ化炭素系ポリマが堆積
する角度未満であることを特徴とする。
【００１１】本発明で対象とする被エッチング材料層
は、ＳｉＯ2 、Ｓｉ3 Ｎ4 、ＳｉＯＮ、ＳｉＯＦおよび
有機高分子のうちのいずれかすくなくとも一種である際
に好適に実施することができる。また本発明が対象とす
る被エッチング材料層の機能としては、ゲート電極上に
形成するオフセット絶縁膜である場合に好適に実施する
ことができる。
は、ＳｉＯ2 、Ｓｉ3 Ｎ4 、ＳｉＯＮ、ＳｉＯＦおよび
有機高分子のうちのいずれかすくなくとも一種である際
に好適に実施することができる。また本発明が対象とす
る被エッチング材料層の機能としては、ゲート電極上に
形成するオフセット絶縁膜である場合に好適に実施する
ことができる。
【００１２】つぎに作用の説明に移る。フッ化炭素系ガ
スを用いたプラズマエッチングにおいて、レジストマス
クや被エッチング材料層パターンの側壁に付着するフッ
化炭素系ポリマの量は、レジストマスクの形状が一定の
場合には、次の３種のプラズマエッチング条件によりほ
ぼ決定される。 （１）フッ化炭素系ガスによるプラズマからのポリマ入
射量（プラズマ中の炭素とフッ素の比、Ｃ／Ｆ比） （２）被エッチング基板表面でのポリマの付着確率（被
エッチング基板温度等） （３）被エッチング基板表面でのポリマのスパッタリン
グ除去率（入射イオンエネルギ） これらのプラズマエッチング条件を一定とした上で、レ
ジストマスクの形状、すなわち被エッチング材料層表面
とレジストマスクの内側から前記レジストマスクの側壁
面とが挟んでなす角度θと、側壁堆積ポリマの付着量お
よび寸法変換差ΔＣＤの関係について、本発明者は鋭意
検討を加えた結果、両者にはある相関関係があることを
見出した。この関係を図２のグラフに示す。図２のグラ
フは、横軸にレジストマスクの角度θを、縦軸には寸法
変換差ΔＣＤをとってある。
スを用いたプラズマエッチングにおいて、レジストマス
クや被エッチング材料層パターンの側壁に付着するフッ
化炭素系ポリマの量は、レジストマスクの形状が一定の
場合には、次の３種のプラズマエッチング条件によりほ
ぼ決定される。 （１）フッ化炭素系ガスによるプラズマからのポリマ入
射量（プラズマ中の炭素とフッ素の比、Ｃ／Ｆ比） （２）被エッチング基板表面でのポリマの付着確率（被
エッチング基板温度等） （３）被エッチング基板表面でのポリマのスパッタリン
グ除去率（入射イオンエネルギ） これらのプラズマエッチング条件を一定とした上で、レ
ジストマスクの形状、すなわち被エッチング材料層表面
とレジストマスクの内側から前記レジストマスクの側壁
面とが挟んでなす角度θと、側壁堆積ポリマの付着量お
よび寸法変換差ΔＣＤの関係について、本発明者は鋭意
検討を加えた結果、両者にはある相関関係があることを
見出した。この関係を図２のグラフに示す。図２のグラ
フは、横軸にレジストマスクの角度θを、縦軸には寸法
変換差ΔＣＤをとってある。
【００１３】このグラフから明らかなように、角度θが
小さい場合、すなわち順テーパ形状のレジストマスク６
の場合には、レジストマスク６の側壁は直接イオン入射
に曝されるので、この部分でのスパッタリング除去速度
が（１）〜（３）で決定されるフッ化炭素系ポリマの付
着速度を上回り、側壁堆積ポリマ１１は付着せず、むし
ろレジストマスク６側壁がスパッタリングされてその幅
が後退し、結果として被エッチング材料層であるオフセ
ット絶縁膜５には負の寸法変換差が発生する。この条件
は図２のグラフの左側、すなわち角度θがａ点以下の角
度の場合に相当する。一方、角度θが大きい場合にはこ
の逆で、レジストマスク６の側壁が直接イオン入射に曝
される確率は小さく、この部分でのスパッタリング除去
速度が（１）〜（３）で決定されるフッ化炭素系ポリマ
の付着速度を下回る。このため側壁堆積ポリマ１１がこ
の部分に付着して、レジストマスク６はその線幅が太
り、結果として被エッチング材料層であるオフセット絶
縁膜５には正の寸法変換差が発生する。この条件は図２
のグラフの右側、すなわち角度θがｂ点で示される角度
以上の場合に相当する。
小さい場合、すなわち順テーパ形状のレジストマスク６
の場合には、レジストマスク６の側壁は直接イオン入射
に曝されるので、この部分でのスパッタリング除去速度
が（１）〜（３）で決定されるフッ化炭素系ポリマの付
着速度を上回り、側壁堆積ポリマ１１は付着せず、むし
ろレジストマスク６側壁がスパッタリングされてその幅
が後退し、結果として被エッチング材料層であるオフセ
ット絶縁膜５には負の寸法変換差が発生する。この条件
は図２のグラフの左側、すなわち角度θがａ点以下の角
度の場合に相当する。一方、角度θが大きい場合にはこ
の逆で、レジストマスク６の側壁が直接イオン入射に曝
される確率は小さく、この部分でのスパッタリング除去
速度が（１）〜（３）で決定されるフッ化炭素系ポリマ
の付着速度を下回る。このため側壁堆積ポリマ１１がこ
の部分に付着して、レジストマスク６はその線幅が太
り、結果として被エッチング材料層であるオフセット絶
縁膜５には正の寸法変換差が発生する。この条件は図２
のグラフの右側、すなわち角度θがｂ点で示される角度
以上の場合に相当する。
【００１４】図２に示すグラフにおいて、ａ点とｂ点の
間にはレジストマスク６の線幅が後退せず、フッ化炭素
系ポリマの過剰堆積が発生しない領域がある幅を持って
存在する。この領域は角度θは９０°以下、すなわち弱
い順テーパ形状の領域に存在する。したがってこの領域
の角度θにレジストマスク６を設計すれば、寸法変換差
ΔＣＤを小さくしかも安定に制御することができる。レ
ジストマスクの角度θの最適範囲はａ点とｂ点との間に
ある幅を持って存在するので、その制御は容易である。
レジストマスクの側壁角度θの制御は、露光量、ＰＥＢ
(Post ExposureBake)の条件或いは化学増幅レジストで
あれば光酸発生剤ＰＡＧ(Photo Acid Generator)の添加
量等、任意の方法で可能である。
間にはレジストマスク６の線幅が後退せず、フッ化炭素
系ポリマの過剰堆積が発生しない領域がある幅を持って
存在する。この領域は角度θは９０°以下、すなわち弱
い順テーパ形状の領域に存在する。したがってこの領域
の角度θにレジストマスク６を設計すれば、寸法変換差
ΔＣＤを小さくしかも安定に制御することができる。レ
ジストマスクの角度θの最適範囲はａ点とｂ点との間に
ある幅を持って存在するので、その制御は容易である。
レジストマスクの側壁角度θの制御は、露光量、ＰＥＢ
(Post ExposureBake)の条件或いは化学増幅レジストで
あれば光酸発生剤ＰＡＧ(Photo Acid Generator)の添加
量等、任意の方法で可能である。
【００１５】
【実施例】以下、本発明の具体的実施例につき図１を参
照しながら説明する。以下の実施例はいずれもポリサイ
ドゲート電極・配線上のオフセット絶縁膜加工に本発明
を適用した例である。なお従来例の説明に供した図５中
と同様の構成要素部分には同一の参照符号を付すものと
する。
照しながら説明する。以下の実施例はいずれもポリサイ
ドゲート電極・配線上のオフセット絶縁膜加工に本発明
を適用した例である。なお従来例の説明に供した図５中
と同様の構成要素部分には同一の参照符号を付すものと
する。
【００１６】実施例１
本実施例は、フッ化炭素系ポリマの堆積量が比較的多い
高選択比条件でのオフセット絶縁膜加工を施した例であ
る。被エッチング基板として図１（ａ）に示すように、
シリコン等の半導体基板１上にＳｉＯ2 からなるゲート
絶縁膜２、多結晶シリコン膜３およびＷＳｉ2 からなる
高融点金属シリサイド膜４、オフセット絶縁膜５および
レジストマスク６が順次形成されたものである。このう
ち多結晶シリコン膜３および高融点金属シリサイド膜４
の厚さは一例としていずれも１００ｎｍ、オフセット絶
縁膜５の厚さは２３０ｎｍ、レジストマスク６はポジ型
の化学増幅レジストとエキシマレーザリソグラフィによ
り線幅２５０ｎｍ、側壁角度θ＝８５°に形成した。
高選択比条件でのオフセット絶縁膜加工を施した例であ
る。被エッチング基板として図１（ａ）に示すように、
シリコン等の半導体基板１上にＳｉＯ2 からなるゲート
絶縁膜２、多結晶シリコン膜３およびＷＳｉ2 からなる
高融点金属シリサイド膜４、オフセット絶縁膜５および
レジストマスク６が順次形成されたものである。このう
ち多結晶シリコン膜３および高融点金属シリサイド膜４
の厚さは一例としていずれも１００ｎｍ、オフセット絶
縁膜５の厚さは２３０ｎｍ、レジストマスク６はポジ型
の化学増幅レジストとエキシマレーザリソグラフィによ
り線幅２５０ｎｍ、側壁角度θ＝８５°に形成した。
【００１７】この被エッチング基板を平行平板型マグネ
トロンＲＩＥ装置のカソード電極上に載置し、一例とし
て下記プラズマエッチング条件によりレジストマスク６
から露出するオフセット絶縁膜５をパターニングした。 Ｃ4 Ｆ8 １０ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．５ Ｐａ ＲＦ電源パワー １０００ Ｗ（１３．５６Ｍ
Ｈｚ） 被エッチング基板温度 ２０ ℃ 本プラズマエッチング条件はプラズマ中のＣ／Ｆ比が大
きく、比較的堆積性が大きく選択比がとれる一方で、線
幅は太り易い。したがって図２のグラフでのａ点は８２
°、ｂ点は８７°であり、この間に５°の幅がある。本
実施例では角度θを８５°に設定することにより、レジ
ストマスク６やパターニングされつつあるオフセット絶
縁膜５パターンの側面にフッ化炭素系ポリマが付着する
ことなく、またレジストマスク６が後退することなく、
オフセット絶縁膜５パターンの寸法変換差ΔＣＤを＋２
０ｎｍ以内に抑えることができた。オフセット絶縁膜パ
ターンの側面の角度θｏは８８°であった。オフセット
絶縁膜５のパターニング終了後の被エッチング基板を図
１（ｂ）に示す。
トロンＲＩＥ装置のカソード電極上に載置し、一例とし
て下記プラズマエッチング条件によりレジストマスク６
から露出するオフセット絶縁膜５をパターニングした。 Ｃ4 Ｆ8 １０ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．５ Ｐａ ＲＦ電源パワー １０００ Ｗ（１３．５６Ｍ
Ｈｚ） 被エッチング基板温度 ２０ ℃ 本プラズマエッチング条件はプラズマ中のＣ／Ｆ比が大
きく、比較的堆積性が大きく選択比がとれる一方で、線
幅は太り易い。したがって図２のグラフでのａ点は８２
°、ｂ点は８７°であり、この間に５°の幅がある。本
実施例では角度θを８５°に設定することにより、レジ
ストマスク６やパターニングされつつあるオフセット絶
縁膜５パターンの側面にフッ化炭素系ポリマが付着する
ことなく、またレジストマスク６が後退することなく、
オフセット絶縁膜５パターンの寸法変換差ΔＣＤを＋２
０ｎｍ以内に抑えることができた。オフセット絶縁膜パ
ターンの側面の角度θｏは８８°であった。オフセット
絶縁膜５のパターニング終了後の被エッチング基板を図
１（ｂ）に示す。
【００１８】この後レジストマスク６を剥離して図１
（ｃ）の状態とした被エッチング基板を、基板バイアス
印加型ＥＣＲプラズマエッチング装置の基板ステージ上
に載置し、オフセット絶縁膜５パターンをエッチングマ
スクとして、高融点金属ポリサイド膜を連続してパター
ニングする。エッチングは一例として下記条件によっ
た。 Ｃｌ2 ７５ ｓｃｃｍ Ｏ2 ６ ｓｃｃｍ ガス圧力 ０．４ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ＧＨｚ） 基板バイアスパワー メインエッチング時 ８０ Ｗ（１３．５６ＭＨｚ） オーバーエッチング時 ４０ Ｗ（１３．５６ＭＨｚ） 被エッチング基板温度 ２０ ℃ 本プラズマエッチング工程は、エッチングマスクである
オフセット絶縁膜パターンの側面が８８°であるので、
ポリサイドゲート電極・配線にも顕著な寸法変換差が発
生せず、初期のレジストマスク６幅とほぼ同一幅の加工
ができた。
（ｃ）の状態とした被エッチング基板を、基板バイアス
印加型ＥＣＲプラズマエッチング装置の基板ステージ上
に載置し、オフセット絶縁膜５パターンをエッチングマ
スクとして、高融点金属ポリサイド膜を連続してパター
ニングする。エッチングは一例として下記条件によっ
た。 Ｃｌ2 ７５ ｓｃｃｍ Ｏ2 ６ ｓｃｃｍ ガス圧力 ０．４ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ＧＨｚ） 基板バイアスパワー メインエッチング時 ８０ Ｗ（１３．５６ＭＨｚ） オーバーエッチング時 ４０ Ｗ（１３．５６ＭＨｚ） 被エッチング基板温度 ２０ ℃ 本プラズマエッチング工程は、エッチングマスクである
オフセット絶縁膜パターンの側面が８８°であるので、
ポリサイドゲート電極・配線にも顕著な寸法変換差が発
生せず、初期のレジストマスク６幅とほぼ同一幅の加工
ができた。
【００１９】以下のサイドウォールスペーサ形成工程、
セルフアラインコンタクト開口工程およびコンタクトプ
ラグ形成工程等は従来技術と同様であるので重複する説
明は省略する。本実施例によれば、フッ化炭素系ポリマ
の堆積性が強い高選択比エッチング条件を採用しても、
正の寸法変換差が発生することなく微細ゲート電極・配
線加工を施すことが可能である。
セルフアラインコンタクト開口工程およびコンタクトプ
ラグ形成工程等は従来技術と同様であるので重複する説
明は省略する。本実施例によれば、フッ化炭素系ポリマ
の堆積性が強い高選択比エッチング条件を採用しても、
正の寸法変換差が発生することなく微細ゲート電極・配
線加工を施すことが可能である。
【００２０】実施例２
本実施例は、フッ化炭素系ポリマの堆積量が比較的少な
い高エッチングレートド条件でのオフセット絶縁膜加工
を施した例である。本実施例で採用した図１（ａ）に示
す被エッチング基板は前実施例１とほぼ同様であるので
重複する説明は省略する。本実施例においては、レジス
トマスク６はポジ型の化学増幅レジストとエキシマレー
ザリソグラフィにより、線幅２５０ｎｍ、側壁角度θ＝
８７°に形成した。
い高エッチングレートド条件でのオフセット絶縁膜加工
を施した例である。本実施例で採用した図１（ａ）に示
す被エッチング基板は前実施例１とほぼ同様であるので
重複する説明は省略する。本実施例においては、レジス
トマスク６はポジ型の化学増幅レジストとエキシマレー
ザリソグラフィにより、線幅２５０ｎｍ、側壁角度θ＝
８７°に形成した。
【００２１】この被エッチング基板を平行平板型マグネ
トロンＲＩＥ装置のカソード電極上に載置し、一例とし
て下記プラズマエッチング条件によりレジストマスク６
から露出するオフセット絶縁膜５をパターニングした。 ＣＨＦ3 ３０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．５ Ｐａ ＲＦ電源パワー １０００ Ｗ（１３．５６ＭＨｚ） 被エッチング基板温度 ２０ ℃ 本プラズマエッチング条件はプラズマ中のＣ／Ｆ比が小
さいので、堆積性が少なくエッチングレートは大きい一
方で、線幅は比較的細り易い。したがって図４のグラフ
でのａ点およびｂ点は大角度側にシフトし、ａ点は８５
°、ｂ点は８９°付近となり、この間に４°の幅があ
る。本実施例では角度θを８７°に設定することによ
り、レジストマスク６が後退することなく、またレジス
トマスク６やパターニングされつつあるオフセット絶縁
膜パターンの側面にフッ化炭素系ポリマが付着すること
なく、オフセット絶縁膜５パターンの寸法変換差ΔＣＤ
を０〜−２０ｎｍの範囲に抑えることができた。オフセ
ット絶縁膜パターンの側面の角度θO は８８°であっ
た。オフセット絶縁膜５のパターニング終了後の被エッ
チング基板を図１（ｂ）に示す。本プラズマエッチング
条件はまた、比較的選択比の小さなエッチング条件であ
り、下地の高融点金属シリサイド膜４との選択比をとり
難い。しかしオフセット絶縁膜加工においては後工程で
高融点金属シリサイド膜４をエッチングするので、選択
比は特に問題とはならない。
トロンＲＩＥ装置のカソード電極上に載置し、一例とし
て下記プラズマエッチング条件によりレジストマスク６
から露出するオフセット絶縁膜５をパターニングした。 ＣＨＦ3 ３０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．５ Ｐａ ＲＦ電源パワー １０００ Ｗ（１３．５６ＭＨｚ） 被エッチング基板温度 ２０ ℃ 本プラズマエッチング条件はプラズマ中のＣ／Ｆ比が小
さいので、堆積性が少なくエッチングレートは大きい一
方で、線幅は比較的細り易い。したがって図４のグラフ
でのａ点およびｂ点は大角度側にシフトし、ａ点は８５
°、ｂ点は８９°付近となり、この間に４°の幅があ
る。本実施例では角度θを８７°に設定することによ
り、レジストマスク６が後退することなく、またレジス
トマスク６やパターニングされつつあるオフセット絶縁
膜パターンの側面にフッ化炭素系ポリマが付着すること
なく、オフセット絶縁膜５パターンの寸法変換差ΔＣＤ
を０〜−２０ｎｍの範囲に抑えることができた。オフセ
ット絶縁膜パターンの側面の角度θO は８８°であっ
た。オフセット絶縁膜５のパターニング終了後の被エッ
チング基板を図１（ｂ）に示す。本プラズマエッチング
条件はまた、比較的選択比の小さなエッチング条件であ
り、下地の高融点金属シリサイド膜４との選択比をとり
難い。しかしオフセット絶縁膜加工においては後工程で
高融点金属シリサイド膜４をエッチングするので、選択
比は特に問題とはならない。
【００２２】この後のレジストマスク６の剥離工程以
後、コンタクトプラグの形成工程までは前実施例１と同
様であり、重複する説明は省略する。本実施例によれ
ば、フッ化炭素系ポリマの堆積性が少ない高エッチング
レート条件を採用しても、負の寸法変換差が発生するこ
となく、微細ゲート電極・配線加工を施すことが可能で
ある。
後、コンタクトプラグの形成工程までは前実施例１と同
様であり、重複する説明は省略する。本実施例によれ
ば、フッ化炭素系ポリマの堆積性が少ない高エッチング
レート条件を採用しても、負の寸法変換差が発生するこ
となく、微細ゲート電極・配線加工を施すことが可能で
ある。
【００２３】以上、本発明を２種の実施例により説明し
たが、本発明はこれら実施例に何ら限定されるものでは
ない。
たが、本発明はこれら実施例に何ら限定されるものでは
ない。
【００２４】例えば被エッチング材料層としてＳｉＯ2
を例示したが、他にＳｉ3 Ｎ4 、ＳｉＯＮ、ＳｉＯＦお
よび有機高分子等の材料層を用いることができる。特に
ＳｉＯＦや有機高分子等は比誘電率が小さいので、セル
フアラインコンタクト構造のオフセット絶縁膜に採用し
ても配線間容量の低減に有利である。有機高分子材料と
してはシロキサン結合を含む有機ＳＯＧ、ポリイミド、
ポリパラキシリレン（商品名パリレン）、ポリナフタレ
ンや、さらにフッ素を含む高分子材料がある。低誘電率
材料層は、単独でオフセット絶縁膜としてもよく、Ｓｉ
Ｏ2 等の無機絶縁膜と積層して用いてもよい。
を例示したが、他にＳｉ3 Ｎ4 、ＳｉＯＮ、ＳｉＯＦお
よび有機高分子等の材料層を用いることができる。特に
ＳｉＯＦや有機高分子等は比誘電率が小さいので、セル
フアラインコンタクト構造のオフセット絶縁膜に採用し
ても配線間容量の低減に有利である。有機高分子材料と
してはシロキサン結合を含む有機ＳＯＧ、ポリイミド、
ポリパラキシリレン（商品名パリレン）、ポリナフタレ
ンや、さらにフッ素を含む高分子材料がある。低誘電率
材料層は、単独でオフセット絶縁膜としてもよく、Ｓｉ
Ｏ2 等の無機絶縁膜と積層して用いてもよい。
【００２５】フッ化炭素系ガスとしてＣ4 Ｆ8 およびＣ
ＨＦ3 を例示したが、ＣＦ4 、Ｃ2Ｆ6 、Ｃ3 Ｆ6 ある
いはＣＨ2 Ｆ2 等を用いることができる。ただし各フッ
化炭素系ガスによりプラズマ中のＣ／Ｆ比が異なるの
で、図２のグラフ中のａ点とｂ点は変動する。これはエ
ッチングガス中にＨ2 やＣＯ等のフッ素化学種捕捉ガス
を混合した場合も同様である。したがって、各種エッチ
ングガス、エッチング条件ごとに予めａ点とｂ点の値を
調べておくことが望ましい。エッチングガス中にＯ2 、
Ｎ2 、ＡｒあるいはＨｅ等の添加ガスを混合した場合も
同様である。
ＨＦ3 を例示したが、ＣＦ4 、Ｃ2Ｆ6 、Ｃ3 Ｆ6 ある
いはＣＨ2 Ｆ2 等を用いることができる。ただし各フッ
化炭素系ガスによりプラズマ中のＣ／Ｆ比が異なるの
で、図２のグラフ中のａ点とｂ点は変動する。これはエ
ッチングガス中にＨ2 やＣＯ等のフッ素化学種捕捉ガス
を混合した場合も同様である。したがって、各種エッチ
ングガス、エッチング条件ごとに予めａ点とｂ点の値を
調べておくことが望ましい。エッチングガス中にＯ2 、
Ｎ2 、ＡｒあるいはＨｅ等の添加ガスを混合した場合も
同様である。
【００２６】本発明は、オフセット絶縁膜加工における
寸法変換差ΔＣＤ低減のみならず、先述した各種被エッ
チング材料層を例えば層間絶縁膜に用いた接続孔加工に
おける寸法変換差低減にも用いることができる。
寸法変換差ΔＣＤ低減のみならず、先述した各種被エッ
チング材料層を例えば層間絶縁膜に用いた接続孔加工に
おける寸法変換差低減にも用いることができる。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
によればレジストマスクの側壁面の角度θを制御する方
法により、被エッチング材料層の寸法変換差ΔＣＤを低
減することができる。したがって、オフセット絶縁膜加
工等の精度が要求されるプラズマエッチング工程を含む
半導体装置を、信頼性よく製造することが可能となる。
によればレジストマスクの側壁面の角度θを制御する方
法により、被エッチング材料層の寸法変換差ΔＣＤを低
減することができる。したがって、オフセット絶縁膜加
工等の精度が要求されるプラズマエッチング工程を含む
半導体装置を、信頼性よく製造することが可能となる。
【図１】本発明の実施例を、その工程順に説明する概略
断面図である。
断面図である。
【図２】レジストマスクの側壁面の角度θと、寸法変換
差ΔＣＤの関係を示すグラフである。
差ΔＣＤの関係を示すグラフである。
【図３】セルフアラインコンタクトの製造工程の前半
を、その工程順に説明する概略断面図である。
を、その工程順に説明する概略断面図である。
【図４】セルフアラインコンタクトの製造工程の後半
を、その工程順に説明する概略断面図である。
を、その工程順に説明する概略断面図である。
【図５】オフセット絶縁膜加工における問題点を、その
工程順に説明する概略断面図である。
工程順に説明する概略断面図である。
１…半導体基板、２…ゲート絶縁膜、３…多結晶シリコ
ン膜、４…高融点金属シリサイド膜、５…オフセット絶
縁膜、６…レジストマスク、７…サイドウォール形成
膜、７ａ…サイドウォールスペーサ、８…層間絶縁膜、
９…セルフアラインコンタクト開口用レジストマスク、
１０…セルフアラインコンタクトホール、１１…側壁堆
積ポリマ
ン膜、４…高融点金属シリサイド膜、５…オフセット絶
縁膜、６…レジストマスク、７…サイドウォール形成
膜、７ａ…サイドウォールスペーサ、８…層間絶縁膜、
９…セルフアラインコンタクト開口用レジストマスク、
１０…セルフアラインコンタクトホール、１１…側壁堆
積ポリマ
Claims (6)
- 【請求項１】 被エッチング材料層上に形成されたレジ
ストマスクをエッチングマスクとし、 フッ化炭素系ガスを含むエッチングガスにより、前記被
エッチング材料層をエッチングする工程を有する半導体
装置の製造方法において、 前記被エッチング材料層表面と、前記レジストマスクの
内側から前記レジストマスクの側壁面とが挟んでなす角
度θは、前記レジストマスクの側壁が順テーパ形状となる範囲
で、 前記エッチングにより、前記レジストマスクの線幅が後
退する角度を超えるものであるとともに、 前記エッチングにより、前記レジストマスクの側壁にフ
ッ化炭素系ポリマが堆積する角度未満であることを特徴
とする半導体装置の製造方法。 - 【請求項２】 被エッチング材料層は、ＳｉＯ2 、Ｓｉ
3 Ｎ4 、ＳｉＯＮ、ＳｉＯＦおよび有機高分子のうちの
いずれかすくなくとも一種であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 被エッチング材料層は、ゲート電極上に
形成するオフセット絶縁膜であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項４】 前記被エッチング材料層をエッチングす
る工程におけるエッチングガスおよびエッチング条件毎
に、前記レジストマスクの角度θを設定することを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項５】 被エッチング材料層上に形成されたレジ
ストマスクをエッチングマスクとし、 フッ化炭素系ガスを含むエッチングガスにより、前記被
エッチング材料層をエッチングする工程を有する半導体
装置の製造方法において、予め、前記被エッチング材料層表面と前記レジストマス
クの内側から前記レジストマスクの側壁面とが挟んでな
す角度θと、当該レジストマスクを用いたエッチングに
よる被エッチング材料層の寸法変換差との関係を得てお
き、 前記関係に基づいて、 前記エッチングにより前記レジス
トマスクの線幅が後退する角度を超え、かつ前記エッチ
ングにより前記レジストマスクの側壁にフッ化炭素系ポ
リマが堆積する角度未満である、前記角度θを設定する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記角度θと前記寸法変換差との関係
は、エッチングガスおよびエッチング条件毎に求められ
ることを特徴とする請求項５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07346596A JP3460436B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07346596A JP3460436B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266196A JPH09266196A (ja) | 1997-10-07 |
| JP3460436B2 true JP3460436B2 (ja) | 2003-10-27 |
Family
ID=13519049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07346596A Expired - Fee Related JP3460436B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3460436B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436773B1 (ko) * | 1997-12-20 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성을 위한 식각 방법 |
| KR100768363B1 (ko) | 1999-06-24 | 2007-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치 |
| US20040087153A1 (en) * | 2002-10-31 | 2004-05-06 | Yan Du | Method of etching a silicon-containing dielectric material |
| KR100706780B1 (ko) * | 2004-06-25 | 2007-04-11 | 주식회사 하이닉스반도체 | 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 |
| JP6243722B2 (ja) * | 2013-12-10 | 2017-12-06 | 東京エレクトロン株式会社 | エッチング処理方法 |
-
1996
- 1996-03-28 JP JP07346596A patent/JP3460436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09266196A (ja) | 1997-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4632371B2 (ja) | 選択的ポリマー蒸着を用いた自己整合コンタクトホール形成方法 | |
| JP3252780B2 (ja) | シリコン層のエッチング方法 | |
| JP2004080033A (ja) | シリコン酸化膜を利用した微細パターン形成方法 | |
| KR20020061480A (ko) | 미세 패턴의 형성 방법, 반도체 장치의 제조 방법 및반도체 장치 | |
| TWI384529B (zh) | 用於ａｒｃ材料之ｃｄ縮小之蝕刻製程 | |
| US7442648B2 (en) | Method for fabricating semiconductor device using tungsten as sacrificial hard mask | |
| US5167762A (en) | Anisotropic etch method | |
| US6753133B2 (en) | Method and manufacturing a semiconductor device having a ruthenium or a ruthenium oxide | |
| US6458284B1 (en) | Method of etching and etch mask | |
| JP3460436B2 (ja) | 半導体装置の製造方法 | |
| US20070123050A1 (en) | Etch process used during the manufacture of a semiconductor device and systems including the semiconductor device | |
| US7060628B2 (en) | Method for fabricating a hard mask polysilicon gate | |
| US20050161640A1 (en) | Etching gas composition for silicon oxide and method of etching silicon oxide using the same | |
| JP2002198362A (ja) | Ｃｈ２ｆ２ガスを用いてコンタクトホールを形成する工程を含む半導体製造方法 | |
| KR100792409B1 (ko) | 텅스텐막을 희생 하드마스크로 이용하는 반도체소자 제조방법 | |
| US5509995A (en) | Process for anisotropically etching semiconductor material | |
| KR100282416B1 (ko) | 반도체소자의제조방법 | |
| US20030049926A1 (en) | Method for manufacturing bit line | |
| KR0139072B1 (ko) | 접촉구멍에 플러그를 형성하는 공정을 갖는 반도체 장치 제조방법 | |
| JP2000077386A (ja) | パターン形成方法 | |
| KR100275934B1 (ko) | 반도체장치의 미세도전라인 형성방법 | |
| KR20050068363A (ko) | 하드 마스크를 이용한 미세 패턴 형성 방법 | |
| KR930008841B1 (ko) | 반도체 제조중 콘택트홀의 형성방법 | |
| KR100291196B1 (ko) | 반도체 장치의 전하저장전극 형성 방법 | |
| JP2872298B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |