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Erfindungsgebiet
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Die
vorliegende Erfindung betrifft die Halbleiterbauelementherstellung
und insbesondere einen Prozeß zum
Herstellen einer integrierten Schaltung (IC), bei denen die Gateleiterdefinition
und Kontaktätzungsverarbeitung
in den Arraybereichen (das heißt DRAM-Einrichtung
dynamischer Direktzugriffsspeicher) des IC separat von jenen durchgeführt werden, die
in den Unterstützungsbereichen
(das heißt
Logikeinrichtung) des IC durchgeführt werden, so daß die Gateleiterlinienbreite
sowohl in den Array- als auch Unterstützungseinrichtungsbereichen
mit oder ohne einen randlosen Diffusionskontakt in dem Array gut gesteuert
wird.
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Allgemeiner Stand der Technik
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Auf
dem Gebiet der Halbleitereinrichtungsherstellung werden kombinierte
Logik-DRAM-Einrichtungen zunehmend wichtig, weil man durch das Koppeln
von Logikeinrichtungen mit DRAM-Zellen eine Einrichtung erhält, die
alle Vorzüge
von DRAMs aufweist, aber die Geschwindigkeit herkömmlicher Logikeinrichtungen,
um Bandbreite und Leistung zu verbessern.
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Bei
kombinierten Einrichtungen ist die Steuerung der Gateleiterlinienbreite
zur Steuerung der Parameter von Metalloxidhalbleiter-Feldeffekttransistoren
(MOSFET) wichtig. Auf einem typischen DRAM- oder eingebetteten DRAM-Chip
gibt es stark verschachtelte Gateleiterlinien der Mindestlinienbreite
und des Mindestabstands in dem Array, während es Gateleiterlinien gibt,
die von anderen Gateleiterlinien außerhalb des Arrays isoliert
oder halb-isoliert sind. Die Steuerung der Gateleiterlinienbreite
ist für die
Feldeffekttransistoren (FETs) kritisch, die innerhalb und außerhalb
des Arrays hergestellt werden. Zusätzlich dazu, daß die von
dem Array eingenommene Fläche
minimiert werden muß,
muß der
Bitleitungskontakt zu den Gateleiterlinien selbstjustiert sein.
Dies erfordert eine relativ dicke Dielektrikumskappe auf dem Gateleiter.
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Traditionellerweise
werden alle Gateleiterformen auf einem DRAM-Chip durch einen kritischen
Lithographieschritt, eine Einzelmaskenätzung und eine Einzelgateätzung sowohl
in verschachtelten als auch nichtverschachtelten Bereichen des Chips
definiert. Die Prozesse nach dem Stand der Technik sind für die Steuerung
der Arraylinienbreite optimiert, um simultan einen randlosen Kontakt
und eine enge Arraygateleiterlinienbreitentoleranz zu erzielen,
aber nicht den eng beabstandeten Gateleiterlack zu überbrücken. Trotz
dieser Optimierungen sind Prozesse nach dem Stand der Technik für die Unterstützungstransistorlinienbreitentoleranzen
nicht optimal.
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Beispielsweise
reduziert die über
dem Gateleiter in den Arraybereichen erforderliche dicke Nitridkappe
Linienbreitentoleranzen in den Unterstützungsbereichen. Der Lack,
der ARC (Antireflexbeschichtung), die Expositionsbedingungen und
Maskenöffnungsätzung sind
für gleiche
Arraylinie/gleichen Arrayabstand bei minimalen Abmessungen optimiert.
Im Stand der Technik ist jedoch die Optimierung der Unterstützungsgateleiterlinienbreitentoleranz
nicht berücksichtigt.
Die Dicke der Dielektrikumskappe, die Gateleiterlithographie und
die Gateleitermaskenöffnungsätzung sind
die Hauptbeiträge zu
der Steuerung der Gateleiterlinienbreite.
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Die
derzeitige Verarbeitung von DRAM-Strukturen in den Arraybereichen
leidet darüber
hinaus unter schlechter VT-(Schwellwertspannung)-Toleranz
von Arrayeinrichtungen mit kleiner Geometrie. Standardskalierungsregeln,
die eine erhöhte
Muldendotierungskonzentration erfordern, verursachen auch stärkere elektrische
Felder, die für
die mehreren Leckagebeschränkungen
auf den DRAM-Arraystrukturen abträglich sind. Außerdem behindert
der enge Abstand zwischen den Wortleitungen standardmäßige Halo-Implantierungen,
und es gibt selbst mit dem Nur-Bitleitung-Halo-Implantierungsverfahren
Grenzen. Folglich besteht ein starker Bedarf nach selbstjustierten
Halo-Verfahren in dem dichten DRAM-Array.
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Angesichts
der hier oben erwähnten
Mängel bezüglich der
kombinierten Logik-DRAM-Verarbeitung nach dem Stand der Technik
besteht ein fortwährender
Bedarf nach Entwicklung eines neuen und verbesserten Verarbeitungsverfahrens,
das eine enge effektive Gatelänge
Leff, Toleranz in den Unterstützungsein-richtungen
sowie eine verbesserte VT-Toleranz in den
Arrayeinrichtungen liefert.
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Eine
gute Steuerung der Gateleiterlinienbreite wird benötigt zum:
(i) Steuern des Subschwellwertleckagestroms des DRAM-Zugriffstransistors
in den Arraybereichen, weil ein Gateleiter, der zu schmal ist, zu
einem hohen Leckagestrom führen
kann (wenn der Transistor ausgeschaltet ist) und damit zum Verkürzen der
Haltezeit für
das Auffrischen der Speicherzelle; (ii) Steuern des Einschaltstroms
des DRAM-Zugriffstransistors
in den Arraygebieten, da ein Gateleiter, der zu breit ist, zu einem
unzureichenden Einrichtungsstrom und reduziertem Signalspielraum
führen
kann; und (iii) Erhalten von Gateleitermustern in den Unterstützungsbereichen,
die die korrekte Breite aufweisen, weil ein Gateleiter, der zu breit
ist, bewirkt, daß der
Schalter langsamer zwischen Logikpegeln schaltet, und ein Gateleiter,
der zu schmal ist, zu einem unerwünscht hohen Leckagestrom führt, wenn
der Transistor ausgeschaltet ist.
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Kurze Darstellung der Erfindung
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Eine
Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung
eines Verfahrens zum Herstellen eines Halbleiter-IC, bei dem die
Gateleiterlinienbreite sowohl in den Arraybereichen als auch in
den Unterstützungsbereichen
des Halbleiter-IC gut gesteuert ist, während gleichzeitig ein randloser
Kontakt in den Arraybereichen bereitgestellt wird.
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Eine
weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung
eines Verfahrens zum Herstellen eines Halbleiter-IC, bei dem die
Array-VT-Toleranz verbessert ist.
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Diese
und weitere Aufgaben und Vorteile werden in der vorliegenden Erfindung
durch die Nutzung von zwei verschiedenen Gateleiter-Dielektrikumskappen
erzielt. Die verschiedenen Gateleiter-Dielektrikums-kappen werden
in den Array- und Unterstützungseinrichtungsgebieten
verwendet, so daß der
Bitleitungskontakt in dem Arraygebiet hergestellt werden kann, aber
eine dünnere
Hartmaske zur besseren Linienbreitensteuerung in dem Unterstützungseinrichtungsgebiet
verwendet werden kann.
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Die
dünnere
Dielektrikumskappe wird während
der Unterstützungsmaskenätzung zu
Dielektrikumsabstandshaltern in den Arrayeinrichtungsgebieten umgewandelt.
Diese Dielektrikumsabstandshalter gestatten, daß die Arraygateleiter-Lacklinie
kleiner ausgeführt
wird als die endgültige
Gateleiterlinienbreite und der Lacklinienabstand breiter ist als
der endgültige
Arraylinienabstand. Dies verbreitert das Arraygateleiter-Verarbeitungsfenster.
Somit verbessert die zweite Dielektrikumskappenschicht die Linienbreitensteuerung
für die
Unterstützungseinrichtungen
und die Arrayeinrichtungen. Zwei separate Gateleiterlithographieschritte
und Gateleiterdielektrikumsätzungen
werden in der vorliegenden Erfindung durchgeführt, um die Gateleiterlinienbreitensteuerung
sowohl in den Array als auch Unterstützungseinrichtungsgebieten
zu optimieren. Die Gateleiter in den Array- und Unterstützungseinrichtungsgebieten werden
simultan geätzt,
um die Produktionskosten zu reduzieren.
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Die
vorliegende Erfindung nach Anspruch 1 betrifft ein Verfahren, das
die folgenden Schritte umfaßt:
- (a) Ausbilden eines Gateleiterstapels auf einer Oberfläche eines
Gatedielektrikums, wobei das Gatedielektrikum auf einer Oberfläche eines
Halbleitersubstrats mit mindestens einem Arrayeinrichtungsgebiet
und mindestens einem Unterstützungseinrichtungsgebiet
ausgebildet ist;
- (b) Ausbilden einer ersten Gatedielektrikumskappe auf dem Gateleiterstapel
in dem mindestens einen Arrayeinrichtungsgebiet;
- (c) selektives Strukturieren und Ätzen der ersten Gatedielektrikumskappe
in dem mindestens einen Arrayeinrichtungsgebiet, wobei die erste Gatedielektrikumskappe
nicht in dem mindestens einen Unterstützungseinrichtungsgebiet vorliegt;
- (d) Ausbilden einer zweiten Gatedielektrikumskappe auf allen
exponierten Oberflächen
in dem mindestens einen Arrayeinrichtungsgebiet und in dem mindestens
einen Unterstützungseinrichtungsgebiet,
wobei die zweite Gatedielektrikumskappe dünner ist als die erste Gatedielektrikumskappe;
- (e) selektives Ätzen
der zweiten Gatedielektrikumskappe in dem mindestens einen Arrayeinrichtungsgebiet
und in dem mindestens einen Unterstützungseinrichtungsgebiet, wobei
die zweite geätzte
Gatedielektrikumskappe in dem mindestens einen Unterstützungseinrichtungsgebiet
als eine Gateleitermaske dient; und
- (f) simultanes Ätzen
exponierter Oberflächen
des Gateleiterstapels sowohl in dem mindestens einen Arrayeinrichtungsgebiet
als auch in dem mindestens einen Unterstützungseinrichtungsgebiet, an
dem Gatedielektrikum anhaltend, wobei das simultane Ätzen mehrere
strukturierte Gatestapel sowohl in dem mindestens einen Arrayeinrichtungsgebiet
als auch dem mindestens einen Unterstützungseinrichtungsgebiet liefert.
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Die
durch die Schritte (a)–(f)
bereitgestellte Struktur kann dann einer herkömmlichen Ionenimplantierung
unterzogen werden, die Diffusionsgebiete in dem Substrat bildet,
und beim Ausbilden der randlosen Bitleitungskontakte kann auch eine
andere herkömmliche
Nach-Gatestapelverarbeitung verwendet werden.
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Kurze Beschreibung der Zeichnungen
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1–6 sind
Querschnittsansichten, die die grundlegenden Verarbeitungsschritte
der vorliegenden Erfindung zeigen.
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7 ist
eine Querschnittsansicht, die die Struktur von 6 nach
der Abstandshalterausbildung in den Array- und Unterstützungseinrichtungsgebieten
der Struktur veranschaulicht.
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8–10 sind
Querschnittsansichten, die ein alternatives Beispiel darstellen,
wobei in der Struktur randlose Bitleitungskontakte ausgebildet sind.
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11–14 sind
Querschnittsansichten, die ein zweites Beispiel der vorliegenden
Erfindung veranschaulichen, wobei das Array- und Unterstützungsleitermaterial
separat geätzt
werden.
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15–26 sind
Querschnittsansichten, die ein drittes Beispiel der vorliegenden
Erfindung veranschaulichen, wobei die Unterstützungseinrichtung Polysiliziumgates
während
der Source-/Drainimplantierung dotiert werden können, wie dies für das Ausbilden
von Gates mit doppelter Austrittsarbeit übliche Praxis ist.
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27–29 sind
Querschnittsansichten, die ein viertes Beispiel der vorliegenden
Erfindung veranschaulichen, wobei der randlose Kontakt in dem Array
mit der gleichen Maske dotiert werden kann, die zum Definieren der
Unterstützungsgatemuster
verwendet wird.
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Ausführliche Beschreibung der Erfindung
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Die
vorliegende Erfindung, die ein Verfahren zum Definieren von Gateleitern
sowohl in Array- als auch Unterstützungseinrichtungsgebieten
einer integrierten Halbleiterschaltung betrifft, wird nun unter Bezugnahme
auf die Zeichnungen, die der vorliegenden Anmeldung beiliegen, ausführlicher
beschrieben. Es sei angemerkt, daß bei den beiliegenden Zeichnungen
gleiche Bezugszahlen zum Beschreiben gleicher und/oder entsprechender
Elemente verwendet werden.
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Bezugnahme
erfolgt zuerst auf die 1–6, die die
grundlegenden Verarbeitungsschritte veranschaulichen, die bei einem
ersten Beispiel der vorliegenden Erfindung beim Herstellen eines
Halbleiter-IC eingesetzt werden, bei dem die Gateleiterlinienbreite
sowohl in den Array- als auch Unterstützungseinrichtungsgebieten
gut gesteuert ist. Insbesondere zeigt 1 eine anfängliche
Struktur, die ein Halbleitersubstrat 10, ein Gatedielektrikum 12 und
einen Gateleiterstapel 14 umfaßt. Die Struktur ist aufgebrochen,
um mindestens ein Arrayeinrichtungsgebiet 20 und mindestens
ein Unterstützungseinrichtungsgebiet 22 zu
enthalten. Es wird angemerkt, daß in den Zeichnungen der vorliegenden Erfindung
zwar nur eines von jedem Einrichtungsgebiet gezeigt ist, das erfindungsgemäße Verfahren auch
in Fällen
arbeitet, wo mehrere Array- und Unterstützungseinrichtungsgebiete in
der Struktur vorliegen. In 1 enthält der Gateleiterstapel
eine (dotierte oder undotierte) Polysiliziumschicht 16 und
Silizidschicht 18. Es wird angemerkt, daß der Gateleiterstapel
jedes Leitermaterial oder Kombinationen aus leitenden Schichten
umfassen kann, einschließlich unter
anderem: Metallgates wie W/WN und W oder Polysilizium- und Metallschichten.
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Die
in 1 gezeigte Struktur wird unter Verwendung von
dem Fachmann wohlbekannten herkömmlichen
Verarbeitungstechniken hergestellt, und die Struktur besteht aus
herkömmlichen
Materialen, die in der Technik wohlbekannt sind.
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Beispielsweise
besteht das in der vorliegenden Erfindung verwendete Substrat 10 aus
einem beliebigen halbleitenden Material, einschließlich unter anderem:
Si, Ge, SiGe, GaP, InAs, InP und alle andere III/V-Verbindungshalbleiter.
Das Substrat kann auch aus einem beschichteten Halbleiter wie etwa Si/SiGe,
Si/SiO2/Si oder Silizium-auf-Isolatoren (SOIs)
bestehen. Das Substrat kann je nach dem Typ von Einrichtung oder
Einrichtungen, die hergestellt werden sollen, vom n- oder p-Typ sein.
Zudem kann das Substrat verschiedene Isolationsgebiete wie STI-Gebiete
(shallow trench isolation – flache
Grabenisolation), LOCOS-Gebiete (local oxidation of silicon – lokale
Oxidation von Silizium) oder andere gleiche Isolationsgebiete, die
entweder in dem Substrat oder auf einer Oberfläche davon ausgebildet sind,
enthalten.
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Das
Substrat kann auch Grabenkondensatoren wie etwa Tiefgrabenkondensatoren,
die in den Arraygebieten der Struktur ausgebildet sind, umfassen.
Der Deutlichkeit halber sind die Isolationsgebiete und Grabenkondensatoren
in den Zeichnungen der vorliegenden Erfindung nicht gezeigt, sollen
aber dennoch innerhalb des Substrats 10 enthalten sein. Unter
den verschiedenen obenerwähnten
Substraten wird bevorzugt, daß das
Substrat 10 aus Si besteht und daß das Arrayeinrichtungsgebiet
mindestens ein STI-Gebiet und mindestens einen Tiefgrabenkondensator
enthält.
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Es
wird angemerkt, daß die
vorliegende Erfindung gleichermaßen gut mit einer belieben
Stapelkondensatorstruktur funktioniert, und sie nicht auf jene beschränkt, die
einen Tiefgraben enthalten. Beispielsweise funktioniert die vorliegende
Erfindung gut auf jedem IC, wo gut gesteuerte Gateleiterlinienbreiten
gleichzeitig in einem Arraygebiet und einem Unterstützungsgebiet
erforderlich sind.
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Das
Gatedielektrikum 12 wird auf einer Oberfläche des
Substrats 10 unter Verwendung eines herkömmlichen
thermischen Aufwachsprozesses ausgebildet. Alternativ kann das Gatedielektrikum
auf der Oberfläche
des Substrats 10 unter Verwendung eines herkömmlichen
Abscheidungsprozesses wie etwa chemische Abscheidung aus der Dampfphase (CVD),
plasmaunterstütztes
CVD, Aufdampfung oder Sputtern ausgebildet werden. Das Gatedielektrikum besteht
in der Regel aus einem Oxid wie etwa SiO2, und
seine Dicke ist für
die vorliegende Erfindung unkritisch. Das Gatedielektrikum besitzt
in der Regel jedoch eine Dicke von etwa 2 bis etwa 10 nm, wobei eine
Dicke von etwa 5 bis etwa 7 nm besonders bevorzugt ist.
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Für die in
der vorliegenden Anwendung gezeigte Struktur besteht der Gateleiterstapel 14,
der auf dem Gatedielektrikum 12 ausgebildet ist, aus der Polysiliziumschicht 16 und
der Silizidschicht 18. Es sei auch angemerkt, daß, obwohl
eine Darstellung für diese
Art von Gateleiterstapel vorgesehen ist, andere Gateleiterstapel
in der vorliegenden Erfindung verwendet werden können. Der Gateleiterstapel
wird ausgebildet, indem zuerst eine (dotierte oder undotierte) Polysiliziumschicht 16 unter
Verwendung eines herkömmlichen
Abscheidungsprozesses wie etwa CVD, plasmaunterstütztes CVD,
Aufschleuderbeschichtung und anderen gleichen Abscheidungsprozessen
ausgebildet wird. Wenn ein dotiertes Polysilizium abgeschieden werden
soll, kann ein herkömmlicher
In-situ-Dotierungsabscheidungsprozeß oder eine
Abscheidung gefolgt von einer Ionenimplantierung durchgeführt werden.
Die in der vorliegenden Erfindung verwendete Polysiliziumschicht
besitzt in der Regel eine Dicke von etwa 50 bis etwa 100 nm, wobei
eine Dicke von etwa 60 bis etwa 80 nm besonders bevorzugt ist.
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Als
nächstes
wird ein stärker
leitendes Material wie etwa Wolframsilizid, WSix,
wobei x in der Regel zwischen 2 und 2,8 liegt, unter Verwendung
eines herkömmlichen
Abscheidungsprozesses wie etwa Sputtern, CVD, Plattieren oder Aufdampfen
abgeschieden. Die Dicke der Silizidschicht ist für die vorliegende Erfindung
unkritisch, doch besitzt sie in der Regel eine Dicke von etwa 30
bis etwa 60 nm.
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Alternativ
wird ein leitendes Metall wie etwa W, Co oder Ti auf der Oberfläche der
Polysiliziumschicht unter Verwendung eines herkömmlichen Abscheidungsprozesses
wie etwa Sputtern, CVD, Plattieren oder Aufdampfen ausgebildet,
und danach wird die Metallschicht einem Temperungsprozeß unterzogen,
der in der Lage ist, die Metallschicht in eine Metallsilizidschicht
zu konvertieren. Eine etwaige verbleibende Metallschicht, die nicht
siliziert ist, kann unter Verwendung eines herkömmlichen naßchemischen Ätzprozesses
von der Struktur entfernt werden. Die Dicke der Silizidschicht ist
für die
vorliegende Erfindung unkritisch, doch besitzt sie in der Regel eine
Dicke von etwa 30 bis etwa 60 nm.
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Es
wird angemerkt, daß eine
in den 1–6 nicht
gezeigte Barrierenschicht, die aus einem Nitrid wie etwa WN, TaN,
TiN, Ti oder Mehrfachschichten davon besteht, zwischen der Polysiliziumschicht
und der Silizidschicht ausgebildet sein kann. Diese fakultative
Barrierenschicht, die in einer nachfolgenden Zeichnung als Bezugszahl 17 bezeichnet
ist, wird durch herkömmliche
Abscheidungsprozesse wie etwa CVD, plasmaunterstütztes CVD, Sputtern, Plattieren
oder Aufdampfung gebildet, und sie besitzt in der Regel eine Dicke
von etwa 1 bis etwa 10 nm.
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Alternativ
kann das Polysilizium durch eine Schicht aus leitendem Metall wie
etwa W mit einer Barriere ersetzt werden, falls dies notwendig ist,
um das Gatedielektrikum zu schützen.
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Alternativ
könnte
das Polysilizium als die einzige Schicht des Gateleiters verwendet
werden.
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Eine
erste Gatedielektrikumskappe 24 wird auf mindestens dem
Gateleiterstapel im Arrayeinrichtungsgebiet 20 ausgebildet.
In 2, die ein Beispiel der vorliegenden Erfindung
darstellt, wird die erste Gatedielektrikumskappe sowohl in den Array- als auch Unterstützungseinrichtungsgebieten
ausgebildet. Bei einem weiteren Beispiel der vorliegenden Erfindung,
in diesen Zeichnungen nicht gezeigt, wird die erste Dielektrikumskappe
nur in den Arrayeinrichtungsgebieten der Struktur ausgebildet. Wenn
ein derartiges Beispiel eingesetzt wird, wird das Dielektrikum in
allen Gebieten abgeschieden, wobei eine herkömmliche blockierende Maske
in den Arrayeinrichtungsgebieten vorliegen muß, und das Dielektrikum wird
von den offenenen Bereichen der Blockmaske aus, die alle Unterstützungsgebiete
und Nicht-Gatebereiche der Arrayeinrichtungsgebiete enthalten, geätzt.
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Die
erste Dielektrikumskappe wird unter Verwendung eines herkömmlichen
Abscheidungsprozesses wie etwa CVD, plasmaunterstütztes CVD, Aufdampfen,
Sputtern, reaktives Sputtern oder andere gleiche Abscheidungsprozesse
ausgebildet. Die erste Dielektrikumskappe besteht aus einem Nitrid, zum
Beispiel Si3N4,
einem Oxid, zum Beispiel SiO2, oder einem
gleichen Material, das in der Lage ist, als Hartmaskierungsschicht
zu dienen, und einem Isolator. Die Dicke der ersten Dielektrikumskappe
ist für die
vorliegende Erfindung unkritisch, doch sollte ihre Dicke größer sein
als eine zweite Dielektrikumskappe, die danach auf der Struktur
ausgebildet werden soll. Die erste Dielektrikumskappe besitzt in
der Regel eine Dicke von etwa 50 bis etwa 100 nm.
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3 veranschaulicht
die Struktur nach dem selektiven Strukturieren und Ätzen der
ersten Dielektrikumgskappenschicht in dem Arrayeinrichtungsgebiet
der Struktur. Wie in 3 gezeigt ist, entfernt der Ätzungsprozeß die erste
Dielektrikumskappe in dem Unterstützungseinrichtungsgebiet. Die
in 3 gezeigte Struktur wird ausgebildet durch Verwenden
eines Gateleiterlithographieprozesses, der für das Array optimiert ist.
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Gemäß der vorliegenden
Erfindung ist die entwickelte Linienbreite kleiner eingestellt als
die Anforderung für
die letzte Polysiliziumlinienbreite, was das Arraygateleiter-Verarbeitungsfenster
verbreitert. Spezifisch wird die Struktur in 3 ausgebildet durch
Aufbringen eines herkömmlichen
Fotolacks auf mindestens das Arrayeinrichtungsgebiet der Struktur, Strukturieren
des Fotolacks, Entwickeln der Struktur und Ätzen durch die erste Dielektrikumskappe.
Das Ätzen
wird ausgeführt
unter Verwendung eines beliebigen Trockenätzprozesses wie etwa reaktives
Ionenätzen
(RIE), Plasmaätzen
oder Ionenstrahlätzen. Wie
oben angeführt
wird während
dieses Ätzprozesses
die erste Dielektrikumskappe, falls sie in dem Unterstützungseinrichtungsgebiet
anwesend ist, ebenfalls von der Struktur entfernt. Der Ätzprozess
kann selektiv zu dem Gateleitermaterial sein, und alternativ kann
der Ätzprozeß auch einen
Abschnitt der oberen Gateleiterschicht entfernen.
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Nach
dem obenerwähnten Ätzprozeß wird der
strukturierte Fotolack in dem Arrayeinrichtungsgebiet unter Verwendung
eines herkömmlichen
Ablöseprozesses
abgelöst,
wodurch man die in 3 gezeigte gemusterte Struktur
erhält.
Es wird angemerkt, daß dieser
Schritt der vorliegenden Erfindung die Gateleiter-Hartmaske-/Dielektrikumskappe
für randlose
Kontakte in den Arrayeinrichtungsgebieten definiert, während gleichzeitig
die erste Dielektrikumskappe in den Unterstützungseinrichtungsgebieten entfernt
wird.
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Als
nächstes
wird auf allen exponierten Oberflächen in den Array- und Unterstützungseinrichtungsgebieten,
wie in 4 gezeigt, eine zweite Dielektrikumskappe ausgebildet.
Gemäß der vorliegenden
Erfindung ist die zweite Dielektrikumskappe dünner als die erste Dielektrikumskappe.
Eine typische Dicke für
die zweite Dielektrikumskappe liegt zwischen etwa 10 und etwa 30
nm. Es wird angemerkt, daß die
zweite Dielektrikumskappe als Seitenwandabstandshalter in den Arrayeinrichtungsgebieten
und als eine Hartmaskierungs-schicht in den Unterstützungseinrichtungsgebieten
dient.
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Die
zweite Dielektrikumskappe wird unter Verwendung des gleichen oder
eines anderen Abscheidungsprozesses ausgebildet, wie er beim Ausbilden
der ersten Dielektrikumskappe 24 verwendet wurde. Zudem
kann die zweite Dielektrikumskappe aus dem gleichen oder einem anderen
dielektrischen Material wie die erste Dielektrikumskappe ausgebildet
werden. Bei einem Beispiel der vorliegenden Erfindung besteht die
zweite Dielektrikumskappe aus Si3N4. Bei einem andere Beispiel der vorliegenden Erfindung
besteht die zweite Dielektrikumskappe aus einem aus TEOS (Tetraethylorthosilikat)
gebildeten Oxid. Bei noch einem weiteren Beispiel der vorliegenden
Erfindung besteht die zweite Dielektrikumskappe aus einer Doppelschicht,
die Si3N4 und ein
dotiertes Silikatglas wie etwa Bor-dotiertes Silikatglas umfaßt.
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Es
wird angemerkt, daß die
zweite Dielektrikumskappe in den Arrayeinrichtungsgebieten zu Abstandshaltern
ausgebildet ist, die den Gateleiter in den Arraygebieten gegenüber einer
folgenden Bitleitungskontaktätzung
schützen.
Bei einem Beispiel der vorliegenden Erfindung wird ein Oxid als
die zweite Dielektrikumskappe verwendet, da Oxid leichter zu strukturieren
ist als Nitrid, wodurch man eine noch bessere Gateleiter-Linienbreitensteuerung
erhält. Wenn
eine Doppelschicht aus Si3N4 und
dotiertem Silikatglas verwendet wird, wird das dotierte Silikatglas in
der Regel nach der Ausbildung des Arrayabstandshalters und der Gateleiterätzung mit
einem herkömmlichen
naßchemischen Ätzprozeß entfernt.
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Alternativ
kann das zweite Dielektrikum nur als Hartmaske für die Unterstützungseinrichtungsgebiete
verwendet werden. In diesem Fall wird das zweite Dielektrikum 26 während des
Unterstützungsgateätzens in
dem Arraygebiet vollständig
entfernt. Keine Abstandshalter werden in dem Array ausgebildet,
und die Arraylinienbreite wird durch die Breite (24) des
ersten Dielektrikums im Gebiet 20 bestimmt.
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Es
wird nun auf 5 bezug genommen, die die Struktur
nach dem Ausführen
eines herkömmlichen
anisotropischen Ätzprozesses
darstellt, der an der Silizidschicht des Gateleiterstapels stoppt.
Der in der vorliegenden Erfindung verwendete anisotrope Ätzprozeß bildet
eine Hartmaskierungsschicht (siehe Bezugszahl 26 in 5)
für die
Gateleiterliniendefinition und verbreitert die Gateleiterlinien
in den Arraygebieten, um die korrekte endgültige Arraypolysiliziumbreite
zu erzielen.
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Nach
dem anisotropen Ätzschritt
wird die in 5 gezeigte Struktur einem Ätzprozeß unterzogen,
der exponierte Oberflächen
des Gateleiterstapels selektiv sowohl in den Array- als auch Unterstützungseinrichtungsgebieten
der Struktur entfernt und an dem Gatedielektrikum stoppt, um die
in 6 gezeigte Struktur bereitzustellen. Der bei diesem
Schritt der vorliegenden Erfindung eingesetzte Ätzprozeß ist selektiv gegenüber den
Dielektrikumskappen und dem darunterliegenden Gatedielektrikum.
Das selektive Ätzen,
das an oder in der Gatedielektrikumsschicht stoppen kann, wird unter
Einsatz eines der obenerwähnten
Trockenätzprozesse
wie etwa RIE ausgeführt.
Es wird angemerkt, daß Abstandshalter 26 in
dem Arraygebiet auf die vertikalen Seitenwände von strukturierten Schichten 16 und 18 ausgerichtet sind.
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An
diesem Punkt der Bearbeitung können Diffusionsgebiete
unter Verwendung herkömmlicher Ionenimplantierungstechniken
in dem Substrat ausgebildet werden, oder alternativ können die
Diffusionsimplantierungen einer nachfolgenden Abstandshalterausbildung
an den Gategebieten ausgebildet werden. An diesem Punkt der vorliegenden
Erfindung können
auch VT-, Halo-, Taschen- und/oder Erweiterungsimplantierungen
vorgenommen werden. Es wird angemerkt, daß die durch diese Implantierungen
erzeugten verschiedenen Diffusionsgebiete der Übersichtlichkeit halber in
den Zeichnungen der vorliegenden Erfindung weggelassen worden sind.
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Es
wird betont, daß die
in 6 gezeigte Struktur unter Einsatz der grundlegenden
Prozeßschritte
der vorliegenden Erfindung ausgebildet wird. Die folgende Beschreibung
und die entsprechenden Figuren betreffen zusätzliche Verarbeitungsschritte, die
in der vorliegenden Erfindung eingesetzt werden können, oder
alternativ betreffen die folgende Beschreibung und die entsprechenden
Figuren verschiedene Beispiele, die in der vorliegenden Erfindung
verwendet werden können.
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7 zeigt
eine Struktur, bei der Siliziumnitridabstandshalter 28 an
den vertikalen Seitenwänden der
Gategebiete sowohl in den Array- als auch Unterstützungseinrichtungsgebieten
ausgebildet sind. Die Siliziumnitridabstandshalter werden durch
herkömmliche
Techniken ausgebildet, einschließlich der Abscheidung, z. B.
LPCVD, von Siliziumnitrid und Ätzen,
z. B. RIE. Es liegt ebenfalls innerhalb der Überlegung der vorliegenden
Erfindung, Abstandshalter 28 in den Arraygebieten der Struktur
nur in Bereichen zwischen benachbarten Gategebieten auszubilden. Wenn
ein derartiges Beispiel verwendet wird, werden Abstandshalter 28 ausgebildet,
indem die Siliziumnitridschicht auf allen exponierten Oberflächen der Struktur
ausgebildet wird, dann wird eine Fotolackmaske (oder dielektrisches
Material) auf die Siliziumnitridschicht aufgebracht und die Maske
wird selektiv strukturiert, um das Siliziumnitrid in Bereichen zwischen
benachbarten Gategebieten zu exponieren. Dann erfolgt ein Ätzen, und
danach wird die Maske abgelöst.
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Die 8–10 zeigen
ein Beispiel der vorliegenden Erfindung, bei dem randlose Kontakte in
der in 7 gezeigten Struktur ausgebildet sind. Insbesondere
wird, wie in 8 gezeigt, dielektrisches Material 30 wie
etwa Bor-Phosphor-Silikatglas (BPSG) oder Bor-Silikatglas (BSG) unter Verwendung herkömmlicher
Techniken wie etwa Aufschleudern, CVD oder HDP-CVD (high density
plasma CVD) auf allen exponierten Oberflächen der Struktur sowohl in
den Array- als auch Unterstützungseinrichtungsgebieten
abgeschieden, und danach wird eine herkömmliche kritische Maske 32 auf
dem dielektrischen Material 30 ausgebildet.
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Die
kritische Maske wird dann in den Arrayeinrichtungsgebieten strukturiert,
um ein Muster in der Struktur zwischen Gategebieten bereitzustellen, und
danach wird RIE oder ein anderer gleicher Trockenätzungsprozeß durchgeführt, um Öffnungen 34 für die nachfolgende
Ausbildung von randlosen Bitleitungskontakten auszubilden, siehe 9.
Diese randlosen Kontakte werden oftmals für Bitleitungskontakte in einer
DRAM-Zelle verwendet. Dotierstoffe können gegebenenfalls zum Senken
des Kontaktwiderstands in dem Bitleitungskontakt implantiert werden.
Der Lack wird dann abgelöst,
und ein leitendes Material wie etwa W, Pt, Cu, Au und Ag wird unter Verwendung
von CVD, Sputtern, Plattieren, Aufdampfen oder irgendeinem anderen
gleichen Abscheidungsprozeß in
den Öffnungen
abgeschieden. Nach der Abscheidung des leitenden Materials wird der
Lack abgelöst
und die Struktur zur Oberseite der Gategebiete planarisiert, wodurch
man die in 10 dargestellte Struktur erhält. Insbesondere
enthält
die in 10 gezeigte Struktur Gebiete
aus dielektrischem Material 30 und Gebiete aus Bitleitungskontakten 36,
die randlos sind.
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An
diesem Punkt des Prozesses der vorliegenden Erfindung können ein
herkömmlicher
Gatekontakt und/oder Diffusionskontakte unter Verwendung von dem
Fachmann wohlbekannten herkömmlichen
Techniken ausgebildet werden.
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Es
wird nun auf die 11–14 bezug genommen,
die ein zweites Beispiel der vorliegenden Erfindung veranschaulichen.
Bei diesem Beispiel erfolgt das Gateleiterätzen in den Array- und Unterstützungseinrichtungsgebieten
in separaten Schritten. Zudem werden die zur Ausbildung der in 4 gezeigten
Struktur führenden
Verarbeitungsschritte zuerst in diesem Beispiel der vorliegenden
Erfindung durchgeführt.
Als nächstes
wird eine Blockmaske gebildet, bevorzugt unter Verwendung eines
(in diesen Zeichnungen nicht gezeigten) strukturierten Fotolacks
mit einer unkritischen Mittel-UV-Maske auf der Struktur, um die
Arrayeinrichtungsgebiete exponiert zu lassen, während die Unterstützungseinrichtungsgebiete
geschützt
werden. Die exponierten Bereiche werden dann einem Ätzprozeß, d. h.
RIE, unterzogen, der den Gateleiter ätzt, aber nicht die Dielektrikumskappe,
d. h. dielektrische Schicht 12. Der Fotolack wird danach
durch herkömmliche
Techniken abgelöst,
wodurch man die in 11 gezeigte Struktur erhält. Man
beachte, daß das
Gategebiet in dem Array durch die Dielektrikumskappe und Abstandshalter
definiert wurde.
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Die
Barriereschicht 28 und eine Schicht aus dotiertem Silikatglas
oder einem anderen gleichen Dielektrikum 30 werden dann
auf allen exponierten Oberflächen
in den Array- und Unterstützungseinrichtungsgebieten
abgeschieden, wodurch die in 12 gezeigte
Struktur entsteht. Dies bildet eine dielektrische Maskierungsschicht
in den Unterstützungseinrichtungsgebieten
und füllt
die Gebiete zwischen den Gateleiterlinien in den Arrayeinrichtungsgebieten.
Als nächstes
erfolgt ein herkömmlicher
Lithographieschritt, um Muster für
die Unterstützungsgebiete
zu bilden, er blockt aber die Arraygebiete. Das Dielektrikum 30 wird
unter Verwendung von RIE oder einem anderen gleichen Trockenätzprozeß in den
Unterstützungsgebieten,
aber nicht in den Arrayeinrichtungsgebieten geätzt. Der Lack wird dann abgelöst, und
der Unterstützungseinrichtungsgateleiter wird
selektiv zum dielektrischen Material 30 und Gatedielektrikum 12 geätzt, wodurch
man die in 13 gezeigte Struktur erhält. Als
nächstes
wird dielektrisches Material 30 unter Verwendung von in
der Technik wohlbekannter herkömmlicher
Ablöseverarbeitung
sowohl in den Unterstüzungs-
als auch Arrayeinrichtungsgebieten entfernt, wodurch man die in 14 gezeigte
Struktur erhält.
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Das
dritte Beispiel der vorliegenden Erfindung wird nun unter Bezugnahme
auf 15–26 eingehender
beschrieben. Gemäß diesem
Beispiel der vorliegenden Erfindung wird zuerst eine Struktur wie
etwa in 15 gezeigt ausgebildet. Insbesondere
umfaßt
die in 15 gezeigte Struktur ein Substrat 10,
ein Gatedielektrikum 12 und einen Gateleiterstapel 14,
der eine undotierte Polysiliziumschicht 16, eine fakultative
Barrierenschicht 17 und eine Silizidschicht 18 umfaßt. Zusätzlich zu
einer Silizidschicht kann die in 15 gezeigte
Struktur ein leitendes Material wie etwa W anstelle der Silizidschicht 18 verwenden.
Diese Struktur wird unter Einsatz der beim Ausbilden der in 1 gezeigten Struktur
eingesetzten verschiedenen Prozeßschritte ausgebildet.
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Die
erste Dielektrikumskappe 24 wird dann auf dem in 15 gezeigten
Gateleiterstapel unter Einsatz der obenerwähnten Materialien und Bearbeitungstechniken
ausgebildet, und danach erfolgen eine Lithographie und ein Ätzen, um
die in 16 gezeigte Struktur zu bilden.
Gemäß diesem
Aspekt der vorliegenden Erfindung entfernt der Ätzprozeß die nichtexponierte Dielektrikumskappe 24 und
das Silizid 18 in den Arrayeinrichtungsgebieten sowie den Unterstützungseinrichtungsgebieten.
Wenngleich das Ätzen
so gezeigt ist, daß es
an der fakultativen Barrierenschicht 17 stoppt, kann der Ätzprozeß an der
Polysiliziumschicht 16 stoppen, wodurch exponierte Abschnitte
der fakultativen Barrierenschicht sowohl in den Array- als auch
Unterstützungseinrichtungsgebieten
vollständig
entfernt werden. Es wird angemerkt, daß in 16 die
Gateleiter in den Arrayeinrichtungsgebieten an diesem Punkt des
Prozesses teilweise geätzt
worden sind.
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Wie
in 17 gezeigt, wird die zweite Dielektrikumskappe 26 auf
allen exponierten Oberflächen
der Struktur unter Einsatz eines der zuvor erwähnten Abscheidungsprozesse
ausgebildet. Eine (in den Zeichnungen nicht gezeigte) Mittel-UV-Maske wird
dann in den Unterstützungseinrichtungsgebieten
ausgebildet, jene Gebiete blockierend. Als nächstes wird ein Ätzprozeß wie oben
erwähnt
in den Arrayeinrichtungsgebieten durchgeführt, wodurch man Abstandshalter 26 an
den vertikalen Seitenwänden des
teilweise geätzten
Gateleiters erhält,
siehe 18. Es wird auch angemerkt,
daß dieser Ätzschritt
exponierte Abschnitte der fakultativen Barrierenschicht 17 von
den Arrayeinrichtungsgebieten der Struktur entfernt.
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Wenn
die obenerwähnte
Mittel-UV-Maske an ihrer Stelle ist, wird die Polysiliziumschicht 16 in
den Arrayeinrichtungsgebieten nun unter Einsatz eines herkömmlichen
Ionenimplantierungsprozesses mit einem entsprechenden Dotierstoff
dotiert. Die Maske wird dann abgelöst und die Struktur wird einem
herkömmlichen
Temperungsprozeß wie
etwa RTA (rapid thermal annealing – schnelles thermisches Tempern) unterzogen,
um den Dotierstoff in das Polysilizium unter den Gateleitergebieten
zu treiben. Dieses Beispiel gestattet das Dotieren oder Gegendotieren
der Polysiliziumschicht während
Source-/Drain-Implantierungen in den Unterstützungseinrichtungs-gebieten,
um Gateelektroden mit doppelter Austrittsarbeit bereitzustellen.
Zudem gestattet dieses Beispiel, daß das Polysilizium dotiert
wird, bevor das Arraypolysilizium von den Polysiliziumvorsprüngen geätzt wird.
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Als
nächstes
wird auf 19 bezug genommen, die die Struktur
nach dem Durchführen
einer Arraypolysiliziumätzung,
einer Arrayseitenwandgateoxidation und einer Ionenimplantierung
veranschaulicht. Insbesondere wird die in 18 gezeigte
Struktur einem selektiven Ätzprozeß unterzogen,
der das dotierte Polysilizium, das keine darüberliegende Dielektrikumskappe
enthält,
entfernt. Dieser Ätzprozeß wird unter
Einsatz eines herkömmlichen
Trockenätzprozesses,
eines naßchemischen Ätzprozesses
oder einer Kombination davon durchgeführt.
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Eine
herkömmliche
Seitenwandgateoxidation wird dann durchgeführt, um an exponierten vertikalen
Seitenwänden
der fakultativen Barriere 17 und Polysiliziumschicht 16 in
den Arraygebieten der Struktur Seitenwandoxidgebiete 38 auszubilden.
Insbesondere wird der Gateoxidationsprozeß in einer oxidierenden Umgebung
wie etwa Sauerstoff, Ozon, H2O oder NO bei
einer Temperatur von etwa 900°C oder
darüber
durchgeführt.
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Diffusionsimplantierungen,
die in den Zeichnungen nicht gezeigt sind, können nun durch herkömmliche
Ionenimplantierung ausgebildet werden, und eine Aktivierung des
oder der Diffusionsgebiete wird unter Einsatz eines herkömmlichen
Temperungsprozesses erreicht.
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Als
nächstes
wird, wie in 20 gezeigt, eine fakultative
Oxynitridschicht 40 auf allen exponierten Oberflächen der
Struktur in den Array- und Unterstützungseinrichtungsgebieten
ausgebildet, und ein dielektrisches Material 30 wie etwa
BPSG wird dann auf der Oxynitridschicht ausgebildet. Die Oxynitridschicht
kann unter Einsatz von dem Fachmann wohlbekannten herkömmlichen
Abscheidungsprozessen einschließlich
CVD, plasmaunterstütztes CVD,
Sputtern, Aufdampfung und Abscheidung einer chemischen Lösung ausgebildet
werden. Das dielektrische Material 30 wird wie oben beschrieben
ausgebildet. Das dielektrische Material wird dann einem herkömmlichen
Verdichtungsprozeß unterzogen,
der ebenfalls in der Technik wohlbekannt ist. Eine (in den Zeichnungen
nicht gezeigte) Mittel-UV-Maske wird dann auf der Struktur ausgebildet,
um die Arrayeinrichtungsgebiete zu blockieren, und dielektrisches Material 30 und
die Oxynitridschicht 40 werden unter Einsatz eines standardmäßigen Ätzprozesses
aus den Unterstützungseinrichtungsgebieten
geätzt,
um die Dielektrikumskappe 26 zu exponieren. Die Mittel-UV-Maske
wird dann von den Arrayeinrichtungsgebieten abgelöst, wodurch
man die in 21 gezeigte Struktur erhält. Das
Arraygebiet 20 ist jetzt durch das Dielektrikum 30 geschützt. Nach
dem Durchführen
der obenerwähnten Ätzschritte
wird eine (in den Zeichnungen nicht gezeigte) Tief-UV-Maske auf
den Arrayeinrichtungsgebieten ausgebildet, und eine strukturierte
Fotomaske wird in den Unterstützungseinrichtungsgebieten
ausgebildet. Exponierte Bereiche in den Unterstützungseinrichtungsgebieten
werden dann geätzt,
an dem Gatedielektrikum stoppend, das heißt, Abschnitte der Schicht 26, 17 und 16 werden
entfernt, wodurch die in 22 gezeigte
Struktur entsteht. Beim Entfernen von Abschnitten der Schichten 26, 17 und 16 von
den Unterstützungseinrichtungsgebieten
kann herkömmliche
trocken- und/oder naßchemische Ätzung eingesetzt
werden.
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23 ist
eine Darstellung weiterer Bearbeitungsschritte, die in den Unterstützungseinrichtungsgebieten
durchgeführt
werden können.
Zur weiteren Bearbeitung, die in der vorliegenden Erfindung eingesetzt
werden kann, zählt
unter anderem: Ausbilden von Source-/Drain-Diffusionsgebieten (S/D), Ausbilden
von S/D-Erweiterungen,
Ausbilden von VT-/Halo-Implantierungen und
Ausbilden eines Silizidkontakts auf dem nun strukturierten Gateleiter.
Diese sind bei der Ausbildung von Hochgeschwindigkeits-MOS-Einrichtungen üblich, aber
normalerweise schwer in einen Prozeß mit Arrayeinrichtungen und randlosen
Kontakten zu integrieren. Insbesondere werden die Dielektrikumskappe 26 und
die fakultative Barrierenschicht 17 von den Arrayeinrichtungsgebieten
der in 22 gezeigten Struktur unter
Einsatz eines herkömmlichen Ätzprozesses
entfernt, der Nitrid selektiv entfernt. Die vertikalen Seitenwände des strukturierten
Gateleitergebiets werden dann einem herkömmlichen Gateseitenwandoxidationsprozeß unterzogen,
um darin Oxidgebiete 42 auszubilden. Eine nicht gezeigte
Maske wird dann auf die Unterstützungseinrichtungsgebiete
aufgebracht, und herkömmliche
Erweiterungs-/Halo-Implantierungen können durchgeführt werden.
Die Maske wird nach der Ausbildung der Erweiterungs-/Halo-Implantierungen entfernt.
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Dann
werden Nitridabstandshalter 44 auf Oxidgebieten 42 unter
Verwendung eines herkömmlichen
Abscheidungsprozesses wie etwa CVD und RIE ausgebildet. Die Struktur
kann dann einem herkömmlichen
RTA-Prozeß unterzogen
werden, und danach werden Nitrid-/Oxidabstandshalter 46 durch Abscheiden
und Ätzen
ausgebildet. Als nächstes wird
eine zweite Maske auf entsprechenden Abschnitten der Struktur ausgebildet,
Source-/Drain-Implantierung und Aktivierungstemperung kann dann erfolgen.
Es wird angemerkt, daß vor
dem Aktivierungstemperungsschritt die zweite Maske von den Unterstützungseinrichtungs-gebieten
der Struktur entfernt wird.
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Ein
leitendes Metall wie etwa W, Ti oder Co kann dann unter Einsatz
eines herkömmlichen
Abscheidungsprozesses auf exponiertem Polysilizium 16 ausgebildet
werden, und das leitende Metall wird dann einem herkömmlichen
Salizidprozeß unterzogen,
der in der Lage ist, das leitende Metall in die Silizidschicht 46 umzuwandeln,
siehe 23.
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Die
obige Bearbeitung kann beim Ausbilden von NFETs, PFETs oder einer
Kombination aus NFETs und PFETs in den Unterstützungseinrichtungsgebieten
der Struktur verwendet werden.
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Eine
Barrierennitridschicht 48 wird unter Verwendung eines herkömmlichen
Abscheidungsprozesses sowohl in den Array- als auch Unterstützungseinrichtungsgebieten
ausgebildet, und danach wird ein zweites dielektrisches Material
wie etwa BPSG 50 sowohl in den Array- als auch Unterstützungseinrichtungsgebieten
auf der Barrierenschicht 48 ausgebildet. Eine Tieftemperaturtemperung
(Temperatur von etwa 850°C
oder darunter) wird als nächstes
durchgeführt,
und dann wird das Dielektrikum 50 in dem Array durch an
der Barrierenschicht 48 stoppendes CMP entfernt. Diese
Struktur ist in 24 gezeigt.
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Als
nächstes
wird die Barrierenschicht 48 unter Einsatz eines herkömmlichen
naßchemischen Ätzprozesses
von den Arraygebieten entfernt, und in den Arrayeinrichtungsgebieten
vorliegendes dielektrisches Material 30 wird durch CMP,
das an der Oxynitridbarriere 40 stoppt, entfernt, siehe 25.
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Lithographie, Ätzen und
Abscheiden, wie oben beschrieben, können beim Ausbilden von Bitleitungskontakten 36 in
den Arrayeinrichtungsgebieten eingesetzt werden. Eine aus TEOS (Tetraethylorthosilikat) 52 bestehende
Dielektrikumskappe kann unter Vewendung herkömmlicher Bearbeitung auf den Bitleitungskontakten
ausgebildet werden, einschließlich
beispielsweise Ausnehmen des Bitleitungskontakts unter dem strukturierten
Gateleiter, Füllen
des Ausnehmungsbereichs mit TEOS und gegebenenfalls Planarisieren
der Struktur, siehe 26.
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Es
wird nun auf die 27–29 bezug genommen,
die das vierte Beispiel der vorliegenden Erfindung veranschaulichen,
das in der Lage ist, eine enge Leff-Toleranz in den Unterstützungseinrichtungen
bereitzustellen und auch die Vt-Toleranz
des Arrays zu verbessern. Insbesondere zeigt 27 eine Struktur,
die unter Verwendung der beim Ausbilden der Struktur in 11 oben
verwendeten grundlegenden Bearbeitungsschritte ausgebildet wird.
Wie in 27 gezeigt, enthält das Arrayeinrichtungsgebiet ein
strukturiertes Gategebiet, das die Polysiliziumschicht 16 und
die Silizidschicht 18 umfaßt. Das Arraygebiet enthält auch
eine erste Dielektrikumskappe 24 auf der Silizidschicht 18 und
Abstandshalter 26 an dem strukturierten Gateleiter. Die
Unterstützungseinrichtungsgebiete
andererseits umfassen einen Materialstapel, der die Polysiliziumschicht 16,
die Silizidschicht 18 und die Dielektrikumskappe 26 enthält.
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Der
beim Ausbilden der in 27 gezeigten Struktur verwendete
Lack wird dann abgelöst,
und die Arraygates werden einer Seitenwandoxidation in Form eines
großen
Vogelschnabels unterzogen, um an den vertikalen Seitenwänden des
Arraypolysiliziums ein Oxidgebiet 38 auszubilden. Diese
Seitenwandoxidation wird wie oben beschrieben durchgeführt. Die
Dielektrikumskappe, das heißt
Schicht 26, in den Unterstützungseinrichtungsgebieten
der Struktur schützt
den Unterstützungsgatestapel
gegenüber
dieser Oxidation.
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An
diesem Punkt des Prozesses werden die Arraygebiete entweder mit
einer flachen Implantierung implantiert oder die Arrayerweiterungsübergdnge
werden ausgebildet durch Abscheiden einer Schicht aus dotiertem
Silikatglas, Tempern der Struktur, um den Dotierstoff einzutreiben,
und dann wird die Silikatglasschicht von der Struktur entfernt.
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Die
Siliziumnitridschichtbarriere 28 wird dann unter Vewendung
eines PE-CVD-Prozesses (plasma-enhanced CVD) in beiden Gebieten
der Struktur abgeschieden. Eine (in den Zeichnungen nicht gezeigte)
kritische Maske, die zum Definieren von Öffnungen 34 in den
Arrayeinrichtungsgebieten sowie zum Definieren des Unterstützungsgateleiters verwendet
wird, wird simultan in jedem Gebiet der Struktur ausgebildet. Die
Siliziumnitridbarriere 28 wird dann geätzt, das heißt RIE,
um Abstandshalter 28 nur in den Arrayeinrichtungsgebieten
auszubilden, und gleichzeitig werden die Unterstützungseinrichtungsgebiete strukturiert
und geätzt.
Diese Struktur nach dem Lackablösen
ist in 28 gezeigt.
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BSG
oder ein anderes gleiches dielektrisches Material wird unstrukturiert über Arraygateleitern
abgeschieden, und der Dotierstoff von dieser Schicht wird eingetrieben,
um eine Halo-Diffusion von der Bitleitung des Arrays auszubilden.
Das BSG wird dann abgelöst,
und ein zusätzlicher
unstrukturierter As/P-Dotierstoff kann zugesetzt werden, um eine
Gegendotierung des Unterstützungsgatestapels zu
vermeiden. Alternativ kann eine Oxidation vor dem Eintreiben erfolgen,
um die Oberflächen-Halo-Konzentration
zu senken. Ein Dotierstoff vom n-Typ würde an diesem Punkt des Prozesses
W-Stifte in den Arraygebieten gestatten.
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Eine
(in den Zeichnungen nicht gezeigte) Blockmaske wird dann vorgesehen,
um das Array zu blockieren, wenn der Unterstützungsstapel geätzt wird. 29 zeigt
die Struktur nach dem Ausbilden des Oxidgebiets 42 in den
Unterstützungsgebieten unter
Verwendung eines herkömmlichen
Gateseitenwandoxidationsprozesses. Dieses Oxidgebiet, das dünner ist
als die oben durchgeführte
Arrayoxidation, gestattet die Ausbildung eines ultraflachen Übergangs
in den Unterstützungseinrichtungsgebieten. Eine
standardmäßige Bearbeitung
oder irgendeine der obenerwähnten
Beispiele werden durchgeführt, nachdem
die Blockmaske von der Struktur abgelöst worden ist.
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Bei
einem alternativen Bearbeitungsverfahren dieses Beispiels der vorliegenden
Erfindung wird die in 27 gezeigte Struktur ausgebildet,
und danach wird BSG (oder ein anderes dotiertes Silikatglasmaterial)
abgeschieden und eingetrieben, um in den Arrayeinrichtungsgebieten
eine Halo-Implantierung auszubilden. Dies gestattet das Einstellen
der Arrayeinrichtungsschwellwertspannung an diesem Punkt des Prozesses.
Das BSG wird dann selektiv zu dem darunterliegenden Seitenwandoxid
abgelöst. Man
beachte, daß man
eine vertikale N2-Implantierung bei diesem
Schritt durchführen
könnte,
um ein dickeres Seitenwandoxid entlang der Gatepolysiliziumschicht
zu verursachen, aber ein dünneres
Oxid, durch die das BSG ausdiffundiert. Außerdem können eine zusätzliche
ASG-Abscheidung/Eintreiben/Ablösen oder
eine flache Implantierung vom n-Typ an diesem Punkt des Prozesses
durchgeführt
werden. Alle Dotierstoffe sind von den Unterstützungsgebieten durch die obenerwähnte Siliziumnitridbarrierenschicht
blockiert.
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Eine
dünne Nitridschicht,
wie oben beschrieben, wird dann abgeschieden, und die zu 28 führenden
Bearbeitungsschritte werden als nächstes durchgeführt. Fakultativ
kann nun ein Dotierstoff vom n-Typ in das Bitleitungskontaktgebiet
implantiert werden. Diese fakultative Implantierung würde einen W-Stift
in dem Array gestatten und würde
den Dotierstoff vom n-Typ in den Unterstützungseinrichtungen gerade
erhöhen.
Dann können
die oben in Verbindung mit der in 29 gezeigten
Struktur erwähnten Bearbeitungsschritte
durchgeführt
werden.
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Bei
noch einem weiteren alternativen Beispiel des in 27–29 gezeigten
Prozesses wird die Siliziumnitridschicht 28 nicht in der
Struktur ausgebildet. Dies eliminiert das Abstandshalterätzen und
vereinfacht das gesamte Bearbeitungsverfahren.
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Es
wird hierin betont, daß alle
der obenerwähnten
Beispiele die Verwendung anderer obenerwähnter Bearbeitungsschritte
in Betracht ziehen. Beispielsweise können in 15–26 Abstandshalter 28 in
den Arrayeinrichtungsgebieten nur zwischen benachbarten Gateleitern
ausgebildet werden. Gleichermaßen
können
die Bearbeitungsschritte beim Ausbilden der Unterstützungseinrichtungen
an jedem der in 1–14 dargestellten
Beispiele durchgeführt
werden.