DE102015120483A1 - Selbstausgerichteter bottom-up-gate-kontakt und top-down-source-drain-kontaktstruktur in der vormetallisierungs-dielektrikumsschicht oder zwischenlevel-dielektrikumsschicht einer integrierten schaltung - Google Patents

Selbstausgerichteter bottom-up-gate-kontakt und top-down-source-drain-kontaktstruktur in der vormetallisierungs-dielektrikumsschicht oder zwischenlevel-dielektrikumsschicht einer integrierten schaltung Download PDF

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STMicroelectronics lnc USA
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Abstract

Eine integrierte Schaltung enthält eine Source-Drain-Region, eine Kanalregion, welche der Source-Drain-Region benachbart ist, eine Gate-Struktur, welche sich über die Kanalregion erstreckt und einen Seitenwand-Abstandshalter auf einer Seite der Gate-Struktur, welcher sich über die Source-Drain-Region erstreckt. Es ist eine Dielektrikumsschicht vorgesehen, welche mit dem Seitenwand-Abstandshalter in Kontakt steht und eine obere Fläche aufweist. Die Gate-Struktur enthält eine Gate-Elektrode und einen Gate-Kontakt, welcher sich von der Gate-Elektrode als Vorsprung erstreckt, um die obere Fläche zu erreichen. Die Seitenflächen der Gate-Elektrode und ein Gate-Kontakt fluchten miteinander. Die Gate-Dielektrikumsschicht für den Transistor, welche zwischen der Gate-Elektrode und der Kanalregion liegt, erstreckt sich zwischen der Gate-Elektrode und dem Seitenwand-Abstandshalter und außerdem zwischen dem Gate-Kontakt und dem Seitenwand-Abstandshalter.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf integrierte Schaltungen und insbesondere auf die Bildung von metallgefüllten Kontakten bei den Vormetallisierungs-Dielektrikums(PMD)-Schichten oder Zwischenlevel-Dielektrikums(ILD)-Schichten einer integrierten Schaltung mit dem Zwecke eines Anschlusses an ein Gate und Source-und-Drain-Regionen eines Transistors.
  • HINTERGRUND
  • Bezug wird nun auf die 1A und 1B genommen, welche die allgemeine Ausbildung einer herkömmlichen Metall-Oxid-Halbleiter(MOS)-Feldeffekttransistor(FET)-Vorrichtung 10 zeigt. Die 1A und 1B sind parallele Querschnitte an verschiedenen Orten entlang der Breite des Transistorgates in einer zu der Gate-Breite senkrechten Richtung. Ein Substrat 12 stützt den Transistor. In diesem Beispiel ist das Substrat 12 vom Typ Silikon-auf-Isolator, welches eine Substratschicht 14, eine Buried-Oxid(BOX)-Schicht 16 und eine Halbleiterschicht 18 enthält. Eine aktive Region 20 für die Transistorvorrichtung ist durch eine peripher umgebende flache Grabenisolation 22 begrenzt, welche die Schicht 18 durchdringt. Innerhalb der aktiven Region 20 ist die Schicht 18 in mehrere Kanalregionen 30 geteilt, welche mit einem ersten leitfähigen Dotierstoff dotiert worden sind, mehrere Source-Regionen 32 (von denen jede einer Kanalregion 30 auf einer Seite benachbart ist), welche mit einem zweiten Dotierstoff dotiert worden sind, und eine Vielzahl an Drain-Regionen 34 (von welchen jede einer Kanalregion 30 auf einer gegenüberliegenden Seite von der Source-Region 32 benachbart ist), welche ebenfalls mit dem zweiten leitfähigen Dotierstoff versehen worden sind. Während die MOSFET-Vorrichtung 10 vom Typ p-Kanal ist, ist der erste leitfähige Dotierstoff ein p-Typ und der zweite Leitungstyp ein n-Typ. Wenn umgekehrt die MOSFET-Vorrichtung vom Typ n-Kanal ist, ist der erste leitfähige Dotierstoff vom n-Typ und der zweite Leitungstyp ein p-Typ. Mehrere Gate-Stapel 36 sind oberhalb der Kanalregion 30 vorgesehen. Jeder Gate-Stapel 36 umfasst typischerweise ein Gate-Dielektrikum 38, eine Gate-Elektrode 40 (zum Beispiel aus Metall- und/oder Polysilizium-Material) und Seitenwandabstandshalter 42, welche aus einem Isoliermaterial wie Siliziumnitrid (SiN) hergestellt sind, welche an den Seiten des Gate-Dielektrikums 38 und der Gate-Elektrode 40 und auf der Gate-Elektrode abgeschieden sind. Eine Zwischenlevel-Dielektrikumsschicht (ILD) oder Vormetallisierungs-Dielektrikumsschicht (PMD) 46 ist oberhalb des Substrats und des Gate-Stapels vorgesehen. Eine obere Fläche 48 der Schicht 46 ist mit einem chemisch-mechanischen Schleifprozess (CMP) bearbeitet, um eine ebene Fläche zu bestimmen. Ein Satz Metallkontakte 50, welche typischerweise aus Wolfram gebildet sind, erstrecken sich von der oberen Fläche 48 durch die ILD/PMD-Schicht 46 in metallgefüllte Kontaktöffnungen, um einen elektrischen Kontakt mit der Source-Region 32 und der Drain-Region 34 (im Querschnitt in 1A gezeigt) und der Gate-Elektrode 40 (im Querschnitt in 1B gezeigt) herzustellen. Eine erste Metallisierungsschicht M1 wird dann oberhalb der ILD/PMD-Schicht 46 vorgesehen, wobei die erste Metallisierungsschicht M1 Metallleitungen 54 umfasst, welche in metallgefüllten Durchkontaktierungs- und/oder Grabenöffnungen gebildet sind, welche mit den Kontakten 50 in Kontakt stehen und von einer flachen Schicht 56 aus dielektrischem Material umgeben sind.
  • Da Elementgrößen bei integrierten Schaltungsvorrichtungen weiterhin abnehmen, wird es komplizierter und schwierig, Source-, Drain- und Gate-Kontakte bei einer Middle-of-Line(MOL)-Vernetzung bereitzustellen. Dafür gibt es viele Gründe. Beispielsweise kann es sein, dass der Gate-Kontakt von dem aktiven Bereich 22 wegbewegt werden muss (beispielsweise über die periphere Isolation 22, wie in 1B gezeigt), um eine Kürzung zwischen dem Gate-Kontakt und dem Grabensilizid der Source-Drain-Regionen zu verhindern. Dies ist ein Nachteil, da es zu einer Vergrößerung im Chip-Bereich führt. Um dieses Problem zu lösen, bewegen sich die Designer von integrierten Schaltungen zu einer verschmolzenen Lamellenstruktur und geteilten Source-Drain-Strukturen hin. Es gibt jedoch einen bekannten Nachteil bei dieser Technologie aufgrund eines erhöhten Kontaktwiderstands an den Source-Drain-Regionen aufgrund eines verringerten Kontaktbereichs (wie allgemein in 1A bei dem Bezugszeichen 60 gezeigt). Eine falsche Ausrichtung des Gates und des Gate-Kontakts ist ein weiteres Problem (siehe 1B bei dem Bezugszeichen 62), und dies kann zu Problemen bezüglich des Kürzens des Gates auf den Source-Drain-Kontakt führen.
  • Dementsprechend gibt es ein Bedürfnis in der Technik nach einer verbesserten MOL-Vernetzung zu Source-, Drain- und Gate-Regionen einer integrierten Transistor-Schaltung.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Die vorherigen und weiteren Probleme werden durch eine MOL-Verknüpfung gelöst, wobei Folgendes verwendet wird: eine Bottom-up-Formation des Gate-Kontakts, um eine falsche Ausrichtung zwischen dem Gate und dem Gate-Kontakt zu verhindern, und eine Top-down-Formation von Source-Drain-Kontakten mit ausreichenden Größen, um den Kontaktwiderstand zu verringern und Kürzungsprobleme zu verhindern. Die Gate-Kontakt-Durchschaltungen sind vorzugsweise durch High-K- und Low-K-Materialien geschützt, um die Zuverlässigkeit für Integrationen mit hoher Dichte zu verbessern.
  • In einer Ausführungsform umfasst eine integrierte Schaltung: eine Source-Drain-Region; eine Kanalregion, welche der Source-Drain-Region benachbart ist; eine Gate-Struktur, welche sich über die Kanalregion erstreckt; einen Seitenwand-Abstandshalter auf einer Seite der Gate-Struktur, welcher sich über die Source-Drain-Region erstreckt; und eine Dielektrikumsschicht, welche mit dem Seitenwand-Abstandshalter in Kontakt steht und eine obere Fläche aufweist. Die Gate-Struktur umfasst: eine Gate-Elektrode; einen Gate-Kontakt, welcher sich von der Gate-Elektrode zu der oberen Fläche erstreckt; und eine Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und der Kanalregion, welche sich zwischen der Gate-Elektrode und dem Seitenwand-Abstandshalter erstreckt und sich außerdem zwischen dem Gate-Kontakt und dem Seitenwand-Abstandshalter erstreckt.
  • In einer Ausführungsform umfasst eine integrierte Schaltung: eine Source-Drain-Region; eine Kanalregion, welche zu der Source-Drain-Region benachbart ist; eine Gate-Struktur, welche sich über die Kanalregion erstreckt; einen Seitenwand-Abstandshalter auf einer Seite der Gate-Struktur, welcher sich über die Source-Drain-Region erstreckt; und eine Dielektrikumsschicht, welche mit dem Seitenwand-Abstandshalter in Kontakt steht und eine obere Fläche aufweist. Die Gate-Struktur umfasst: eine Gate-Elektrode; und einen Gate-Kontakt, welcher sich von der Gate-Elektrode zu der oberen Fläche erstreckt; wobei eine Seitenfläche der Gate-Elektrode und eine Seitenfläche des Gate-Kontakts miteinander fluchten und sich parallel zu einer inneren Fläche des Seitenwand-Abstandshalters erstrecken.
  • In einer Ausführung umfasst ein Verfahren folgende Schritte: Bilden einer Dummy-Gate-Struktur, welche sich über eine Kanalregion erstreckt, wobei die Dummy-Gate-Struktur eine Dummy-Gate-Elektrode und Seitenwand-Abstandshalter auf jeder Seite der Dummy-Gate-Elektrode umfasst, welche sich über eine Source-Drain-Region erstrecken, welche der Kanalregion benachbart ist; Entfernen der Dummy-Gate-Elektrode, um eine Öffnung zwischen den Seitenwand-Abstandshaltern zu bilden; Bilden eines Ersatz-Metall-Gates innerhalb der Öffnung, wobei das Ersatz-Metall-Gate eine dielektrische Beschichtung und einen Metallabschnitt umfasst; Blockmaskieren eines Abschnitts des Ersatz-Metall-Gates, wo ein Gate-Kontakt erwünscht ist; Aussparen des Ersatz-Metall-Gates außer an dem Abschnitt, welcher blockmaskiert ist, zur Bildung einer Gate-Elektrode, wo das Ersatz-Metall-Gate ausgespart ist, und des Gate-Kontakts, wo das Ersatz-Metall-Gate blockmaskiert ist; und Bereitstellen einer Dielektrikumsschicht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein besseres Verständnis der Ausführungsformen wird nun beispielhaft lediglich auf die beigefügten Figuren Bezug genommen, in welchen:
  • Die 1A und 1B die Ausbildung einer MOSFET-Vorrichtung aus dem bisherigen Stand der Technik darstellen; und
  • die 2–24 Verfahrensschritte für die Herstellung von Kontakten darstellen.
  • Die bereitgestellten Darstellungen sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • AUSFÜHRLICHE BESCHREIBUNG DER ZEICHNUNGEN
  • Bezug genommen wird nun auf die 2–24, welche Verfahrensschritte für die Herstellung von Kontakten darstellen.
  • Unter Bezugnahme auf 2 enthält ein Substrat 112 einen aktiven Bereich 120, welcher durch eine peripher umgebende flache Grabenisolation 122 begrenzt ist. Das Substrat 112 kann zum Beispiel von dem Typ Silikon-auf-Isolator (SOI) sein, einschließlich einer Substratschicht 114, einer Buried-Oxid(BOX)-Schicht 116 und einer Halbleiterschicht 118. Innerhalb des aktiven Bereichs 120 ist die Schicht 118 in mehrere Kanalregionen 130 unterteilt, welche mit einem ersten leitfähigen Dotierstoff versehen worden sind, in mehrere Source-Regionen 132 (von welchen jede einer Kanalregion 130 auf einer Seite benachbart ist), welche mit einem zweiten leitfähigen Dotierstoff dotiert worden sind, und in mehrere Drain-Regionen 134 (von welchen jede einer Kanalregion 130 auf einer gegenüberliegenden Seite von der Source-Region 132 benachbart ist), welche ebenfalls mit dem zweiten leitfähigen Dotierstoff dotiert worden sind. In Verbindung mit der Bildung eines Transistors vom Typ p-Kanal ist der erste leitfähige Dotierstoff ein p-Typ und der zweite Leitfähigkeitstyp ein n-Typ. Umgekehrt ist in Verbindung mit der Bildung eines Transistors vom Typ n-Kanal der erste leitfähige Dotierstoff ein n-Typ und der zweite Leitfähigkeitstyp ein p-Typ.
  • Mehrere Dummy-Gate-Stapel 136 sind oberhalb der Kanalregionen 130 vorgesehen. Jeder Dummy-Gate-Stapel 136 umfasst typischerweise eine Opfer-Polysilizium-Gate-Elektrode 140 und Seitenwand-Abstandshalter 142, welche aus einem Isoliermaterial wie Siliziumnitrid (SiN) hergestellt sind, welche auf den Seiten der Opfer-Gate-Elektrode 140 abgeschieden sind. Die Opfer-Polysilizium-Gate-Elektrode 140 kann zum Beispiel eine Länge von 5–30 nm (mit einer beliebigen Breite gemäß der Anwendung, zum Beispiel 10–100 nm) aufweisen und die Seitenwand-Abstandshalter 142 können zum Beispiel eine Dicke von 4–20 nm aufweisen. Die Steigung des Dummy-Gate-Stapels 136 kann 40–50 nm umfassen. Eine Isolierschicht 146 ist oberhalb des Substrats auf jeder Seite des Dummy-Gate-Stapels 136 vorgesehen. Eine obere Fläche 148 der Schicht 146 ist mit einem chemisch-mechanischen Polier(CMP)-Prozess bearbeitet, um eine ebene Fläche zu beschreiben, welche die obere Fläche 147 der Opfer-Polysilizium-Gate-Elektrode 140 freilegt. Dies wird in der Technik als poly-offenes chemisch-mechanisches Polieren (POC) bezeichnet. Eine Höhe h der Opfer-Polysilizium-Gate-Elektrode 140 (und somit auch die Höhen der Schicht 146 und der Seitenwand-Abstandshalter 142) wird derart ausgewählt, dass sie im Wesentlichen einer gewünschten Höhe einer Zwischenlevel-Dielektrikums (ILD) oder Vormetallisierungs-Dielektrikums(PMD)-Region der integrierten Schaltung entspricht. Die Höhe h kann zum Beispiel 120–140 nm betragen.
  • In einer FinFET-Ausführungsform ist die Halbleiterschicht 118 derart strukturiert, dass sie mehrere parallele Lamellen bildet, wobei jede Lamelle Source-, Kanal- und Drain-Regionen enthält. Jede Lamelle kann eine Höhe von 10–30 nm und eine Breite von 6–10 nm aufweisen, mit einer Steigung zwischen jeder der parallelen Lamellen von 25–40 nm. In dieser Ausbildung erstrecken sich die mehreren Dummy-Gate-Stapel 136 senkrecht zu der Länge der Lamellen in einer in der Technik bekannten Ausbildung, welche jede Lamelle auf drei Seiten überspannt. Der Querschnitt von 2 würde somit einen Querschnitt entlang der Länge von lediglich einer der mehreren Lamellen darstellen, wobei jede der anderen Lamellen eine ähnliche Querschnittsausbildung aufweist.
  • Anschließend wird ein Ätzvorgang (zum Beispiel ein Ätzen an einer trockenen Aussparung von 30 nm (20 s) + DHF (45 s) + SC1 (300 s) + heißem NH4OH bei 65oC) durchgeführt, um die Opfer-Polysilizium-Gate-Elektrode 140 selektiv zu entfernen und Öffnungen 146 zwischen den Seitenwand-Abstandshaltern 142 zu lassen. Das Ergebnis ist in 3 gezeigt.
  • Im Anschluss wird ein konformes Abscheiden eines High-K-Dielektrikumsmaterials innerhalb der Öffnungen 146 durchgeführt, um eine dielektrische Beschichtung 150 zu bilden. Das High-K-Dielektrikumsmaterial kann zum Beispiel Hafniumoxid (HfO2) umfassen, welches unter Verwendung eines Atomschichtabscheidungsprozesses mit einer Dicke von 2–10 nm abgeschieden wird. Die Beschichtung 150 wird an der Unterseite der Öffnung 146 in Kontakt mit der Gate-Region 130 abgeschieden, um das Gate-Dielektrikum des Transistors zu bestimmen. Ein konformes Abscheiden eines Metallmaterials wird dann innerhalb der Öffnungen 146 durchgeführt, um eine Metallbeschichtung 152 zu bilden. Das Metallmaterial kann zum Beispiel TiN/TiC umfassen, welches unter Verwendung eines Atomschichtabscheidungsprozesses mit einer Dicke von 2–8 nm abgeschieden wird. Diese Metallbeschichtung 152 kann zum Beispiel als Barriereschicht wirken. Ein konformes Abscheiden eines Austrittsarbeitsmaterials wird dann innerhalb der Öffnungen 146 durchgeführt, um eine Austrittsarbeitsschicht 154 zu bilden. Das Austrittsarbeitsmaterial kann zum Beispiel eine Mehrschicht aus TiN, TiC und TiN umfassen, welche unter Verwendung eines Atomschichtabscheidungsprozesses mit einer Gesamtdicke von 5–10 nm abgeschieden wird (zum Beispiel 1 nm TiN, 3 nm TiC und 1 nm TiN). Das Austrittsarbeitsmaterial ist vorgesehen, um den Betriebsschwellenwert des Transistors zu steuern. Der verbleibende, nicht besetzte Abschnitt jeder Öffnung 146 wird dann mit einem Metallfüllungsmaterial gefüllt. Die Metallfüllung kann zum Beispiel Wolfram umfassen, welches unter Verwendung eines thermo-chemischen Gasphasenabscheidungsprozesses abgeschieden wird. Die Metallfüllung bildet die Gate-Elektrode des Transistors. Ein chemisch-mechanischer Polier(CMP)-Prozess wird zum Entfernen von überschüssigen Abschnitten der Beschichtungen 150 und 152, der Schicht 154 und der Füllung 156 verwendet. Der vorhergehende Prozess ist analog zu dem in der Technik bekannten Ersatz-Metall-Gate-Prozess, und somit wird auf die Beschichtungen 150 und 152, die Schicht 154 und die Füllung 156 gemeinsam als Ersatz-Gate-Struktur 158 Bezug genommen. Das Ergebnis ist in 4 gezeigt.
  • Eine Blockiermaske 160 wird dann über einem Abschnitt der Ersatz-Gate-Struktur 158 gebildet, wo ein Gate-Kontakt erwünscht ist. Das Ergebnis ist in 5 gezeigt (welche ein orthogonaler Querschnitt der 4 und 6 ist, wobei 6 ein paralleler Querschnitt zu 4 ist). Ein beliebiger Abscheidungs- und litographischer Strukturierungsprozess, welcher in der Technik bekannt ist, kann verwendet werden, um die Blockiermaske 160 zu bilden. Die Abmessungen der Blockiermaske können zum Beispiel folgende Maße aufweisen: Länge 5–30 nm und Breite 10–30 nm.
  • Ein selektives reaktives Ionenätzen (RIE, Reactive Ion Etch) wird dann durchgeführt, um die Beschichtungen 150 und 152, die Schicht 154 und die Füllung 156 der Ersatz-Gate-Struktur 158 auszusparen, welche nicht durch die Blockiermaske 160 geschützt sind. Dieses Ätzen greift das Material der Seitenwand-Abstandshalter 142 oder der Schicht 146 nicht an. Das Ergebnis ist in den 7–9 gezeigt, um Öffnungen 166 zwischen den Seitenwand-Abstandshaltern 142 herzustellen und einen Abschnitt der Ersatz-Gate-Struktur 158 unter der Blockiermaske 160 zu lassen, um einen Gate-Elektroden-Kontakt 170 mit dem ausgesparten Abschnitt der Ersatz-Gate-Struktur 158 unter Bildung eines Ersatz-Metall-Gates 172 bereitzustellen.
  • Unter besonderer Bezugnahme auf 9 ist darauf hinzuweisen, dass die Seitenwände des Gate-Elektroden-Kontakt-Abschnitts 170 der Ersatz-Gate-Struktur 158 und die Seitenwände des Ersatz-Metall-Gate-Abschnitts 172 der Ersatz-Gate-Struktur 158 miteinander fluchten und durch die innere Fläche der Seitenwand-Abstandshalter 142 für die gesamte Höhe h (d. h. die äußere Fläche der Ersatz-Gate-Struktur 158 und die innere Fläche des Seitenwand-Abstandshalters 142 sind benachbart und parallel) beschrieben sind. Der Gate-Elektroden-Kontakt-Abschnitt 170 ist somit mit dem Ersatz-Metall-Gate-Abschnitt 172 zumindest in dem Querschnitt von 9 selbstausgerichtet. Dies ist darauf zurückzuführen, dass der Gate-Elektroden-Kontakt 170 bottom-up hergestellt wird, indem jede Öffnung 146 wie zuvor beschrieben gefüllt wird. Es ist außerdem darauf hinzuweisen, dass die High-K-Dielektrikumsschicht 150 (welche auch das Gate-Dielektrikum zwischen dem Ersatz-Metall-Gate 172 und der Kanalregion ist) vorgesehen ist, um sich zwischen den Metallabschnitten des Ersatz-Metall-Gates 172 und den Seitenwand-Abstandshaltern 142 und außerdem zwischen den Metallabschnitten des Gate-Elektroden-Kontakts 170 und den Seitenwand-Abstandshaltern 142 zu erstrecken.
  • Im Anschluss wird ein Abscheiden eines isolierenden Füllmaterials durchgeführt, um die Öffnungen 166 zu füllen und eine Kappe 176 und eine darüber liegende Schicht 178 zu bilden. Das isolierende Füllmaterial kann zum Beispiel Siliziumnitrid (SiN) oder ein Low-K-Dielektrikumsmaterial (wie SiOCN oder SiBCN) umfassen. Ein chemisch-mechanischer Polier(CMP)-Prozess wird verwendet, um überschüssige Abschnitte des isolierenden Füllmaterials zu entfernen, wobei das Polieren an der oberen Seite der Blockiermaske 160 endet. Das Ergebnis ist in den 10–11 gezeigt. Mit der Verwendung eines Low-K-Dielektrikumsmaterials ist darauf hinzuweisen, dass ein Low-K-Dielektrikum zusätzlich zu dem High-K-Dielektrikum derart vorgesehen ist, dass der Gate-Elektroden-Kontakt 170 von Dielektrikumsmaterialen umgeben ist (siehe 9 und 11).
  • Ein nichtselektives reaktives Ionenätzen (RIE) wird durchgeführt, um die Schicht 146 und die Seitenwand-Abstandshalter 142, welche nicht durch die Maske 160 geschützt sind, auszusparen. Das Aussparen wird bis zu einer Tiefe d durchgeführt, welche die obere Seite des ausgesparten Abschnitts der Ersatz-Gate-Struktur 158, welche das Ersatz-Metall-Gate 172 bildet, nicht erreicht. Ein Gascluster-Ionenstrahl(GCIB)-Prozess wird dann verwendet, um die Gleichmäßigkeit der Aussparungstiefe zu gewährleisten. Das Ergebnis ist in den 12–14 gezeigt. Die Tiefe kann zum Beispiel 60–80 nm betragen. Es ist darauf hinzuweisen, dass ein dünner Abschnitt 142' der Seitenwand-Abstandshalter 142 (mit einer Dicke von beispielsweise 3–10 nm) auf jeder Seite des Gate-Elektroden-Kontakts 170 verbleibt, wie In dem Querschnitt von 14 gezeigt.
  • Als Nächstes wird ein Abscheiden eines Dielektrikumsmaterials durchgeführt, um die zuvor gebildeten Strukturen abzudecken. Dieses Abscheiden kann zum Beispiel unter Verwendung eines chemischen Gasabscheidungsprozesses erfolgen. Das Dielektrikumsmaterial kann zum Beispiel ein HDP-Oxid umfassen. Ein chemisch-mechanischer Polier(CMP)-Prozess wird verwendet, um überschüssige Abschnitte des Dielektrikumsmaterialabscheidens zu entfernen, wobei das Polieren an der oberen Seite der Blockiermaske 160 endet. Das Ergebnis ist in den 15–17 gezeigt, um eine Zwischenlevel-Dielektrikumsschicht (ILD) oder Vormetallisierungs-Dielektrikumsschicht (PMD) 146' zu bilden.
  • Unter Verwendung gut bekannter litographischer Strukturierungstechniken wird eine Ätzmaske 180 auf einer oberen Fläche 182 der ILD/PMD-Schicht 146' mit Maskenöffnungen an den Orten für Source- und Drain-Kontakte gebildet. Das Ergebnis ist in 18 gezeigt.
  • Ein reaktives Ionenätzen (RIE) wird dann durch die Maskenöffnungen durchgeführt, um selbstausgerichtete Kontaktöffnungen 184 zu bilden, welche sich durch die ILD/PMD-Schicht 146' erstrecken, um die obere Fläche der Source- und Drain-Regionen 132 und 134 zu erreichen. Das Ergebnis ist in 19 gezeigt. Die Ätzmaske 180 kann dann entfernt werden.
  • Ein Metallkontakt 190 wird dann in jeder Öffnung 184 gebildet. Der Metallkontakt 190 kann erstellt werden, indem zuerst eine dünne (3–8 nm) Metallbeschichtung abgeschieden wird, welche zum Beispiel aus TiN unter Verwendung eines Atomschichtabscheidungsprozesses hergestellt wird. Ein Metallfüllungsmaterial wird dann unter Verwendung eines thermisch-chemischen Gasabscheidungsprozesses abgeschieden. Das Metallfüllungsmaterial kann zum Beispiel Wolfram umfassen. Ein chemisch-mechanischer Polierprozess (CMP) wird verwendet, um überschüssige Abschnitte der Metallbeschichtung und der Metallfüllung zu entfernen, wobei das Polieren endet, nachdem die Blockiermaske 160 entfernt worden ist (zum Beispiel bei ungefähr einer Dicke, welche der Höhe h entspricht). Das Ergebnis ist in den 20–22 gezeigt.
  • Auch wenn es nicht im Einzelnen dargestellt ist, ist darauf hinzuweisen, dass ein Metallsilizid an der unteren Seite jeder Kontaktöffnung 184 gebildet werden könnte, um den Kontaktwiderstand zu verbessern, indem die elektrische Verbindung mit den Source- und Drain-Regionen hergestellt wird.
  • Herkömmliche Back-End-of-Line(BEOL)-Strukturen wie Metallisierungsschichten können dann auf der oberen Fläche der ILD/PMD-Schicht 146' gebildet werden, um eine elektrische Verbindung zu den Source-, Drain- und Gate-Kontakten herzustellen. Siehe zum Beispiel 23–24.
  • Der Prozess und die Struktur, welche offenbart werden, können zusammen mit der Herstellung einer flachen MOSFET-Vorrichtung verwendet werden. Wie zuvor erläutert wurde können die im vorliegenden Dokument beschriebenen Techniken und Strukturen für Kontakte außerdem bei einer FinFET-Vorrichtung angewendet werden, und können auch zusammen mit anderen integrierten Schaltungsvorrichtungen verwendet werden, welche ohne Beschränkung bipolare Transistor-Vorrichtungen, Dioden-Vorrichtungen, ebene Transistor-Vorrichtungen mit Source- und Drain-Regionen, welche aus UTBB- oder ETSOI-Substraten oder Ähnlichem gebildet sind, einschließen.
  • Die bevorzugten Ausführungen in dem vorliegenden Dokument verwenden Substrate vom SOI-Typ, es ist jedoch darauf hinzuweisen, dass ein Bulk-Substrat und Substrate eines anderen Typs als Grundlagen zum Aufbauen von integrierten Schaltungen verwendet werden können, welche die im vorliegenden Dokument offenbarten Herstellungstechniken und Strukturen verwenden.
  • Die vorhergehende Beschreibung hat durch beispielhafte und nicht beschränkende Beispiele eine vollständige und informative Beschreibung der beispielhaften Ausführungsform der vorliegenden Erfindung bereitgestellt. Es können für den Fachmann jedoch mehrere Änderungen und Anpassungen angesichts der vorhergehenden Beschreibung augenscheinlich werden, wenn diese zusammen mit den begleitenden Zeichnungen und den beigefügten Ansprüchen gelesen wird. Allerdings werden alle derartigen und ähnlichen Änderungen der Lehren der vorliegenden Erfindung weiterhin innerhalb des Schutzanspruches der vorliegenden Erfindung, wie er in beigefügten Ansprüchen bestimmt ist, fallen.

Claims (23)

  1. Integrierte Schaltung, welche Folgendes umfasst: eine Source-Drain-Region; eine Kanalregion, welche der Source-Drain-Region benachbart ist; eine Gate-Struktur, welche sich über die Kanalregion erstreckt; einen Seitenwand-Abstandshalter auf einer Seite der Gate-Struktur, welcher sich über die Source-Drain-Region erstreckt; und eine Dielektrikumsschicht, welche mit dem Seitenwand-Abstandshalter in Kontakt steht und eine obere Fläche umfasst; wobei die Gate-Struktur Folgendes umfasst: eine Gate-Elektrode; einen Gate-Kontakt, welcher sich von der Gate-Elektrode zu der oberen Fläche erstreckt; und eine Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und der Kanalregion, welche sich zwischen der Gate-Elektrode und dem Seitenwand-Abstandshalter und außerdem zwischen dem Gate-Kontakt und dem Seitenwand-Abstandshalter erstreckt.
  2. Integrierte Schaltung nach Anspruch 1, wobei eine Fläche der Gate-Elektrode und eine Fläche des Gate-Kontakts fluchten und sich parallel zu einer inneren Fläche des Seitenwand-Abstandshalters erstrecken.
  3. Integrierte Schaltung nach Anspruch 1, wobei eine Höhe des Seitenwand-Abstandshalters einer Höhe der Dielektrikumsschicht entspricht.
  4. Integrierte Schaltung nach Anspruch 1, wobei die Dielektrikumsschicht eine einer Zwischenlevel-Dielektrikums(ILD)-Schicht oder Vormetallisierungs-Dielektrikums(PMD)-Schicht ist.
  5. Integrierte Schaltung nach Anspruch 1, welche außerdem einen Source-Drain-Kontakt umfasst, welcher sich von der oberen Fläche der Dielektrikumsschicht zu der Source-Drain-Region erstreckt, wobei der Source-Drain-Kontakt mit dem Seitenwand-Abstandshalter in Kontakt steht.
  6. Integrierte Schaltung nach Anspruch 1, wobei sich eine obere Fläche der Gate-Elektrode unterhalb der oberen Fläche der Dielektrikumsschicht befindet, und wobei der Gate-Kontakt von der oberen Fläche der Gate-Elektrode vorsteht, um die obere Fläche der Dielektrikumsschicht zu erreichen.
  7. Integrierte Schaltung nach Anspruch 1, welche außerdem eine Metallisierungsschicht auf der oberen Fläche der Dielektrikumsschicht umfasst, wobei die Metallisierungsschicht eine Metallbeschichtung enthält, welche mit dem Gate-Kontakt in elektrischem Kontakt steht.
  8. Integrierte Schaltung, welche Folgendes umfasst: eine Source-Drain-Region; eine Kanalregion, welche der Source-Drain-Region benachbart ist; eine Gate-Struktur, welche sich über die Kanalregion erstreckt; einen Seitenwand-Abstandshalter auf einer Seite der Gate-Struktur, welcher sich über die Source-Drain-Region erstreckt; und eine Dielektrikumsschicht, welche mit dem Seitenwand-Abstandshalter in Kontakt steht und eine obere Fläche aufweist; wobei die Gate-Struktur Folgendes umfasst: eine Gate-Elektrode; und einen Gate-Kontakt, welcher sich von der Gate-Elektrode zu der oberen Fläche erstreckt; wobei eine Seitenfläche der Gate-Elektrode und eine Seitenfläche des Gate-Kontakts miteinander fluchten und sich parallel zu einer inneren Fläche des Seitenwand-Abstandshalters erstrecken.
  9. Integrierte Schaltung nach Anspruch 8, welche außerdem eine Gate-Dielektrikumsschicht zwischen der Gate-Elektrode und der Kanalregion umfasst, wobei sich die Gate-Dielektrikumsschicht zwischen der Seitenfläche der Gate-Elektrode und der inneren Fläche des Seitenwand-Abstandshalters und außerdem zwischen der Seitenfläche des Gate-Kontakts und der inneren Fläche des Seitenwand-Abstandshalters erstreckt.
  10. Integrierte Schaltung nach Anspruch 8, wobei eine Höhe des Seitenwand-Abstandshalters einer Höhe der Dielektrikumsschicht entspricht.
  11. Integrierte Schaltung nach Anspruch 8, wobei die Dielektrikumsschicht eine einer Zwischenlevel-Dielektrikums(ILD)-Schicht oder Vormetallisierungs-Dielektrikums(PMD)-Schicht ist.
  12. Integrierte Schaltung nach Anspruch 8, welche außerdem einen Source-Drain-Kontakt umfasst, welcher sich von der oberen Fläche der Dielektrikumsschicht zu der Source-Drain-Region erstreckt, wobei der Source-Drain-Kontakt mit dem Seitenwand-Abstandshalter in Kontakt steht.
  13. Integrierte Schaltung nach Anspruch 8, wobei sich eine obere Fläche der Gate-Elektrode unterhalb der oberen Fläche der Dielektrikumsschicht befindet, und wobei der Gate-Kontakt von der oberen Fläche der Gate-Elektrode vorsteht, um die obere Fläche der Dielektrikumsschicht zu erreichen.
  14. Integrierte Schaltung nach Anspruch 8, welche außerdem eine Metallisierungsschicht auf der oberen Fläche der Dielektrikumsschicht umfasst, wobei die Metallisierungsschicht eine Metallbeschichtung enthält, welche mit dem Gate-Kontakt in elektrischem Kontakt steht.
  15. Verfahren, welches folgende Schritte umfasst: Bilden einer Dummy-Gate-Struktur, welche sich über eine Kanalregion erstreckt, wobei die Dummy-Gate-Struktur eine Dummy-Gate-Elektrode und Seitenwand-Abstandshalter auf jeder Seite der Dummy-Gate-Elektrode umfasst, welche sich über eine Source-Drain-Region erstrecken, welche der Kanalregion benachbart ist; Entfernen der Dummy-Gate-Elektrode, um eine Öffnung zwischen den Seitenwand-Abstandshaltern zu bilden; Bilden eines Ersatz-Metall-Gates innerhalb der Öffnung, wobei das Ersatz-Metall-Gate eine dielektrische Beschichtung und einen Metallabschnitt umfasst; Blockmaskieren eines Abschnitts des Ersatz-Metall-Gates, wo ein Gate-Kontakt erwünscht ist; Aussparen des Ersatz-Metall-Gates außer an dem Abschnitt, welcher blockmaskiert ist, zur Bildung einer Gate-Elektrode, wo ein Ersatz-Metall-Gate ausgespart ist, und des Gate-Kontakts, wo das Ersatz-Metall-Gate blockmaskiert ist; und Bereitstellen einer Dielektrikumsschicht.
  16. Verfahren nach Anspruch 15, wobei das Aussparen des Ersatz-Metall-Gates eine weitere Öffnung bildet, und welches außerdem das Füllen der weiteren Öffnung mit einem Isoliermaterial umfasst, welches die Gate-Elektrode abdeckt.
  17. Verfahren nach Anspruch 15, wobei die dielektrische Beschichtung zwischen der Gate-Elektrode und der Kanalregion gelegen ist, wobei sich die dielektrische Beschichtung zwischen der Gate-Elektrode und den Seitenwand-Abstandshaltern und außerdem zwischen dem Gate-Kontakt und den Seitenwand-Abstandshaltern erstreckt.
  18. Verfahren nach Anspruch 15, wobei eine Seitenfläche der Gate-Elektrode und eine Seitenfläche des Gate-Kontakts miteinander fluchten und sich parallel zu einer inneren Fläche der Seitenwand-Abstandshalter erstrecken.
  19. Verfahren nach Anspruch 15, welches außerdem das Bilden einer Kontaktöffnung in der Dielektrikumsschicht umfasst, welche sich von einer oberen Fläche der Dielektrikumsschicht zu der Source-Drain-Region erstreckt, wobei die Kontaktöffnung eine äußere Fläche des Seitenwand-Abstandshalters freilegt, und das Füllen der Kontaktöffnung mit einem Metallmaterial umfasst, um einen Source-Drain-Kontakt zu bilden, welcher mit der äußeren Fläche des Seitenwand-Abstandshalters in Kontakt steht.
  20. Verfahren nach Anspruch 15, welches außerdem das Verwenden des Blockmaskierens beim Durchführen eines Ätzens, welches die Seitenwand-Abstandshalter an dem Gate-Kontakt verdünnt, umfasst.
  21. Verfahren nach Anspruch 15, wobei die Dielektrikumsschicht eine einer Zwischenlevel-Dielektrikums(ILD)-Schicht oder Vormetallisierungs-Dielektrikums(PMD)-Schicht ist.
  22. Verfahren nach Anspruch 15, wobei eine Höhe der Seitenwand-Abstandshalter einer Höhe der Dielektrikumsschicht entspricht.
  23. Verfahren nach Anspruch 15, welches außerdem das Bilden einer Metallisierungsschicht auf einer oberen Fläche der Dielektrikumsschicht umfasst, wobei die Metallisierungsschicht eine Metallbeschichtung enthält, welche mit dem Gate-Kontakt in Kontakt steht.
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