DE102015106411B4 - Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren - Google Patents

Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren Download PDF

Info

Publication number
DE102015106411B4
DE102015106411B4 DE102015106411.1A DE102015106411A DE102015106411B4 DE 102015106411 B4 DE102015106411 B4 DE 102015106411B4 DE 102015106411 A DE102015106411 A DE 102015106411A DE 102015106411 B4 DE102015106411 B4 DE 102015106411B4
Authority
DE
Germany
Prior art keywords
upper source
drain
vertical transistor
semiconductor channel
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015106411.1A
Other languages
English (en)
Other versions
DE102015106411A1 (de
Inventor
Wai-Yi Lien
Yi-Hsun CHIU
Jia-Chuan You
Yu-Xuan Huang
Chih-Hao Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015106411A1 publication Critical patent/DE102015106411A1/de
Application granted granted Critical
Publication of DE102015106411B4 publication Critical patent/DE102015106411B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H01L21/82285—Complementary vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Integrierte Schaltungsstruktur, umfassend:einen ersten Vertikaltransistor (100, 300), umfassend:einen ersten Halbleiterkanal;eine erste obere Source/Drain-Zone (120) über dem ersten Halbleiterkanal; undein erstes oberes Source/Drain-Kontaktpad (108, 308), welches die erste obere Source/Drain-Zone überlappt;einen zweiten Vertikaltransistor (200, 400), umfassend:einen zweiten Halbleiterkanal;eine zweite obere Source/Drain-Zone (220) über dem zweiten Halbleiterkanal; undein zweites oberes Source/Drain-Kontaktpad (208, 408), welches die zweite obere Source/Drain-Zone überlappt; undeinen lokalen Verbinder (210, 410), der das erste obere Source/Drain-Kontaktpad (108, 308) und das zweite obere Source/Drain-Kontaktpad (208, 408) miteinander verbindet, wobei das erste obere Source/Drain-Kontaktpad (108, 308), das zweite obere Source/Drain-Kontaktpad (208, 408) und der lokale Verbinder Abschnitte einer durchgehenden Zone ohne erkennbare Grenzflächen zwischen dem ersten oberen Source/Drain-Kontaktpad (108, 308), dem zweiten oberen Source/Drain-Kontaktpad (208, 408) und dem lokalen Verbinder (210, 410) sind.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Transistoren sind Schlüsselkomponenten von modernen integrierten Schaltungen. Um der in zunehmendem Maße schnelleren Schaltgeschwindigkeit zu entsprechen, müssen die Ansteuerungsströme von Transistoren in zunehmendem Maße höher sein. Zur gleichen Zeit werden die Gatelängen von Transistoren ständig verkleinert. Das Verkleinern der Gatelängen führt zu unerwünschten Wirkungen, die als „Kurzkanaleffekte“ bekannt sind, mit denen die Steuerung des Stromflusses durch die Gates beeinträchtigt wird. Zu den Kurzkanaleffekten gehören die drainbedingte Sperrschichtverringerung (DIBL; engl.: drain-induced barrier lowering) und die Verschlechterung der Unterschwellsteigung, die beide zu einer Verschlechterung der Leistung von Transistoren führen.
  • Das Verwenden von Mehrgate-Transistorarchitektur kann den Abbau von Kurzkanaleffekten durch Verbessern der elektrostatischen Kontrolle des Gates an dem Kanal unterstützen. Deshalb wurden Finnen-Feldeffekttransistoren (FinFET) entwickelt. Um die Kontrolle der Kanäle weiter zu erhöhen und die Kurzkanaleffekte zu reduzieren, wurden ebenfalls Transistoren mit vertikalen Gate-Rundum-Strukturen (VGAA; engl.: Vertical Gate All Around) entwickelt, wobei die entsprechenden Transistoren auch als vertikale Gate-Rundum (VGAA)-Transistoren bezeichnet werden. Bei einem VGAA-Transistor umgeben ein Gatedielektrikum und eine Gateelektrode eine Kanalzone vollständig. Diese Konfiguration bietet eine gute Kontrolle des Kanals, und die Kurzkanaleffekte werden reduziert.
  • Die Verbindung zu den Source- und Drain-Zonen der VGAA-Transistoren erfolgt durch Kontaktstecker und Metallleiterbahnen. Kontaktstecker werden gebildet, um eine elektrische Verbindung zu den oberen Source-/Drain-Zonen, den unteren Source-/Drain-Zonen und den Gates der VGAA-Transistoren herzustellen. Metallleiterbahnen werden verwendet, um die Kontaktstecker miteinander zu verbinden. Wenn ein lokaler Verbinder erforderlich ist, um die oberen Source-/Drain-Zonen von benachbarten VGAA-Transistoren miteinander elektrisch zu verbinden, umfasst der lokale Verbinder die Kontaktstecker und die Metallleiterbahn, welche die Kontaktstecker miteinander verbindet. Derartige Transistoren sind beispielsweise aus der US 2007 / 0 010 078 A1 bekannt, wo in einer integrierten Schaltungsstruktur mit drei Vertikaltransistoren und drei Horizontaltransistoren einer der Vertikaltransistoren mit einem der Horizontaltransistoren über einen lokalen Verbinder verbunden ist, der in elektrischem Kontakt mit den Kontaktpads eines Vertikaltransistors und eines Horizontaltransistors ist.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
    • 1 veranschaulicht eine Draufsicht von benachbarten VGAA-Transistoren und den lokalen Verbinder, um benachbarte VGAA-Transistoren gemäß einigen Ausführungsformen zu verbinden;
    • Die 2A bis 7C veranschaulichen die Schnittdarstellungen von Zwischenstufen bei der Bildung der lokalen Verbinder von VGAA-Transistoren gemäß einigen Ausführungsformen;
    • Die 8 bis 11 veranschaulichen einige beispielhafte lokale Verbinder von VGAA-Transistoren gemäß einigen Ausführungsformen; und
    • 12 veranschaulicht den Verfahrensablauf, um Abschnitte der VGAA-Transistoren und lokale Verbinder gemäß einigen Ausführungsformen zu bilden.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale der Erfindung zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunterliegend“, „darunter“, „unter“, „untere“, „darüberliegend“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sind dazu beabsichtigt, zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen des Bauelements bei der Verwendung oder beim Betrieb des Bauelements zu umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Ein lokaler Verbinder zum Verbinden der oberen Source-/Drain-Zonen von VGAA-Transistoren und das Verfahren zu dessen Bildung wird gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstufen des Bildens der lokalen Verbinder werden veranschaulicht. Die Unterschiede der Ausführungsformen werden beschrieben. Überall in den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugsnummern verwendet, um gleiche Elemente zu bezeichnen.
  • 1 veranschaulicht eine Draufsicht von mehreren VGAA-Transistoren 100, 200, 300 und 400. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die VGAA-Transistoren 100 und 300 n-Vertikaltransistoren, während die VGAA-Transistoren 200 und 400 p-Vertikaltransistoren sind. Die VGAA-Transistoren 100 und 200 sind miteinander verbunden, um ein Paar zu bilden und die VGAA-Transistoren 300 und 400 sind miteinander verbunden, um ein Paar zu bilden. Bei einigen Ausführungsbeispielen wird entweder einer oder beide von dem Paar 100/200 und dem Paar 300/400 in einer Schaltung wie einem Wechselrichter verwendet, wobei die Drain-Zonen der VGAA-Transistoren 100 und 200 elektrisch verbunden (kurzgeschlossen) sind und/oder die Drain-Zonen der VGAA-Transistoren 300 und 400 elektrisch verbunden (kurzgeschlossen) sind.
  • Der VGAA-Transistor 100 umfasst den vertikalen Nanodraht 102, der die Kanalzone und möglicherweise Abschnitte der Source- und/oder Drain-Zonen von VGAA-Transistor 100 bilden kann. Das Gatedielektrikum 104 bildet einen Ring, der die Kanalzone des VGAA-Transistors 100 umgibt. Die Gateelektrode 106 bildet weiter einen Ring, der das Gatedielektrikum 104 umgibt. Die obere Source-/Drain-Kontaktstelle (Kontaktpad) 108 befindet sich über und ist elektrisch verbunden mit der oberen Source-/Drain-Zone 120 (2B). Der Nanodraht 102, das Gatedielektrikum 104 und die Gateelektrode 106 sind unter Verwendung von gestrichelten Linien veranschaulicht, um darauf hinzuweisen, dass sie unter der oberen Source-/Drain-Kontaktstelle 108 liegen.
  • Ähnlich umfasst der VGAA-Transistor 200 den vertikalen Nanodraht 202, das Gatedielektrikum 204, die Gateelektrode 206 und die obere Source-/Drain-Kontaktstelle 208. Das Gatedielektrikum 204 bildet einen Ring, der die Kanalzone des VGAA-Transistors 200 umgibt. Die Gateelektrode 206 bildet weiter einen Ring, der das Gatedielektrikum 204 umgibt. Die obere Source-/Drain-Kontaktstelle 208 befindet sich über und ist elektrisch verbunden mit der oberen Source-/Drain-Zone 220 (2B). Der VGAA-Transistor 300 umfasst den vertikalen Nanodraht 302, das Gatedielektrikum 304, die Gateelektrode 306 und die obere Source-/Drain-Kontaktstelle 308. Das Gatedielektrikum 304 bildet einen Ring, der die Kanalzone des VGAA-Transistors 300 umgibt. Die Gateelektrode 306 bildet weiter einen Ring, der das Gatedielektrikum 304 umgibt. Die obere Source-/Drain-Kontaktstelle 308 befindet sich über und ist elektrisch verbunden mit der entsprechenden oberen Source-/Drain-Zone (nicht dargestellt). Der VGAA-Transistor 400 umfasst den vertikalen Nanodraht 402, das Gatedielektrikum 404, die Gateelektrode 406 und die obere Source-/Drain-Kontaktstelle 408. Das Gatedielektrikum 404 bildet einen Ring, der die Kanalzone des VGAA-Transistors 400 umgibt. Die Gateelektrode 406 bildet weiter einen Ring, der das Gatedielektrikum 404 umgibt. Die obere Source-/Drain-Kontaktstelle 408 befindet sich über und ist elektrisch verbunden mit der entsprechenden oberen Source-/Drain-Zone (nicht dargestellt).
  • Die obere Source-/Drain-Kontaktstelle 108 und die obere Source-/Drain-Kontaktstelle 208 sind durch den lokalen Verbinder 210 miteinander verbunden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung bilden die oberen Source-/Drain-Kontaktstellen 108 und 208 und der lokale Verbinder 210 eine durchgehende leitende Zone ohne Unterbrechung und ohne erkennbare Grenzfläche dazwischen. Des Weiteren weisen die oberen Source-/Drain-Kontaktstellen 108 und 208 und der lokale Verbinder 210 die gleiche Struktur auf und sind aus den gleichen leitfähigen Materialien gebildet. Beispielsweise können die oberen Source-/Drain-Kontaktstellen 108 und 208 und der lokale Verbinder 210 aus einer einzelnen leitenden Schicht oder mehreren leitenden Teilschichten gebildet sein. Wenn mehrere leitende Unterschichten beinhaltet sind, sind die entsprechenden Unterschichten in den oberen Source-/Drain-Kontaktstellen 108 und 208 und der lokale Verbinder 210 aus den gleichen Materialien gebildet.
  • Ähnlich sind die oberen Source-/Drain-Kontaktstellen 308 und die oberen Source-/Drain-Kontaktstellen 408 durch den lokalen Verbinder 410 miteinander verbunden, wobei die oberen Source-/Drain-Kontaktstellen 308 und 408 und der lokale Verbinder 410 eine durchgehende leitende Zone ohne Unterbrechung und ohne erkennbare Grenzfläche dazwischen bilden.
  • Die 2A bis 7C veranschaulichen die Schnittdarstellungen von Zwischenstufen bei der Bildung der Struktur, die in 1 gemäß einigen Ausführungsformen gezeigt ist. Die Schritte, die in den 2A bis 7C gezeigt sind, sind auch schematisch in dem in 12 gezeigten Verfahrensablauf veranschaulicht. In der anschließenden Erörterung werden die Prozessschritte, die in den 2A bis 7C gezeigt sind, unter Bezugnahme auf die Prozessschritte in 12 beschrieben.
  • Jede Figurennummer in den 2A bis 7C umfasst eine Zahl gefolgt von einem Buchstaben „A“, „B“ oder „C“. Die Figuren umfassen den Buchstaben „A“, der die Schnittdarstellungen veranschaulicht, die von der Ebene, welche die Linie A-A in 1 enthält, erlangt werden. Die Figuren umfassen den Buchstaben „B“, der die Schnittdarstellungen veranschaulicht, die von der Ebene, welche die Linie B-B in 1 enthält, erlangt werden. Die Figuren umfassen den Buchstaben „C“, der die Schnittdarstellungen veranschaulicht, die von der Ebene, welche die Linie C-C in 1 enthält, erlangt werden. Die 2A bis 7C veranschaulichen die Schnittdarstellungen der VGAA-Transistoren 100 und 200. Außerdem veranschaulicht 1 auch die Linie B'-B', deren Ebene durch die VGAA-Transistoren 300 und 400 hindurchgeht. Die Schnittdarstellungen, die von der Ebene, welche die Linie B'-B' enthält, erlangt werden, können im Wesentlichen die Gleichen wie die Schnittdarstellungen sein, die in der Ebene, welche die Linie B-B enthält, gezeigt sind. Daher sind die Schnittdarstellungen, die von der Ebene, welche die Linie B'-B' enthält, erlangt werden, nicht veranschaulicht und können in den Figuren gefunden werden, deren Nummern „B“ umfassen.
  • 2A veranschaulicht eine Schnittdarstellung der Bildung einer anfänglichen Struktur, wobei die Schnittdarstellung von der Ebene, welche die Linie A-A in 1 enthält, erlangt wird. Die unteren Source-/Drain-Zonen 312 und 112 (und 212 (2B)) werden durch Implantieren des Halbleitersubstrats 20 gebildet. Gemäß einigen Ausführungsformen ist das Halbleitersubstrat 20 ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat. Die unteren Source-/Drain-Zonen 312 und 112 können durch Implantieren von Abschnitten des Halbleitersubstrats 20 mit einem n-Dotierungsatom wie Phosphor oder Arsen gebildet werden. Isolierungszonen wie die flache Grabenisolation (STI)-Zonen 22 werden im Substrat 20 gebildet, um benachbarte aktive Zonen zu trennen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umgeben wie gezeigt in 1 die STI-Zonen 22 die unteren Source-/Drain-Zonen der Transistoren 100, 200, 300 und 400, wobei Abschnitte der STI-Zonen 22 direkt darunterliegende lokale Verbinder 210 und 410 erweitern können, um volle Ringe zu bilden.
  • 2B veranschaulicht die Bildung der VGAA-Transistoren 100 und 200, wobei die Querschnittansicht von der Ebene, welche die Linie B-B in 1 enthält, erlangt wird. Der entsprechende Prozessschritt ist als Schritt 702 in dem in 12 gezeigten Verfahrensablauf gezeigt. Die Schnittdarstellung veranschaulicht eine Hälfte von jedem der VGAA-Transistoren 100 und 200. Der VGAA-Transistor 100 umfasst die untere Source-/Drain-Zone 112, die abhängig von der Funktion des entsprechenden VGAA-Transistors 100 eine Source-Zone oder eine Drain-Zone sein kann. Die Silizidzone 114 ist an einer oberen Fläche der unteren Source-/Drain-Zone 112 gebildet, die ein Nickelsilizid, ein Kobaltsilizid oder dergleichen umfassen kann. Die untere Source-/Drain-Erweiterungszone 116 ist über der unteren Source-/Drain-Zone 112 gebildet. Über der unteren Source-/Drain-Erweiterungszone 116 befindet sich die Kanalzone 118. Die obere Source-/Drain-Zone 120 befindet sich über der Kanalzone 118 und ist auch eine n-Zone. Die obere Source-/Drain-Zone 120 kann eine Source-/Drain-Erweiterungszone umfassen, die schwach dotiert ist, und/oder eine hoch dotierte Source-/Drain-Zone, wobei die Source-/Drain-Erweiterungszone eine Dotierungskonzentration aufweist, die niedriger ist als die der hoch dotierten oberen Source-/Drain-Zone. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung bilden die untere Source-/Drain-Erweiterungszone 116, die Kanalzone 118 und die obere Source-/Drain-Zone 120 in Kombination den vertikalen Nanodraht 102.
  • Der VGAA-Transistor 200 umfasst die untere Source-/Drain-Zone 212, die abhängig von der Funktion des entsprechenden VGAA-Transistors 200 eine Source-Zone oder eine Drain-Zone sein kann. Die Silizidzone 214 ist an einer oberen Fläche der unteren Source-/Drain-Zone 212 gebildet, die ein Nickelsilizid, ein Kobaltsilizid oder dergleichen umfassen kann. Die untere Source-/Drain-Erweiterungszone 216 ist über der unteren Source-/Drain-Zone 212 gebildet. Über der unteren Source-/Drain-Erweiterungszone 216 befindet sich die Kanalzone 218. Die obere Source-/Drain-Zone 220 ist über der Kanalzone 218 gebildet. Die obere Source-/Drain-Zone 220 kann eine Source-/Drain-Erweiterungszone umfassen, die schwach dotiert ist, und/oder eine hoch dotierte Source-/Drain-Zone, wobei die Source-/Drain-Erweiterungszone eine Dotierungskonzentration aufweist, die niedriger ist als die der hoch dotierten oberen Source-/Drain-Zone. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung bilden die untere Source-/Drain-Erweiterungszone 216, die Kanalzone 218 und die obere Source-/Drain-Erweiterungszone 220 in Kombination den vertikalen Nanodraht 202. Die untere Source-/Drain-Zone 212 und die obere Source-/Drain-Zone 220 sind p-Zonen.
  • Die Nanodrähte 102 und 202 sind aus einem Halbleitermaterial gebildet, das SiGe oder einen III-V-Verbindungshalbleiter wie InAs, GaSb, GaN, InP, GaAs, InSb oder InGaSb umfassen kann. Die Nanodrähte 102 und 202 einschließlich der entsprechenden unteren Source-/Drain-Erweiterungszonen, Kanalzonen und oberen Source-/Drain-Zonen können durch Epitaxie gebildet werden.
  • Die Gatedielektrika 104 und 204 bilden Ringe, welche die entsprechenden Kanalzonen 118 und 218 jeweils umgeben. Gemäß einigen Ausführungsformen umfasst jedes der Gatedielektrika 104 und 204 eine einzelne Dielektrikumschicht. Bei alternativen Ausführungsformen umfasst jedes der Gatedielektrika 104 und 204 mehr als eine Schicht. Die Gatedielektrika 104 und 204 können aus High-k-Dielektrikummaterialien wie Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkonoxid oder dergleichen gebildet werden. Die Gateelektroden 106 und 206 umgeben die entsprechenden Gatedielektrika 104 und 204. Die Gateelektroden 106 und 206 können Metallgateelektroden sein, wobei die Materialien der Gateelektroden 106 und 206 gemäß den wünschenswerten Arbeitsfunktionen ausgewählt werden. Beispielsweise kann die Gateelektrode 106 eine niedrige Arbeitsfunktion im Bereich von zwischen ungefähr 4,1 eV und ungefähr 4,5 eV aufweisen und die Gateelektrode 206 kann eine hohe Arbeitsfunktion im Bereich von zwischen ungefähr 4,5 eV und ungefähr 4,9 eV aufweisen. Die Gatedielektrika 104 und 204 und einige Schichten der Metallgateelektroden 106 und 206 können L-Formen in der Schnittdarstellung aufweisen.
  • Die dielektrischen Zonen 24, 26 und 28 werden gebildet, um die verschiedenen leitenden Merkmale einschließlich der Zonen 106, 206, 112, 212, 114, 214, 118 und 218 voneinander zu trennen. Die dielektrischen Zonen 24, 26 und 28 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumoxidkarbid oder dergleichen gebildet werden.
  • Wie gezeigt in 2A, können das Gatedielektrikum 104 und einige Schichten der Metallgateelektrode 106 horizontale Abschnitte aufweisen, die sich zu der in 2A gezeigten Schnittdarstellung erstrecken, wobei in diesen Zonen das Gatedielektrikum 104 sich jeweils über den entsprechenden unteren Source-/Drain-Zonen 112 und 212 befindet.
  • 2C veranschaulicht eine Schnittdarstellung der anfänglichen Struktur, wobei die Schnittdarstellung von der Ebene, welche die Linie C-C in 1 enthält, erlangt wird. Die in 2C gezeigte Struktur ist der Struktur ähnlich, die in 2B in diesem Schritt gezeigt ist.
  • Unter Bezugnahme auf 3A wird die obere Source-/Drain-Silizidschicht 32 gebildet. Der entsprechende Prozessschritt ist als Schritt 704 in dem in 12 gezeigten Verfahrensablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die obere Source-/Drain-Silizidschicht 32 Titansilizid, Kobaltsilizid oder dergleichen, die durch eine Abscheidungsstufe gebildet werden können. Alternativ wird die obere Source-/Drain-Silizidschicht 32 durch Abscheiden einer Siliziumschicht gefolgt von dem Silizidieren der Siliziumschicht gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung erstreckt sich die obere Source-/Drain-Silizidschicht 32 durchgehend von direkt über dem VGAA-Transistor 100 zu direkt über dem VGAA-Transistor 200. Gemäß alternativen Ausführungsformen ist die obere Source-/Drain-Silizidschicht 32 als diskrete Zonen gebildet, wobei jede der oberen Source-/Drain-Zonen 120 und 220 eine der diskreten Silizidschichten darauf aufweist und die Silizidschichten über unterschiedlichen VGAA-Transistoren 100 und 200 physikalisch voneinander getrennt sind.
  • In 3A ist auch die Bildung der leitenden Sperrschicht 34 gezeigt. Der entsprechende Prozessschritt ist als Schritt 706 in dem in 12 gezeigten Verfahrensablauf gezeigt. Gemäß einigen Ausführungsformen umfasst die leitende Sperrschicht 34 eine Titanschicht und eine Titannitridschicht über der Titanschicht. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst die leitende Sperrschicht 34 eine Tantalschicht und eine Tantalnitridschicht über der Tantalschicht. Die leitende Sperrschicht 34 kann durch Abscheiden einer metallischen Schicht wie einer Titanschicht oder einer Tantalschicht und dann Nitrieren eines oberen Abschnitts der metallischen Schicht gebildet werden, wobei der untere Teil nicht nitriert hinterlassen wird. Die Abscheidung für das Bilden der leitenden Sperrschicht 34 kann eines der der chemischen Gasphasenabscheidungsverfahren umfassen. Die leitende Sperrschicht 34 erstreckt sich zu direkt über beiden VGAA-Transistoren 100 und 200, wie auch in den 3B und 3C gezeigt.
  • Die 4A, 4B und 4C veranschaulichen die Bildung der oberen Metallschicht 36. Der entsprechende Prozessschritt ist als Schritt 708 in dem in 12 gezeigten Verfahrensablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die obere Metallschicht 36 aus Wolfram, Nickel, Kobalt, Aluminium, Kupfer, Legierungen davon und/oder Verbundschichten davon gebildet.
  • Die 4A, 4B und 4C veranschaulichen weiter die Bildung der Hartmaskenschicht 38. Der entsprechende Prozessschritt ist als Schritt 710 in dem in 12 gezeigten Verfahrensablauf gezeigt. Die Hartmaskenschicht 38 kann aus Siliziumnitrid oder anderen Materialien gebildet werden, die geeignet sind, als Ätzmasken zu agieren. Wie gezeigt in den 4C, erstrecken sich die obere Metallschicht 36 und die Hartmaskenschicht 38 direkt über den VGAA-Transistoren 100 und 200. Wie gezeigt in den 4A und 4B erstrecken sich die obere Metallschicht 36 und die Hartmaskenschicht 38 auch direkt über den Abschnitten der STI-Zonen 22 und der dielektrischen Zone 26 (4C), welche die VGAA-Transistoren 100 und 200 voneinander trennt.
  • Dann wird wie gezeigt in den 5A, 5B und 5C und den 6A, 6B und 6C ein Strukturierungsschritt ausgeführt, um die leitenden Merkmale 32, 34 und 36 zu strukturieren. Unter Bezugnahme auf die 5A, 5B und 5C wird der Fotolack 40 in einer Belichtungs- und Entwicklungsstufe gebildet (aufgebracht) und strukturiert. Dann wird der strukturierte Fotolack 40 verwendet, um die darunterliegende Hartmaskenschicht 38 zu strukturieren. Der entsprechende Prozessschritt ist als Schritt 712 in dem in 12 gezeigten Verfahrensablauf gezeigt. Die strukturierte Hartmaskenschicht 38 wird weiter verwendet, um die darunterliegenden leitenden Schichten einschließlich der oberen Metallschicht 36, der leitenden Sperrschicht 34 und der oberen Source-/Drain-Silizidschicht 32 zu strukturieren. Der entsprechende Prozessschritt ist als Schritt 714 in dem in 12 gezeigten Verfahrensablauf gezeigt. Die resultierende Struktur ist in den 6A, 6B und 6C gezeigt. Gemäß einigen Ausführungsformen wird das Strukturieren gestoppt, nachdem eine darunterliegende Dielektrikumschicht wie die dielektrischen Zonen 26 freigelegt sind.
  • 6C veranschaulicht eine Schnittdarstellung der Struktur nach dem Strukturierungsschritt, wobei die Schnittdarstellung von der Ebene, welche die Linie C-C in 1 enthält, erlangt wird. Nach dem Strukturierungsschritt wird die Hartmaskenschicht 38 entfernt. Der Fotolack 40 wird nach dem Strukturierungsschritt ebenfalls entfernt, falls er verblieben ist. Wie gezeigt in 6C verbleiben einige der Abschnitte der oberen Metallschicht 36 und der leitenden Sperrschicht 34 nach dem Strukturieren direkt über der oberen Source-/Drain-Zone 120 und bilden die obere Source-/Drain-Kontaktstelle 108. Die obere Source-/Drain-Kontaktstelle 108 wird elektrisch mit der oberen Source-/Drain-Zone 120 durch die obere Source-/Drain-Silizidzone 132 gekoppelt, die ein verbleibender Abschnitt der oberen Silizidschicht 32 ist. Die verbleibenden Abschnitte der oberen Metallschicht 36 und der leitenden Sperrschicht 34 direkt über der oberen Source-/Drain-Zone 220 bilden auch die obere Source-/Drain-Kontaktstelle 208. Die obere Source-/Drain-Kontaktstelle 208 wird elektrisch mit der oberen Source-/Drain-Zone 220 durch die obere Source-/Drain-Silizid-Zone 232 gekoppelt, die auch ein verbleibender Abschnitt der oberen Silizidschicht 32 ist.
  • Unter Bezugnahme auf 6B, die von der gleichen Ebene erlangt wird, welche die Linie B-B in 1 enthält, werden Abschnitte der oberen Metallschicht 36 und der leitenden Sperrschicht 34 nach dem Strukturieren hinterlassen, um den lokalen Verbinder 210 zu bilden, welcher elektrisch die obere Source-/Drain-Kontaktstelle 108 mit der oberen Source-/Drain-Kontaktstelle 208 verbindet. Wie gezeigt in 1 kann der lokale Verbinder 210 schmaler sein als die oberen Source/Drain-Kontaktstellen 108 und 208. Da der lokale Verbinder 210 in den gleichen Prozessschritten wie das Bilden der oberen Source-/Drain-Kontaktstellen 108 und 208 gebildet wird, werden der lokale Verbinder 210 und die oberen Source-/Drain-Kontaktstellen 108 und 208 durchgehend verbunden, um eine durchgehende leitende Zone zu bilden, wobei keine erkennbare Grenzfläche dazwischen gebildet wird. Außerdem wird der lokale Verbinder 210 und die oberen Source-/Drain-Kontaktstellen 108 und 208 aus den gleichen Materialien gebildet, weisen die gleiche Anzahl an Unterschichten auf und sind mit den entsprechenden Unterschichten aus den gleichen homogenen leitfähigen Materialien gebildet.
  • 6A veranschaulicht eine Schnittdarstellung der Struktur nach dem Strukturierungsschritt, wobei die Schnittdarstellung von der Ebene, welche die Linie A-A in 1 enthält, erlangt wird. 6A veranschaulicht die beiden lokalen Verbinder 210 und 410 (siehe auch 1), die voneinander getrennt sind.
  • Die 7A, 7B und 7C veranschaulichen das Bilden der Dielektrikumschicht 42 und des leitenden Merkmals 44 (7B). Der entsprechende Prozessschritt ist als Schritt 716 in dem in 12 gezeigten Verfahrensablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Dielektrikumschicht 42 ein Zwischenschicht-Dielektrikum (ILD), das ein fließfähiges Oxid umfassen kann, welches unter Verwendung von beispielsweise fließfähiger chemischer Gasphasenabscheidung (FCVD) gebildet ist. ILD 42 kann auch Phosphorsilikatglas (PSG), Borosilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG), Tetraäthylorthosilikat (TEOS)-Oxid oder dergleichen umfassen. Eine Planarisierung wie ein Schritt des chemisch-mechanischen Polierens (CMP) kann ausgeführt werden, um die oberen Flächen des ILD 42 anzugleichen.
  • Das leitende Merkmal 44 (7B) ist in der Dielektrikumschicht 42 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das leitende Merkmal 44 eine Metallleiterbahn in der unteren Metallisierungsschicht, die Kupfer umfassen und unter Verwendung eines Damaszierprozesses gebildet sein kann. Bei alternativen Ausführungsformen ist das leitende Merkmal 44 ein Kontaktstecker oder ein leitendes Via, das auch Wolfram, Kobalt, Aluminium, Nickel, Kupfer oder dergleichen umfassen kann. Das leitende Merkmal 44 wird direkt über einer der oberen Source-/Drain-Kontaktstellen 108 und 208 gebildet und ist deshalb mit den beiden oberen Source-/Drain-Kontaktstellen 108 und 208 durch den lokalen Verbinder 210 ( 7B) elektrisch verbunden.
  • Die 8 bis 11 veranschaulichen lokale Verbinder, welche die oberen Source-/Drain-Kontaktstellen von benachbarten VGAA-Transistoren gemäß verschiedenen Ausführungsbeispielen miteinander verbinden. Unter Bezugnahme auf 8 werden die obere Source-/Drain-Kontaktstelle 108 des n-VGAA-Transistors 100 und die obere Source-/Drain-Kontaktstelle 308 des n-VGAA-Transistors 300 durch den lokalen Verbinder 210A miteinander verbunden, der gleichzeitig mit den oberen Source-/Drain-Kontaktstellen 108, 208, 308 und 408 gebildet wird. Gemäß alternativen Ausführungsformen (nicht dargestellt) kann der lokale Verbinder 210A auch gebildet werden, um die oberen Source-/Drain-Kontaktstellen von zwei p-VGAA-Transistoren wie die Transistoren 200 und 400 miteinander zu verbinden. Der lokale Verbinder 210A wird gleichzeitig mit den oberen Source-/Drain-Kontaktstellen 108, 208, 308 und 408 gebildet.
  • In 9 sind die obere Source-/Drain-Kontaktstelle 108 des n-VGAA-Transistors 100 und die obere Source-/Drain-Kontaktstelle 308 des n-VGAA-Transistors 300 durch den lokalen Verbinder 210A miteinander verbunden. Die obere Source-/Drain-Kontaktstelle 308 des n-VGAA-Transistors 300 und die obere Source-/Drain-Kontaktstelle 408 der p-VGAA-Transistoren 400 werden weiter durch den lokalen Verbinder 210B miteinander verbunden. Die lokalen Verbinder 210A und 210B werden gleichzeitig mit den oberen Source-/Drain-Kontaktstellen 108, 208, 308 und 408 gebildet.
  • In 10 sind die obere Source-/Drain-Kontaktstelle 108 des n-VGAA-Transistors 100 und die obere Source-/Drain-Kontaktstelle 308 des n-VGAA-Transistors 300 durch den lokalen Verbinder 210A miteinander verbunden. Die obere Source-/Drain-Kontaktstelle 108 des n-VGAA-Transistors 100 und die obere Source-/Drain-Kontaktstelle 208 der p-VGAA-Transistoren 200 sind weiter durch den lokalen Verbinder 210C miteinander verbunden. Außerdem werden die obere Source-/Drain-Kontaktstelle 208 des p-VGAA-Transistors 200 und die obere Source-/Drain-Kontaktstelle 408 des p-VGAA-Transistors 400 durch den lokalen Verbinder 210D miteinander verbunden. Die lokalen Verbinder 210A, 210C und 210D werden gleichzeitig mit den oberen Source-/Drain-Kontaktstellen 108, 208, 308 und 408 gebildet.
  • 11 veranschaulicht die Draufsicht der n-VGAA-Transistoren 100, 300 und 500 und der p-VGAA-Transistoren 200, 400 und 600, die nahe beieinander gebildet sind. Die obere Source-/Drain-Kontaktstelle 108 des n-VGAA-Transistors 100 und die obere Source-/Drain-Kontaktstelle 308 des n-VGAA-Transistors 300 werden durch den lokalen Verbinder 210A miteinander verbunden. Die obere Source-/Drain-Kontaktstelle 108 des n-VGAA-Transistors 100 und die obere Source-/Drain-Kontaktstelle 208 der p-VGAA-Transistoren 200 werden weiter durch den lokalen Verbinder 210C miteinander verbunden. Außerdem werden die obere Source-/Drain-Kontaktstelle 208 des p-VGAA-Transistors 200 und die obere Source-/Drain-Kontaktstelle 608 des p-VGAA-Transistors 600 durch den lokalen Verbinder 210E miteinander verbunden. Die lokalen Verbinder 210A, 210C und 210E werden gleichzeitig mit den oberen Source-/Drain-Kontaktstellen 108, 208, 308, 408, 508 und 608 gebildet.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. In konventionellen Strukturen wird die Verbindung der oberen Source-/Drain-Zonen (oder Kontaktstellen) von benachbarten VGAA-Transistoren durch Bilden von Kontaktsteckern und Metallleiterbahnen ausgeführt. Dementsprechend ist der Widerstand der lokalen Verbinder aufgrund des Kontaktwiderstands an den Grenzflächen Schnittstellen zwischen Kontaktsteckern und Metallleiterbahnen hoch. Des Weiteren sind mehr Prozessschritte vorhanden und es entstehen höhere Herstellungskosten. In den Ausführungsformen der vorliegenden Offenbarung werden die oberen Source-/Drain-Kontaktstellen und die lokalen Verbinder als eine durchgehende Zone gebildet und daher der Kontaktwiderstand an der Grenzfläche von konventionellen lokalen Verbindern eliminiert. Außerdem werden die Prozesse aufgrund der reduzierten Prozessschritte vereinfacht.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine integrierte Schaltungsstruktur einen ersten Vertikaltransistor und einen zweiten Vertikaltransistor. Der erste Vertikaltransistor umfasst einen ersten Halbleiterkanal, eine erste obere Source-/Drain-Zone über dem ersten Halbleiterkanal und eine erste obere Source-/Drain-Kontaktstelle, welche die erste obere Source-/Drain-Zone überlappt. Der zweite Vertikaltransistor umfasst einen zweiten Halbleiterkanal, eine zweite obere Source-/Drain-Zone über dem zweiten Halbleiterkanal und eine zweite obere Source-/Drain-Kontaktstelle, welche die zweite obere Source-/Drain-Zone überlappt. Ein lokaler Verbinder verbindet die erste obere Source-/Drain-Kontaktstelle und die zweite obere Source-/Drain-Kontaktstelle miteinander. Die erste obere Source-/Drain-Kontaktstelle, die zweite obere Source-/Drain-Kontaktstelle und der lokale Verbinder sind Abschnitte einer durchgehenden Zone ohne erkennbare Grenzflächen zwischen der ersten oberen Source-/Drain-Kontaktstelle, der zweiten oberen Source-/Drain-Kontaktstelle und dem lokalen Verbinder.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst eine integrierte Schaltungsstruktur einen ersten Vertikaltransistor und einen zweiten Vertikaltransistor. Der erste Vertikaltransistor umfasst einen ersten Halbleiterkanal, eine erste obere Source-/Drain-Zone über dem ersten Halbleiterkanal, ein erstes Gatedielektrikum, das den ersten Halbleiterkanal umgibt, und eine erste Gateelektrode, die das erste Gatedielektrikum umgibt. Der zweite Vertikaltransistor umfasst einen zweiten Halbleiterkanal, eine zweite obere Source-/Drain-Zone über dem zweiten Halbleiterkanal, ein zweites Gatedielektrikum, das den zweiten Halbleiterkanal umgibt, und eine zweite Gateelektrode, die das zweite Gatedielektrikum umgibt. Eine dielektrische Zone befindet sich zwischen der ersten Gateelektrode und der zweiten Gateelektrode und trennt die beiden voneinander. Die integrierte Schaltungsstruktur umfasst weiter ein leitendes Merkmal, das einen ersten Abschnitt umfasst, der eine erste untere Fläche aufweist, die eine obere Fläche der ersten oberen Source-/Drain-Zone kontaktiert, einen zweiten Abschnitt, der eine zweite untere Fläche aufweist, die eine obere Fläche der zweiten oberen Source-/Drain-Zone kontaktiert, und einen dritten Abschnitt, der eine dritte untere Fläche aufweist, die eine obere Fläche der dielektrischen Zone kontaktiert, wobei der dritte Abschnitt den ersten Abschnitt und den zweiten Abschnitt miteinander verbindet.
  • Gemäß noch weiteren alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden eines ersten Vertikaltransistors, der einen ersten Halbleiterkanal und eine erste obere Source-/Drain-Zone über dem ersten Halbleiterkanal umfasst, und das Bilden eines zweiten Vertikaltransistors, der einen zweiten Halbleiterkanal und eine zweite obere Source-/Drain-Zone über dem zweiten Halbleiterkanal umfasst. Eine leitende Schicht wird über dem ersten Vertikaltransistor und dem zweiten Vertikaltransistor und der Zone zwischen dem ersten Vertikaltransistor und dem zweiten Vertikaltransistor gebildet. Die leitende Schicht wird strukturiert, wobei verbleibende Abschnitte der leitenden Schicht einen ersten Abschnitt umfassen, der eine erste untere Fläche aufweist, die eine obere Fläche der ersten oberen Source-/Drain-Zone kontaktiert, einen zweiten Abschnitt, der eine zweite untere Fläche aufweist, die eine obere Fläche der zweiten oberen Source-/Drain-Zone kontaktiert, und einen dritten Abschnitt, der den ersten Abschnitt und den zweiten Abschnitt miteinander verbindet.

Claims (19)

  1. Integrierte Schaltungsstruktur, umfassend: einen ersten Vertikaltransistor (100, 300), umfassend: einen ersten Halbleiterkanal; eine erste obere Source/Drain-Zone (120) über dem ersten Halbleiterkanal; und ein erstes oberes Source/Drain-Kontaktpad (108, 308), welches die erste obere Source/Drain-Zone überlappt; einen zweiten Vertikaltransistor (200, 400), umfassend: einen zweiten Halbleiterkanal; eine zweite obere Source/Drain-Zone (220) über dem zweiten Halbleiterkanal; und ein zweites oberes Source/Drain-Kontaktpad (208, 408), welches die zweite obere Source/Drain-Zone überlappt; und einen lokalen Verbinder (210, 410), der das erste obere Source/Drain-Kontaktpad (108, 308) und das zweite obere Source/Drain-Kontaktpad (208, 408) miteinander verbindet, wobei das erste obere Source/Drain-Kontaktpad (108, 308), das zweite obere Source/Drain-Kontaktpad (208, 408) und der lokale Verbinder Abschnitte einer durchgehenden Zone ohne erkennbare Grenzflächen zwischen dem ersten oberen Source/Drain-Kontaktpad (108, 308), dem zweiten oberen Source/Drain-Kontaktpad (208, 408) und dem lokalen Verbinder (210, 410) sind.
  2. Integrierte Schaltungsstruktur nach Anspruch 1, wobei jeder von dem lokalen Verbinder (210/410), der ersten oberen Source/Drain-Kontaktpad (108, 308) und der zweiten oberen Source/Drain-Kontaktpad (208, 408) eine leitende Sperrschicht (34) und eine obere Metallschicht (36) über der leitenden Sperrschicht umfasst.
  3. Integrierte Schaltungsstruktur nach Anspruch 1 oder Anspruch 2, weiter umfassend eine metallische Silizidschicht (32), die unter jedem von dem lokalen Verbinder (210, 410), dem ersten oberen Source/Drain-Kontaktpad (108, 308) und dem zweiten oberen Source/Drain-Kontaktpad (208, 408) liegt und diese kontaktiert.
  4. Integrierte Schaltungsstruktur nach einem der vorhergehenden Ansprüche, wobei der erste Vertikaltransistor (100, 300) und der zweite Vertikaltransistor (200, 400) von entgegengesetzten Leitfähigkeitstypen sind.
  5. Integrierte Schaltungsstruktur nach einem der Ansprüche 1 bis 3, wobei der erste Vertikaltransistor (100, 300) und der zweite Vertikaltransistor (200, 400) von einem gleichen Leitfähigkeitstyp sind.
  6. Integrierte Schaltungsstruktur nach einem der vorhergehenden Ansprüche, wobei das erste obere Source/Drain-Kontaktpad (108, 308) und das zweite obere Source/Drain-Kontaktpad (208, 408) breiter sind als der lokale Verbinder (210, 410).
  7. Integrierte Schaltungsstruktur nach einem der vorhergehenden Ansprüche, weiter umfassend: ein erstes Gatedielektrikum (104, 304), das den ersten Halbleiterkanal umgibt; eine erste Gateelektrode (106, 306), die das erste Gatedielektrikum umgibt; ein zweites Gatedielektrikum (204, 404), das den zweiten Halbleiterkanal umgibt; und eine zweite Gateelektrode (206, 406), die das zweite Gatedielektrikum umgibt.
  8. Integrierte Schaltungsstruktur, umfassend: einen ersten Vertikaltransistor (100, 300), umfassend: einen ersten Halbleiterkanal; eine erste obere Source/Drain-Zone über dem ersten Halbleiterkanal; ein erstes Gatedielektrikum (104, 304), das den ersten Halbleiterkanal umgibt; und eine erste Gateelektrode (106, 306), die das erste Gatedielektrikum umgibt; einen zweiten Vertikaltransistor (200, 400), umfassend: einen zweiten Halbleiterkanal; eine zweite obere Source/Drain-Zone über dem zweiten Halbleiterkanal; ein zweites Gatedielektrikum (204, 404), das den zweiten Halbleiterkanal umgibt; und eine zweite Gateelektrode (206, 406), die das zweite Gatedielektrikum umgibt; eine dielektrische Zone zwischen der ersten Gateelektrode und der zweiten Gateelektrode, die beide voneinander trennt; und ein leitendes Kontaktelement, umfassend:einen ersten Abschnitt mit einer ersten unteren Fläche, die eine obere Fläche der ersten oberen Source/Drain-Zone kontaktiert; einen zweiten Abschnitt mit einer zweiten unteren Fläche, die eine obere Fläche der zweiten oberen Source/Drain-Zone kontaktiert; und einen dritten Abschnitt, der eine dritte untere Fläche aufweist, die eine obere Fläche der dielektrischen Zone kontaktiert, wobei der dritte Abschnitt den ersten Abschnitt und den zweiten Abschnitt miteinander verbindet, wobei das leitende Kontaktelement eine Silizidschicht (32) umfasst und die erste untere Fläche, die zweite untere Fläche und die dritte untere Fläche untere Flächen der Silizidschicht (32) sind.
  9. Integrierte Schaltungsstruktur nach Anspruch 8, wobei das leitende Merkmal weiter eine leitende Sperrschicht über und elektrisch verbunden mit der Silizidschicht (32) umfasst, wobei die leitende Sperrschicht und die Silizidschicht (32) gemeinsam enden.
  10. Integrierte Schaltungsstruktur nach Anspruch 8, wobei das leitende Merkmal weiter eine obere Metallschicht über und elektrisch verbunden mit der Silizidschicht (32) umfasst, wobei die obere Metallschicht und die Silizidschicht (32) gemeinsam enden.
  11. Integrierte Schaltungsstruktur nach einem der Ansprüche 8 bis 10, wobei der erste Vertikaltransistor (100, 300) und der zweite Vertikaltransistor (200, 400) entgegengesetzte Leitfähigkeitstypen haben.
  12. Integrierte Schaltungsstruktur nach einem der Ansprüche 8 bis 10, wobei der erste Vertikaltransistor (100, 300) und der zweite Vertikaltransistor (200, 400) von einem gleichen Leitfähigkeitstyp sind.
  13. Integrierte Schaltungsstruktur nach einem der Ansprüche 8 bis 12, wobei das leitende Merkmal eine Gesamtheit des ersten Halbleiterkanals und eine Gesamtheit des zweiten Halbleiterkanals überlappt.
  14. Verfahren, umfassend: Bilden eines ersten Vertikaltransistors (100, 300), umfassend: einen ersten Halbleiterkanal; und eine erste obere Source/Drain-Zone über dem ersten Halbleiterkanal; Bilden eines zweiten Vertikaltransistors (200, 400), umfassend: einen zweiten Halbleiterkanal; und eine zweite obere Source/Drain-Zone über dem zweiten Halbleiterkanal; Bilden einer leitenden Schicht über dem ersten Vertikaltransistor (100, 300) und dem zweiten Vertikaltransistor (200, 400) und einer Zone zwischen dem ersten Vertikaltransistor (100, 300) und dem zweiten Vertikaltransistor (200, 400), wobei die leitende Schicht eine Silizidschicht (32) umfasst und die erste untere Fläche, die zweite untere Fläche und die dritte untere Fläche untere Flächen der Silizidschicht (32) sind; und Strukturieren der leitenden Schicht, wobei verbleibende Abschnitte der leitenden Schicht umfassen: einen ersten Abschnitt mit einer ersten unteren Fläche, die eine obere Fläche der ersten oberen Source/Drain-Zone kontaktiert; einen zweiten Abschnitt mit einer zweiten unteren Fläche, die eine obere Fläche der zweiten oberen Source/Drain-Zone kontaktiert; und einen dritten Abschnitt, der den ersten Abschnitt und den zweiten Abschnitt miteinander verbindet.
  15. Verfahren nach Anspruch 14, weiter umfassend: Bilden einer dielektrischen Zone zwischen dem ersten Vertikaltransistor (100, 300) und dem zweiten Vertikaltransistor (200, 400), die diese voneinander trennt, wobei der dritte Abschnitt der verbleibenden Abschnitte der leitenden Schicht eine untere Fläche aufweist, welche die dielektrische Zone kontaktiert.
  16. Verfahren nach Anspruch 14 oder Anspruch 15, wobei das Bilden der leitenden Schicht umfasst: flächendeckendes Bilden einer leitenden Sperrschicht; und flächendeckendes Bilden einer oberen Metallschicht über der leitenden Sperrschicht, wobei die leitende Sperrschicht und die obere Metallschicht beide beim Strukturieren strukturiert werden.
  17. Verfahren nach Anspruch 16, wobei das Bilden der leitenden Schicht weiter umfasst: vor dem flächendeckenden Bilden der leitenden Sperrschicht, Bilden einer Silizidschicht (32) über dem ersten Vertikaltransistor (100, 300) und dem zweiten Vertikaltransistor (200, 400).
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei der erste Vertikaltransistor (100, 300) und der zweite Vertikaltransistor (200, 400) entgegengesetzte Leitfähigkeitstypen haben.
  19. Verfahren nach einem der Ansprüche 14 bis 17, wobei der erste Vertikaltransistor (100, 300) und der zweite Vertikaltransistor (200, 400) von einem gleichen Leitfähigkeitstyp sind.
DE102015106411.1A 2015-01-29 2015-04-27 Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren Active DE102015106411B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/608,958 US9349859B1 (en) 2015-01-29 2015-01-29 Top metal pads as local interconnectors of vertical transistors
US14/608,958 2015-01-29

Publications (2)

Publication Number Publication Date
DE102015106411A1 DE102015106411A1 (de) 2016-08-04
DE102015106411B4 true DE102015106411B4 (de) 2020-03-05

Family

ID=55969807

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015106411.1A Active DE102015106411B4 (de) 2015-01-29 2015-04-27 Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren

Country Status (5)

Country Link
US (3) US9349859B1 (de)
KR (1) KR101738749B1 (de)
CN (1) CN106206514B (de)
DE (1) DE102015106411B4 (de)
TW (1) TWI562282B (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9394859B2 (en) * 2012-11-12 2016-07-19 Indian Motorcycle International, LLC Two-wheeled vehicle
US9690892B2 (en) * 2014-07-14 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Masks based on gate pad layout patterns of standard cell having different gate pad pitches
US10804148B2 (en) * 2017-08-25 2020-10-13 International Business Machines Corporation Buried contact to provide reduced VFET feature-to-feature tolerance requirements
KR102314006B1 (ko) 2017-09-11 2021-10-18 삼성전자주식회사 수직 전계 트랜지스터 및 이를 포함하는 반도체 장치
US10833173B2 (en) 2018-08-30 2020-11-10 International Business Machines Corporation Low-resistance top contact on VTFET
CN110993681B (zh) * 2019-12-06 2023-12-12 中国科学院微电子研究所 C形有源区半导体器件及其制造方法及包括其的电子设备
CN110828459B (zh) * 2019-12-18 2022-12-06 电子科技大学 一种新型dram集成电路的结构
CN111106161A (zh) * 2019-12-18 2020-05-05 电子科技大学 一种小比导通电阻的mosfet理想开关结构
CN111063685B (zh) * 2019-12-18 2023-04-14 电子科技大学 一种新型互补mos集成电路基本单元
CN111048579A (zh) * 2019-12-18 2020-04-21 电子科技大学 一种新型数字门集成电路的结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040113207A1 (en) * 2002-12-11 2004-06-17 International Business Machines Corporation Vertical MOSFET SRAM cell
US20070010078A1 (en) * 2005-07-07 2007-01-11 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
US20110062515A1 (en) * 2009-09-16 2011-03-17 Fujio Masuoka Semiconductor device

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
JP5317343B2 (ja) * 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
WO2009153834A1 (ja) * 2008-06-18 2009-12-23 富士通株式会社 半導体装置とその製造方法
US8138554B2 (en) 2008-09-17 2012-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with local interconnects
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
JP5087655B2 (ja) * 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8519473B2 (en) * 2010-07-14 2013-08-27 Infineon Technologies Ag Vertical transistor component
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040113207A1 (en) * 2002-12-11 2004-06-17 International Business Machines Corporation Vertical MOSFET SRAM cell
US20070010078A1 (en) * 2005-07-07 2007-01-11 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
US20110062515A1 (en) * 2009-09-16 2011-03-17 Fujio Masuoka Semiconductor device

Also Published As

Publication number Publication date
TWI562282B (en) 2016-12-11
US9524907B2 (en) 2016-12-20
DE102015106411A1 (de) 2016-08-04
US9911855B2 (en) 2018-03-06
KR101738749B1 (ko) 2017-05-22
CN106206514A (zh) 2016-12-07
CN106206514B (zh) 2019-01-11
US9349859B1 (en) 2016-05-24
KR20160093513A (ko) 2016-08-08
US20170084753A1 (en) 2017-03-23
US20160247720A1 (en) 2016-08-25
TW201628127A (zh) 2016-08-01

Similar Documents

Publication Publication Date Title
DE102015106411B4 (de) Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren
DE102017207777B4 (de) Luftspalt über Transistorgate und entsprechender RFSOI-Schalter
DE102017207873B4 (de) Verfahren zum Bilden eines Luftspalts für eine Halbleitervorrichtung
DE102016115986B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102015113081B4 (de) Feldeffekttransistorstruktur mit mehreren Schwellenspannungen und Herstellungsverfahren dafür
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102017118475B4 (de) Selbstjustierte abstandshalter und verfahren zu deren herstellung
DE102013220852B4 (de) Integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden
DE102017123958B4 (de) Halbleitervorrichtung
DE102018202897A1 (de) Austauschmetallgatestrukturierung für Nanosheet-Vorrichtungen
DE102011090163B4 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind und Herstellungsverfahren dafür
DE102018115901A1 (de) Dielektrischer Abstandshalter zur Vermeidung von Kurzschlüssen
DE102019201354A1 (de) Gate-Schnitt-Struktur mit Liner-Abstandshalter und zugehöriges Verfahren
DE102013108147B4 (de) Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen
DE102012101875A1 (de) Vorrichtung mit hoher Gatedichte und Verfahren zu deren Herstellung
DE102019124526B4 (de) Designprozess für ein Herstellungsverfahren eines Halbleiterbauelements
DE112012000850B4 (de) Verfahren zum Ausbilden eines randlosen Kontakts für Transistoren in einem Ersatzmetall-Gate-Prozess und derartige Halbleiter-Transistorstruktur
DE102011085203B4 (de) Herstellungsverfahren für Halbleiterbauelemente mit Durchgangskontakten
DE102015120483A1 (de) Selbstausgerichteter bottom-up-gate-kontakt und top-down-source-drain-kontaktstruktur in der vormetallisierungs-dielektrikumsschicht oder zwischenlevel-dielektrikumsschicht einer integrierten schaltung
DE102014105339A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
DE102017127542A1 (de) Struktur und verfahren für einen gate-isolierstecker
DE102019215248B4 (de) Finfet mit isolierenden schichten zwischen dem gate und source/drain-kontakten sowie verfahren zu seiner herstellung
DE102016114923B4 (de) Halbleiter-Bauelement und ein Verfahren zu dessen Herstellung
DE102012109921A1 (de) Vertikaler Leistungs-MOSFET und Verfahren zu dessen Herstellung
DE102016105520A1 (de) Bildung eines Übergangs mit symmetrischer Erweiterung mit einem Abstandshalter mit niedrigem K und zweifacher epitaxialer Prozess in einer FinFET-Einheit

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027105000

Ipc: H01L0023520000

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final