DE102016105520A1 - Bildung eines Übergangs mit symmetrischer Erweiterung mit einem Abstandshalter mit niedrigem K und zweifacher epitaxialer Prozess in einer FinFET-Einheit - Google Patents

Bildung eines Übergangs mit symmetrischer Erweiterung mit einem Abstandshalter mit niedrigem K und zweifacher epitaxialer Prozess in einer FinFET-Einheit Download PDF

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Abstract

Eine Technik bezieht sich auf einen zweifachen epitaxialen Prozess einer Einheit. Ein erster Abstandshalter wird auf einem Substrat, einem Dummy-Gate sowie einer Hartmaske angeordnet. Ein erstes Gebiet erstreckt sich von dem Gate aus in einer ersten Richtung, und ein zweites Gebiet erstreckt sich in einer entgegengesetzten Richtung. Auf dem ersten Abstandshalter wird ein dotierter zwischenliegender Abstandshalter angeordnet. Auf dem Substrat wird ein erster Bereich geöffnet, indem der erste Abstandshalter und der zwischenliegende Abstandshalter bei dem ersten Bereich entfernt werden. In dem ersten Bereich wird eine erste epitaxiale Schicht angeordnet. Der zwischenliegende Abstandshalter wird von dem ersten Gebiet entfernt. Auf dem zwischenliegenden Abstandshalter wird ein zweiter Abstandshalter angeordnet. Auf dem Substrat wird ein zweiter Bereich geöffnet, indem der erste Abstandshalter, der zwischenliegende Abstandshalter sowie der zweite Abstandshalter entfernt werden. In dem zweiten Bereich wird eine zweite epitaxiale Schicht angeordnet. Die Breite der zweiten epitaxialen Schicht wird mittels eines Tempervorgangs vergrößert, der bewirkt, dass der Dotierstoff in der zwischenliegenden Abstandshalterschicht in die zweite epitaxiale Schicht hinein strömt.

Description

  • Diese Anmeldung ist eine Fortsetzung der am 27. März 2015 eingereichten US Patentanmeldung mit der Seriennr. 14/671 115, deren Offenbarung durch Verweis in ihrer Gesamtheit hierin aufgenommen ist.
  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf Techniken zur Fertigung von Halbleiter-Einheiten und spezifischer auf die Bildung eines Übergangs mit einer symmetrischen Erweiterung mit einem Abstandshalter mit niedrigem k und einen zweifachen epitaxialen Prozess in FinFET-Einheiten.
  • Wenngleich es den Anschein haben kann, dass der planare Feldeffekttransistor (FET) das Ende seiner skalierbaren Lebensspanne erreicht hat, hat die Halbleiterindustrie eine alternative Vorgehensweise mit FinFETs herausgefunden. Die FinFET-Technologie wird von vielen als die beste Wahl für die nächste Generation hochentwickelter Prozesse erachtet.
  • Bei hochentwickelten Technologien für geometrische planare FETs, wie beispielsweise einer Herstellung für 20 Nanometer (nm), dringen die Source und der Drain in den Kanal ein, was es für den Leckstrom einfacher macht, zwischen diesen zu fließen, und was es wiederum sehr schwierig macht, den Transistor vollständig auszuschalten. FinFETs sind dreidimensionale Strukturen, die über dem Substrat herausragen und einer Fin ähneln, daher die Bezeichnung. Es werden bestimmte Techniken verwendet, um die Fins für n-Kanal-FETs und p-Kanal-FETs zu bilden.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform wird ein Verfahren für einen zweifachen epitaxialen Prozess in einer FinFET-Einheit bereitgestellt. Das Verfahren beinhaltet ein Anordnen einer ersten Abstandshalterschicht auf einem Substrat, auf einem Dummy-Gate sowie auf einer Hartmaske. Das erste Gebiet erstreckt sich von einem Ort auf dem Dummy-Gate aus in eine erste Richtung, und ein zweites Gebiet erstreckt sich von dem Ort auf dem Dummy-Gate aus in eine zweite Richtung. Die erste Richtung ist entgegengesetzt zu der zweiten Richtung. Oben auf der ersten Abstandshalterschicht wird eine zwischenliegende Abstandshalterschicht angeordnet, und die zwischenliegende Abstandshalterschicht beinhaltet einen Dotierstoff. Das Verfahren beinhaltet ein Öffnen eines ersten Bereichs auf dem Substrat, indem die erste Abstandshalterschicht und die zwischenliegende Abstandshalterschicht bei dem ersten Bereich entfernt werden, ein Anordnen einer ersten epitaxialen Schicht in dem ersten Bereich auf dem Substrat, ein Entfernen der zwischenliegenden Abstandshalterschicht von dem ersten Gebiet sowie ein Anordnen einer zweiten Abstandshalterschicht auf der zwischenliegenden Abstandshalterschicht. Außerdem beinhaltet das Verfahren ein Öffnen eines zweiten Bereichs auf dem Substrat, indem die erste Abstandshalterschicht, die zwischenliegende Abstandshalterschicht und die zweite Abstandshalterschicht bei dem zweiten Bereich auf dem Substrat entfernt werden, sowie ein Anordnen einer zweiten epitaxialen Schicht in dem zweiten Bereich auf dem Substrat. Der erste Bereich und der zweite Bereich befinden sich auf entgegengesetzten Seiten des Dummy-Gates. Eine Breite der zweiten epitaxialen Schicht wird mittels eines Tempervorgangs erweitert, der bewirkt, dass der Dotierstoff in der zwischenliegenden Abstandshalterschicht in die zweite epitaxiale Schicht hinein strömt.
  • Gemäß einer Ausführungsform wird eine FinFET-Einheit bereitgestellt. Ein Gate ist oben auf einer dielektrischen Schicht mit einem hohen k ausgebildet, und die dielektrische Schicht mit einem hohen k ist auf einem Substrat angeordnet. Auf dem Substrat ist eine erste epitaxiale Schicht angeordnet. Eine erste Abstandshalterschicht und eine zweite Abstandshalterschicht sind relativ zu einer ersten Seite des Gates zwischen dem Gate und der ersten epitaxialen Schicht positioniert. Eine zweite epitaxiale Schicht ist auf dem Substrat angeordnet. Die erste Abstandshalterschicht, die zweite Abstandshalterschicht sowie eine zwischenliegende Abstandshalterschicht sind relativ zu einer zweiten Seite des Gates zwischen dem Gate und der zweiten epitaxialen Schicht positioniert. Die zwischenliegende Abstandshalterschicht beinhaltet einen Dotierstoff, der während eines Tempervorgangs in die zweite epitaxiale Schicht hinein diffundiert. Eine Breite der zweiten epitaxialen Schicht beinhaltet den Dotierstoff von der zwischenliegenden Abstandshalterschicht, und die Breite unter der ersten Abstandshalterschicht wurde mit dem Dotierstoff von der zwischenliegenden Abstandshalterschicht vergrößert.
  • Durch die Techniken der vorliegenden Erfindung werden zusätzliche Merkmale und Vorteile realisiert. Weitere Ausführungsformen und Aspekte der Erfindung sind hierin detailliert beschrieben und werden als ein Teil der beanspruchten Erfindung betrachtet. Für ein besseres Verständnis der Erfindung mit den Vorteilen und den Merkmalen siehe die Beschreibung und die Zeichnungen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Der Gegenstand, der als die Erfindung angesehen wird, ist in den Ansprüchen am Ende der Beschreibung genauer aufgezeigt und eindeutig beansprucht. Das Vorstehende und weitere Merkmale und Vorteile der Erfindung sind aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen:
  • 1A bis 1H einen exemplarischen zweifachen epitaxialen Ablauf beim Bilden einer Transistor-Struktur darstellen, in denen:
  • 1A ein dielektrisches Material mit hohem k darstellt, das auf einem Substrat abgeschieden ist;
  • 1B ein Abscheiden einer Block-Resist-Maske zum Schutz eines PFET-Gebiets sowie ein Ätzen darstellt;
  • 1C ein Aufwachsen einer epitaxialen NFET-Schicht darstellt;
  • 1D darstellt, dass ein Dotierstoff vom n-Typ zu der epitaxialen NFET-Schicht hinzugefügt werden kann;
  • 1E ein Abscheiden einer zweiten Abstandshalterschicht oben auf der Transistor-Struktur darstellt;
  • 1F ein Abscheiden einer Block-Resist-Maske zum Schutz des NFET-Gebiets darstellt;
  • 1G ein Aufwachsen einer epitaxialen PFET-Schicht darstellt; und
  • 1H ein Hinzufügen eines Dotierstoffs vom p-Typ zu der epitaxialen PFET-Schicht darstellt;
  • 2A bis 2H einen zweifachen epitaxialen Ablauf beim Bilden einer Transistor-Struktur gemäß einer Ausführungsform darstellen, in denen:
  • 2A eine Abstandshalterschicht mit einem niedrigen k darstellt, die eine erste Abstandshalterschicht bedeckt;
  • 2B ein Abscheiden der Block-Resist-Maske in dem PFET-Gebiet darstellt;
  • 2C ein Aufwachsen der epitaxialen NFET-Schicht darstellt;
  • 2D darstellt, dass die Abstandshalterschicht mit einem niedrigen k von dem NFET-Gebiet abgelöst wird;
  • 2E ein Abscheiden der zweiten Abstandshalterschicht oben auf der Transistor-Struktur darstellt;
  • 2F ein Abscheiden einer Block-Resist-Maske zum Schutz des NFET-Gebiets darstellt;
  • 2G ein Aufwachsen der epitaxialen PFET-Schicht darstellt; und
  • 2H darstellt, dass der Dotierstoff vom p-Typ zu der epitaxialen PFET-Schicht hinzugefügt werden kann;
  • 3A und 3B zusammen ein Verfahren für einen zweifachen epitaxialen Prozess bei einer FinFET-Einheit gemäß einer Ausführungsform darstellen.
  • DETAILLIERTE BESCHREIBUNG
  • Zweifache Abstandshalter und zweifache epitaxiale Schichten (epi) für Feldeffekttransistoren vom n-Typ (n-Kanal) (NFET) und Feldeffekttransistoren vom p-Typ (p-Kanal) (PFET) werden dazu verwendet, den Übergang zwischen den Bereichen vom n-Typ und vom p-Typ (wie beispielsweise die Source-/Drain-Bereiche) zu optimieren, wodurch die Fins (d. h. epitaxiale Schichten) der FinFET-Einheit aufgewachsen werden.
  • Die FinFET-Technologie zeichnet sich durch einen zweifachen epitaxialen Schicht-Prozess für eine konforme Diffusion ohne Schädigung während der Bildung eines Übergangs mit einer Erweiterung aus. Ein Problem bei dem zweifachen epitaxialen Schicht-Prozess besteht in überlagernden epitaxialen Schichten, die eine parasitäre Kapazität verursachen. Ausführungsformen verwenden einen Abstandshalter mit niedrigem k, um die überlagernden epitaxialen Schichten anzugehen, die eine parasitäre Kapazität in dem zweifachen epitaxialen Schicht-Prozess verursachen.
  • Ein weiteres Problem bei dem zweifachen epitaxialen Schicht-Prozess besteht in der Einbringung eines Block-Nitrids (z. B. 3 nm). Der Zweck des Block-Nitrids besteht darin, die Bildung der epitaxialen Schicht von beiden Seiten zu blockieren, wie dessen Bezeichnung nahelegt, so dass jede epitaxiale Schicht auf ihrer eigenen Seite bleibt. Der zweifache epitaxiale Schicht-Prozess verursacht unvermeidlich eine asymmetrische Dicke des Abstandshalters zwischen dem NFET und dem PFET, was die Auslegung der FinFET-Einheit viel schwieriger macht.
  • Gemäß Ausführungsformen werden eine neuartige Struktur und ein neuartiges Verfahren bereitgestellt, bei denen ein zwischenliegender Abstandshalter mit einem niedrigen k und eine selektive Entfernung des Nitrids verwendet werden. Ausführungsformen verwenden auch eine in-situ (lokale) Technik zum Dotieren der epitaxialen Schichten, um eine gleichmäßige Dotierung sowohl in dem NFET- als auch in dem PFET-Erweiterungs-Bereich zu bilden. Das unzureichende Hineintreiben eines Dotierstoffs aufgrund eines dickeren Abstandshalters wird durch die Zuführung eines Dotierstoffs vom p-Typ (z. B. Bor) von dem zwischenliegenden Abstandshalter mit einem niedrigen k aus kompensiert. Das Verfahren stellt eine Lösung für das Problem hinsichtlich einer asymmetrischen Erweiterung bereit, ohne die Komplexität von zusätzlichen Masken oder Prozessen hinzuzufügen.
  • Sich den Figuren zuwendend, stellen die 1A bis 1H einen exemplarischen zweifachen epitaxialen Ablauf und eine potentielle Vorgehensweise für eine Integration eines Silicids beim Bilden einer Transistor-Struktur 100 dar. Die 1A bis 1H zeigen Querschnittansichten für ein Bilden der Transistor-Struktur 100 gemäß einem Prozess des Standes der Technik.
  • 1A stellt ein dielektrisches Material 12 mit einem hohen k dar, das auf einem Substrat 10 abgeschieden ist. Auf dem dielektrischen Material 12 mit einem hohen k ist ein Dummy-Gate 14 ausgebildet, und oben auf dem dielektrischen Material 12 mit einem hohen k ist eine Hartmaske 16 ausgebildet. Oben auf der Transistor-Struktur 100 ist eine erste Abstandshalterschicht 18 abgeschieden.
  • 1B stellt ein Abscheiden einer Block-Resist-Maske 20 zum Schutz eines PFET-Gebiets 22 sowie ein Ätzen des ersten Abstandshalters der ersten Abstandshalterschicht 18 in einem NFET-Gebiet 24 dar. Das Ätzen der ersten Abstandshalterschicht 18 erschließt das NFET-Gebiet 24 auf dem Substrat 10 für eine weitere Bearbeitung, während das PFET-Gebiet 22 durch die Block-Resist-Maske 20 geschützt ist. Es ist eine gestrichelte Mittellinie 50 gezeigt, die das PFET-Gebiet 22 von dem NFET-Gebiet 24 trennt.
  • 1C stellt ein Aufwachsen einer epitaxialen NFET-Schicht 26 dar, die als die NFET-Fin in der FinFET-Transistor-Struktur 100 dient. Die Block-Resist-Maske 20 wird nach dem Abscheiden der epitaxialen NFET-Schicht 26 entfernt.
  • Als eine Option zeigt 1D, dass ein Dotierstoff 28 vom n-Typ zu der epitaxialen NFET-Schicht 26 hinzugefügt werden kann, was als Vorbereitung auf das Bilden eines Silicids dient. Der Dotierstoff 28 vom n-Typ kann zum Beispiel mittels Ionenimplantation hinzugefügt werden. Bei der Einbringung des Dotierstoffs vom n-Typ handelt es sich um eine flache Implantation und der Zweck besteht darin, das Dotierstoffniveau an der Oberfläche zu erhöhen, wo der Kontakt aufsetzt, so dass der Kontaktwiderstand verringert werden kann. Das Silicid wird bis nach der Bildung des Ersetzungs-Metall-Gates (RMG, Replacement Metal Gate) nicht gebildet.
  • 1E stellt ein konformes Abscheiden einer zweiten Abstandshalterschicht 38 oben auf der Transistor-Struktur 100 dar.
  • 1F stellt ein Abscheiden einer Block-Resist-Maske 40 zum Schutz der epitaxialen NFET-Schicht 26 in dem NFET-Gebiet 24 dar. 1F zeigt ein Ätzen des ersten und des zweiten Abstandshalters der ersten Abstandshalterschicht 18 und der zweiten Abstandshalterschicht 38 in dem PFET-Gebiet 22. Das Ätzen der ersten und der zweiten Abstandshalterschicht 18 und 38 erschließt das Substrat 10 in dem PFET-Gebiet 22 in Vorbereitung auf eine weitere Bearbeitung, während das NFET-Gebiet 24 durch die Block-Resist-Maske 40 geschützt ist.
  • 1G stellt ein Aufwachsen einer epitaxialen PFET-Schicht 36 dar, die als die PFET-Fin in der FinFET-Transistor-Struktur 100 dient. Die Block-Resist-Maske 40 wird nach dem Abscheiden der epitaxialen PFET-Schicht 36 entfernt.
  • 1H zeigt, dass ein Dotierstoff vom p-Typ zu der epitaxialen PFET-Schicht 36 hinzugefügt wird, gefolgt von einem Bilden eines Silicids 48. Der Dotierstoff vom p-Typ kann zum Beispiel mittels Ionenimplantation hinzugefügt werden.
  • Wie aus 1H ersichtlich, erstreckt sich die epitaxiale NFET-Schicht 26 auf der x-Achse in Richtung zu der Mittellinie 50 hin, was den NFET-Erweiterungs-Bereich darstellt. Die epitaxiale PFET-Schicht 36 erstreckt sich auf der x-Achse (in einer entgegengesetzten Richtung zu der epitaxialen NFET-Schicht 26) in Richtung zu der Mittellinie 50 hin, was den PFET-Erweiterungs-Bereich darstellt. Eine effektive Kanallänge (LeffN) wird für das NFET-Gebiet 24 von der Mittellinie 50 bis zu der nächstgelegenen Kante der epitaxialen NFET-Schicht 26 gemessen. In einer ähnlichen Weise wird eine effektive Kanallänge (LeffP) für das PFET-Gebiet 22 von der Mittellinie 50 bis zu der nächstgelegenen Kante der epitaxialen PFET-Schicht 36 gemessen. Als Ergebnis der kombinierten Dicke des ersten Abstandshalters 18 und des zweiten Abstandshalters 38 auf den Seitenwänden des Gates 14 für die PFET-Seite 22, die größer als die Dicke der ersten Abstandshalterschicht 18 auf den Seitenwänden des Gates 14 für die NFET-Seite 24 ist, ist die effektive Kanallänge LeffP größer als die effektive Kanallänge LeffN. Diese Differenz der effektiven Kanallängen kann bei der Transistor-Struktur 100 Probleme bereiten. Es ist anzumerken, dass die ”kombinierte Dicke” der ersten und der zweiten Abstandshalterschicht 18 und 38 auf der NFET-Seite 24 irrelevant ist, da die erste Abstandshalterschicht 38 nach der epitaxialen NFET-Schicht 26 gebildet wird.
  • Die 2A bis 2H stellen einen zweifachen epitaxialen Ablauf und eine potentielle Vorgehensweise für eine Integration von Silicid beim Bilden einer Transistor-Struktur 200 gemäß einer exemplarischen Ausführungsform dar. Die 2A bis 2H (allgemein als 2 bezeichnet) zeigen Querschnittansichten eines Bildens der Transistor-Struktur 200. Der Prozess in 2 stellt eine effektive Kanallänge (LeffP) bereit, die gleich (oder im Wesentlichen gleich) der effektiven Kanallänge (LeffN) ist, indem die kombinierte Dicke auf den Seitenwänden des Gates 14 für die PFET-Seite 22 (während der Bildung der epitaxialen PFET-Schicht 36 in 2G) kompensiert wird, die größer als die kombinierte Dicke der Seitenwände des Gates 14 für die NFET-Seite 24 ist (während der Bildung der epitaxialen NFET-Schicht 26 in 2C).
  • Es ist anzumerken, dass ein Teil der Beschreibung in 2 ähnlich wie bei 1 sein kann. 2A stellt das dielektrische Material 12 mit einem hohen k dar, das auf dem Substrat 10 abgeschieden ist. Das Substrat kann aus Silicium, Germanium, Silicium-Germanium etc. bestehen. Das dielektrische Material 12 mit einem hohen k kann aus Hafniumoxid bestehen. Auf dem dielektrischen Material 12 mit einem hohen k ist das Dummy-Gate 14 ausgebildet, und die Hartmaskenschicht 16 ist oben auf dem dielektrischen Material 12 mit einem hohen k ausgebildet. Das Material für das Dummy-Gate 14 kann aus Polysilicium bestehen. Die Hartmaskenschicht 16 kann aus Siliciumnitrid, Titannitrid etc. bestehen.
  • Oben auf der Transistor-Struktur 100 ist die erste Abstandshalterschicht 18 abgeschieden. Die erste Abstandshalterschicht 18 kann aus einem Nitrid bestehen. Die Dicke der ersten Abstandshalterschicht 18 kann im Bereich von 8 bis 10 nm liegen. Die Dicke der ersten Abstandshalterschicht 18 in 2A ist geringer als die Dicke in 1A.
  • Darüber hinaus ist eine zwischenliegende Abstandshalterschicht 205 mit einem niedrigen k oben auf der Transistor-Struktur 200 abgeschieden, wobei das Material mit einem niedrigen k auch einen Dotierstoff beinhaltet. Die Abstandshalterschicht 205 mit einem niedrigen k kann aus einem Nitrid bestehen, das einen Dotierstoff vom p-Typ beinhaltet, der dazu verwendet wird, die effektive Kanallänge (LeffP) zu verringern, wie sie von der Kante der epitaxialen PFET-Schicht 36 bis zu der Mittellinie 50 in 2 gemessen wird. In einem Fall kann das Material der Abstandshalterschicht 205 mit einem niedrigen k aus Silicium-Kohlenstoff-Bor-Nitrid (SiCBN) bestehen. Die Abstandshalterschicht 205 mit einem niedrigen k ist mit Bor und Kohlenstoff dotiert. Der Kohlenstoff verringert den k-Wert und verringert somit die Kapazität in der Transistor-Einheit 200. Bor ist ein Dotierstoff vom p-Typ, der dazu verwendet wird, die effektive Kanallänge (LeffP) derart zu verringern, dass die effektive Kanallänge (LeffP) gleich oder im Wesentlichen gleich der effektiven Kanallänge (LeffN) ist. Ein weiteres beispielhaftes Material für die Abstandshalterschicht 205 mit einem niedrigen k kann SiOCN beinhalten.
  • 2B zeigt die gestrichelte Mittellinie 50, die das PFET-Gebiet 22 von dem NFET-Gebiet 24 trennt. 2B stellt ein Abscheiden der Block-Resist-Maske 20 zum Schutz des PFET-Gebiets 22 dar, und das geschützte PFET-Gebiet 22 beinhaltet die Abstandshalterschicht 205 mit einem niedrigen k, die erste Abstandshalterschicht 18, einen Teil der Hartmaske 16 sowie einen Teil des Dummy-Gates 14. 2B zeigt ein Ätzen der ersten Abstandshalterschicht 18 und der Abstandshalterschicht 205 mit einem niedrigen k in dem NFET-Gebiet 24. Das Ätzen der ersten Abstandshalterschicht 18 und der Abstandshalterschicht 205 mit einem niedrigen k erschließt einen NFET-Bereich 250 auf dem Substrat 10 in dem NFET-Gebiet 24 für eine weitere Bearbeitung, während das PFET-Gebiet 22 durch die Block-Resist-Maske 20 geschützt bleibt.
  • 2C stellt ein Aufwachsen der epitaxialen NFET-Schicht 26 dar, die als die NFET-Fin in der FinFET-Transistor-Struktur 200 dient. Die epitaxiale NFET-Schicht 26 wird in-situ mit einem Dotierstoff vom n-Typ dotiert, wie beispielsweise Phosphor. Die epitaxiale NFET-Schicht 26 kann aus Silicium-Germanium (SiGe), Silicium etc. bestehen, das in-situ mit dem Dotierstoff vom n-Typ (z. B. Phosphor) dotiert wird. Das dotierte Gebiet 26 weist Dotierstoffe auf, die während eines nachfolgenden thermischen Prozesses in Richtung zu dem Kanal unter dem Gate 14 hin diffundieren. Die Block-Resist-Maske 20 wird nach dem Abscheiden der epitaxialen NFET-Schicht 26 entfernt.
  • 2D zeigt, dass die Abstandshalterschicht 205 mit einem niedrigen k von dem NFET-Gebiet 24 derart abgelöst ist, dass die Abstandshalterschicht 205 mit einem niedrigen k so entfernt ist, dass sie sich nicht mehr auf der ersten Abstandshalterschicht 18 befindet. 2D zeigt optional, dass der Dotierstoff 28 vom n-Typ zu der epitaxialen NFET-Schicht 26 in Vorbereitung auf eine spätere Bildung des Silicides hinzugefügt werden kann. In einem Fall kann der Dotierstoff vom n-Typ mittels Ionenimplantation hinzugefügt werden. Bei dem Dotierstoff vom n-Typ kann es sich um Phosphor handeln. Die Einbringung des Dotierstoffs vom p-Typ erfolgt als flache Implantation und der Zweck besteht darin, das Dotierstoffniveau an der Oberfläche zu erhöhen, an welcher der Kontakt aufsetzt, so dass der Kontaktwiderstand verringert werden kann. Das Silicid wird bis nach der Bildung des Ersetzungs-Metall-Gates (RMG) nicht gebildet.
  • 2E stellt ein Abscheiden der zweiten Abstandshalterschicht 38 oben auf der Transistor-Struktur 100 dar. Im Besonderen wird die zweite Abstandshalterschicht 38 in dem PFET-Gebiet 22 oben auf der Abstandshalterschicht 205 mit einem niedrigen k abgeschieden. In dem NFET-Gebiet 24 wird die zweite Abstandshalterschicht 38 oben auf der ersten Abstandshalterschicht 18, oben auf der Hartmaske 16 und oben auf der epitaxialen NFET-Schicht 26 gebildet.
  • 2F stellt ein Abscheiden einer Block-Resist-Maske 40 zum Schutz des NFET-Gebiets 24 dar, auf dem bereits die epitaxiale NFET-Schicht 26 abgeschieden wurde. 2F zeigt ein Ätzen der ersten Abstandshalterschicht 18, der Abstandshalterschicht 205 mit einem niedrigen k sowie der zweiten Abstandshalterschicht 38 in dem PFET-Gebiet 22. Das Ätzen der ersten Abstandshalterschicht 18, der Abstandshalterschicht 205 mit einem niedrigen k sowie der zweiten Abstandshalterschicht 38 erschließt einen PFET-Bereich 260 auf dem Substrat 10 in dem PFET-Gebiet 22 in Vorbereitung auf eine weitere Bearbeitung, während das NFET-Gebiet 24 durch die Block-Resist-Maske 40 geschützt ist.
  • 2G stellt ein Aufwachsen der epitaxialen PFET-Schicht 36 dar, die als die PFET-Fin in der FinFET-Transistor-Struktur 200 dient. Die epitaxiale PFET-Schicht 36 wird in-situ mit einem Dotierstoff des p-Typs dotiert, wie beispielsweise Bor. Die epitaxiale PFET-Schicht 36 kann aus Silicium-Germanium (SiGe), Silicium etc. bestehen, das in-situ mit dem Dotierstoff vom p-Typ (z. B. Bor) dotiert wird.
  • Die Abstandshalterschicht 205 mit einem niedrigen k ist ebenfalls mit einem Dotierstoff vom p-Typ dotiert (bei dem es sich um Bor handeln kann). Daher wird die Transistor-Struktur 200 getempert, um den Dotierstoff vom p-Typ (z. B. Bor) von der dotierten zwischenliegenden Abstandshalterschicht 205 mit einem niedrigen k in die epitaxiale PFET-Schicht 36 hinein zu treiben, was bewirkt, dass sich die epitaxiale PFET-Schicht 36 näher in Richtung zu der Mittellinie 50 hin erstreckt (d. h. sich in Richtung der x-Achse verbreitert), als wenn keine Abstandshalterschicht 205 mit einem niedrigen k verwendet wird. Dadurch, dass die Abstandshalterschicht 205 mit einem niedrigen k mit dem Dotierstoff vom p-Typ dotiert ist und die Transistor-Struktur 200 getempert wird, kann sich die epitaxiale PFET-Schicht 36 in dem Bereich von 3 bis 5 nm näher zu der Mittellinie 50 hin erstrecken, als wenn ein normaler, nicht dotierter Abstandshalter verwendet wird. Ohne die zwischenliegende Abstandshalterschicht 205 mit einem niedrigen k kann die epitaxiale PFET-Schicht 36 zum Beispiel eine erste Breite ”w1” in der Richtung der x-Achse aufweisen. Durch Verwenden der zwischenliegenden Abstandshalterschicht 205 mit einem niedrigen k und durch Tempern, damit der Dotierstoff vom p-Typ in die epitaxiale PFET-Schicht 36 hinein diffundiert, wird die Breite ”w1” jedoch auf die Breite ”w2” in der Richtung der x-Achse vergrößert. Die Breite ”w2” ist größer als die Breite ”w1”. Die Block-Resist-Maske 40 wird nach dem Abscheiden der epitaxialen PFET-Schicht 36 entfernt.
  • 2H zeigt, dass der Dotierstoff vom p-Typ weiter zu der epitaxialen PFET-Schicht 36 hinzugefügt werden kann, gefolgt von einem Bilden des Silicids 48. Der Dotierstoff vom p-Typ, z. B. Bor, kann mittels Ionenimplantation hinzugefügt werden. Wie aus 2K ersichtlich ist, erstreckt sich die epitaxiale NFET-Schicht 26 auf der x-Achse in Richtung zu der Mittellinie 50 hin, was den NFET-Erweiterungs-Bereich darstellt. Die epitaxiale PFET-Schicht 36 erstreckt sich in einer ähnlichen Weise auf der x-Achse in Richtung zu der Mittellinie 50 hin (in einer zu der epitaxialen NFET-Schicht 26 entgegengesetzten Richtung ), was den PFET-Erweiterungs-Bereich darstellt. Die effektive Kanallänge (LeffN) wird für das NFET-Gebiet 24 wiederum von der Mittellinie 50 bis zu der Kante der epitaxialen NFET-Schicht 26 gemessen, während die effektive Kanallänge (LeffP) für das PFET-Gebiet 22 von der Mittellinie 50 bis zu der Kante der epitaxialen PFET-Schicht 36 gemessen wird.
  • Im Gegensatz zu 1H zeigt 2H jedoch, dass die effektive Kanallänge (LeffP) in dem PFET-Gebiet 22 aufgrund der Diffusion des Dotierstoffs vom p-Typ (Bor), welche die Erweiterung der epitaxialen PFET-Schicht 36 ausdehnt (d. h. von der Breite ”w1” auf die Breite ”w2” vergrößert), gleich und/oder im Wesentlichen gleich der effektiven Kanallänge (LeffN) in dem NFET-Gebiet 24 ist. Ein Ausdehnen der Erweiterung der epitaxialen PFET-Schicht 36 in Richtung zu der Mittellinie 50 hin verringert entsprechend die Weite der effektiven Kanallänge LeffP. Dementsprechend ist die effektive Kanallänge (LeffP) nicht mehr asymmetrisch in Bezug auf die effektive Kanallänge (LeffN). Mit anderen Worten, LeffP ist gleich und/oder ist etwa gleich LeffN.
  • Die 3A und 3B stellen ein Verfahren 300 für einen zweifachen epitaxialen Prozess in einer FinFET-Einheit gemäß einer Ausführungsform dar. Es kann auf die 1 und 2 Bezug genommen werden.
  • Bei Block 305 wird die erste Abstandshalterschicht 18 oben auf dem Substrat 10, oben auf dem Dummy-Gate 14 sowie oben auf der Hartmaske 16 derart angeordnet, dass sich ein erstes Gebiet (z. B. das NFET-Gebiet 24) von einem Ort (Mittellinie 50) auf dem Dummy-Gate 14 aus in einer ersten Richtung (auf der x-Achse) erstreckt und sich ein zweites Gebiet (z. B. das PFET-Gebiet 22) von dem Ort (Mittellinie 50) auf dem Dummy-Gate 14 aus in einer zweiten Richtung erstreckt (entgegengesetzte Richtung auf der x-Achse). Die erste Richtung auf der x-Achse ist entgegengesetzt zu der zweiten Richtung.
  • Bei Block 310 wird die zwischenliegende Abstandshalterschicht 205 oben auf der ersten Abstandshalterschicht 18 angeordnet, und die zwischenliegende Abstandshalterschicht 205 beinhaltet einen Dotierstoff.
  • Bei Block 315 wird der erste Bereich (z. B. der NFET-Öffnungsbereich 250 auf dem Substrat 10 für den NFET in dem NFET-Gebiet 24) auf dem Substrat 10 geöffnet, indem die erste Abstandshalterschicht 18 und die zwischenliegende Abstandshalterschicht 205 bei dem ersten Bereich 250 entfernt werden.
  • Bei Block 320 wird die erste epitaxiale Schicht (z. B. die epitaxiale NFET-Schicht 26) in dem ersten Bereich 250 auf dem Substrat 10 angeordnet. Bei Block 325 wird die zwischenliegende Abstandshalterschicht 205 von dem ersten Gebiet entfernt (z. B. dem NFET-Gebiet 24).
  • Bei Block 330 wird die zweite Abstandshalterschicht 38 oben auf der zwischenliegenden Abstandshalterschicht 205 angeordnet (z. B. in dem PFET-Gebiet 22). Die zweite Abstandshalterschicht 38 wird außerdem oben auf der Hartmaske 16, den Seiten des Dummy-Gates 14 sowie oben auf der ersten epitaxialen Schicht angeordnet (z. B. der epitaxialen NFET-Schicht 26).
  • Bei Block 335 wird ein zweiter Bereich (z. B. der PFET-Öffnungsbereich 260 auf dem Substrat 10 für den PFET in dem PFET-Gebiet 22) auf dem Substrat 10 geöffnet, indem die erste Abstandshalterschicht 18, die zwischenliegende Schicht 205 sowie die zweite Abstandshalterschicht 38 bei dem zweiten Bereich 260 auf dem Substrat 10 entfernt werden.
  • Bei Block 340 wird die zweite epitaxiale Schicht (z. B. die epitaxiale PFET-Schicht 36) in dem zweiten Bereich (z. B. dem PFET-Öffnungsbereich 260) auf dem Substrat 10, wobei sich der erste Bereich 250 und der zweite Bereich 260 auf entgegengesetzten Seiten des Dummy-Gates 14 befinden (z. B. auf entgegengesetzten Seiten der Mittellinie 50).
  • Bei Block 345 wird eine Breite der zweiten epitaxialen Schicht (z. B. der epitaxialen PFET-Schicht 36) vergrößert, indem die Transistor-Struktur 200 getempert wird, um zu bewirken, dass der Dotierstoff in der zwischenliegenden Abstandshalterschicht 205 in die zweite epitaxiale Schicht (z. B. die epitaxiale PFET-Schicht 36) hinein strömt.
  • Die zwischenliegende Abstandshalterschicht 205 besteht aus einem dielektrischen Material mit einem niedrigen k. Die zwischenliegende Abstandshalterschicht beinhaltet Kohlenstoff. Der Kohlenstoff bewirkt, dass die zwischenliegende Abstandshalterschicht 205 ein Dielektrikum mit einem niedrigen k ist, so dass das Dielektrikum mit einem niedrigen k eine parasitäre Kapazität in der FinFET-Einheit 200 verringert. Die dielektrische Schicht 12 mit einem hohen k ist sandwichartig zwischen dem Dummy-Gate 14 und dem Substrat 10 angeordnet.
  • Die erste epitaxiale Schicht wird in-situ dotiert, und die zweite epitaxiale Schicht wird in-situ dotiert.
  • Die Breite ”w2” der zweiten epitaxialen Schicht wird gemäß wenigstens einem von einer Zeitdauer für ein Tempern der Transistor-Struktur 200, um zu bewirken, dass der Dotierstoff von der zwischenliegenden Abstandshalterschicht 205 aus strömt, und/oder einer Dotierstoffkonzentration des Dotierstoffs in der zwischenliegenden Abstandshalterschicht 205 vergrößert. Eine höhere Konzentration des Dotierstoffs bewirkt eine größere Breite der zweiten epitaxialen Schicht (z. B. der epitaxialen PFET-Schicht 36).
  • Eine erste effektive Kanallänge (z. B. die effektive Kanallänge LeffN für das NFET-Gebiet 24), die der ersten epitaxialen Schicht entspricht, ist im Wesentlichen gleich einer zweiten Kanallänge (z. B. der effektiven Kanallänge LeffP für das PFET-Gebiet 22), die der zweiten epitaxialen Schicht entspricht.
  • Die erste epitaxiale Schicht in dem ersten Bereich entspricht dem NFET-Gebiet 24, und die zweite epitaxiale Schicht in dem zweiten Bereich entspricht dem PFET-Gebiet 22.
  • Eine erste Weite der ersten Abstandshalterschicht 18 und der zweiten Abstandshalterschicht 38, die relativ zu der ersten Seite des Gates 30 (z. B. in dem NFET-Gebiet 24) zwischen dem Gate 14 und der ersten epitaxialen Schicht 26 positioniert sind, ist geringer als eine zweite Weite der ersten Abstandshalterschicht 18, der zweiten Abstandshalterschicht 38 und der zwischenliegenden Abstandshalterschicht 205, die relativ zu der zweiten Seite des Gates 30 (z. B. in dem PFET-Gebiet 22) zwischen dem Gate 30 und der zweiten epitaxialen Schicht 36 positioniert sind.
  • Wenngleich Beispiele ein Vergrößern der epitaxialen PFET-Schicht 36 mittels Verwenden der zwischenliegenden Abstandshalterschicht 205 mit einem niedrigen k erörtern, die einen Dotierstoff vom p-Typ aufweist, sollen Ausführungsformen nicht nur auf ein Vergrößern der Breite der epitaxialen PFET-Schicht 36 beschränkt sein. Die epitaxiale NFET-Schicht 26 kann in einer analogen Weise mittels Verwenden der zwischenliegenden Abstandshalterschicht 205 mit einem niedrigen k, die einen Dotierstoff vom n-Typ aufweist, vergrößert werden. Die Lehren der Offenbarung können für ein Vergrößern der epitaxialen NFET-Schicht 26 modifiziert werden, wie es für einen Fachmann verständlich ist.
  • Es ist anzumerken, dass verschiedene Verfahren zur Herstellung von Halbleiter-Einheiten dazu verwendet werden können, die hierin erörterten Komponenten/Elemente herzustellen, wie es für einen Fachmann verständlich ist. Bei der Herstellung von Halbleiter-Einheiten fallen die verschiedenen Prozessschritte in vier allgemeine Kategorien: Abscheidung, Entfernung, Strukturierung und Modifizierung von elektrischen Eigenschaften.
  • Bei einer Abscheidung handelt es sich um irgendeinen Prozess, der ein Material auf den Wafer aufwächst, diesen mit einem Material beschichtet oder ein Material auf eine andere Weise auf den Wafer transferiert. Zur Verfügung stehende Technologien beinhalten unter anderem physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Abscheidung (ECD), Molekularstrahlepitaxie (MBE) sowie seit kurzem atomare Schichtabscheidung (ALD).
  • Bei einer Entfernung handelt es sich um irgendeinen Prozess, der ein Material von dem Wafer entfernt; Beispiele beinhalten Ätzprozesse (entweder nasse oder trockene) sowie chemisch-mechanische Planarisierung (CMP) etc.
  • Bei einer Strukturierung handelt es sich um die Formung oder Veränderung von abgeschiedenen Materialien, und diese wird im Allgemeinen als Lithographie bezeichnet. Bei herkömmlicher Lithographie wird der Wafer zum Beispiel mit einer Chemikalie beschichtet, die als Photoresist bezeichnet wird; danach fokussiert eine als ein Stepper bezeichnete Vorrichtung eine Maske, richtet diese aus und bewegt sie, wobei ausgewählte Teilbereiche des Wafers darunter mit Licht mit einer kurzen Wellenlänge bestrahlt werden; die belichteten Bereiche werden mittels einer Entwicklerlösung weg gewaschen. Nach einem Ätzen oder einer anderen Bearbeitung wird das verbliebene Photoresist entfernt. Das Strukturieren beinhaltet außerdem Elektronenstrahl-Lithographie.
  • Eine Modifikation von elektrischen Eigenschaften kann eine Dotierung beinhalten, wie beispielsweise eine Dotierung von Sources und Drains eines Transistors, im Allgemeinen mittels Diffusion und/oder mittels Ionenimplantation. Diesen Dotierprozessen folgt ein Tempern in einem Ofen oder ein schnelles thermisches Tempern (RTA). Das Tempern dient dazu, die implantierten Dotierstoffe zu aktivieren.
  • Der Ablaufplan und die Blockschaubilder in den Figuren stellen die Architektur, die Funktionalität sowie die Betriebsweise von möglichen Realisierungen von Systemen, Verfahren und Computerprogrammprodukten gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung dar. Im Hinblick darauf kann jeder Block in dem Ablaufplan oder den Blockschaubildern ein Modul, ein Segment oder einen Teilbereich von Anweisungen darstellen, der eine oder mehrere ausführbare Anweisungen zum Realisieren der spezifizierten logischen Funktion(en) aufweist. Bei einigen alternativen Realisierungen können die in dem Block vermerkten Funktionen in einer anderen Reihenfolge als in den Figuren vermerkt erfolgen. Zwei Blöcke, die in Aufeinanderfolge gezeigt sind, können zum Beispiel in Wirklichkeit im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können manchmal in Abhängigkeit von der involvierten Funktionalität in der umgekehrten Reihenfolge ausgeführt werden. Es ist außerdem anzumerken, dass jeder Block der Blockschaubilder und/oder der Darstellung als Ablaufplan sowie Kombinationen von Blöcken in den Blockschaubildern und/oder der Darstellung als Ablaufplan mittels Systemen auf der Grundlage einer Spezial-Hardware realisiert werden können, welche die spezifizierten Funktionen oder Maßnahmen durchführen oder Kombinationen einer Spezial-Hardware und Computeranweisungen ausführen.

Claims (13)

  1. FinFET-Einheit, die aufweist: ein Gate, das oben auf einer dielektrischen Schicht mit einem hohen k ausgebildet ist, wobei die dielektrische Schicht mit einem hohen k auf einem Substrat angeordnet ist; eine erste epitaxiale Schicht, die auf dem Substrat angeordnet ist, wobei eine erste Abstandshalterschicht und eine zweite Abstandshalterschicht relativ zu einer ersten Seite des Gates zwischen dem Gate und der ersten epitaxialen Schicht positioniert sind; und eine zweite epitaxiale Schicht, die auf dem Substrat angeordnet ist; wobei die erste Abstandshalterschicht, die zweite Abstandshalterschicht sowie eine zwischenliegende Abstandshalterschicht relativ zu einer zweiten Seite des Gates zwischen dem Gate und der zweiten epitaxialen Schicht positioniert sind; wobei die zwischenliegende Abstandshalterschicht einen Dotierstoff beinhaltet, der während eines Tempervorgangs in die zweite epitaxiale Schicht hinein diffundiert; und wobei eine Breite der zweiten epitaxialen Schicht den Dotierstoff von der zwischenliegenden Abstandshalterschicht beinhaltet, wobei die Breite unter der ersten Abstandshalterschicht mit dem Dotierstoff von der zwischenliegenden Abstandshalterschicht vergrößert wurde.
  2. Einheit nach Anspruch 1, wobei es sich bei der zwischenliegenden Abstandshalterschicht um ein dielektrisches Material mit einem niedrigen k handelt.
  3. Einheit nach Anspruch 1, wobei die zwischenliegende Abstandshalterschicht Kohlenstoff beinhaltet.
  4. Einheit nach Anspruch 3, wobei der Kohlenstoff bewirkt, dass es sich bei der zwischenliegenden Abstandshalterschicht um ein Dielektrikum mit niedrigem k handelt, wobei das Dielektrikum mit einem niedrigen k so konfiguriert ist, dass es eine parasitäre Kapazität in der FinFET-Einheit verringert.
  5. Einheit nach Anspruch 1, wobei die zwischenliegende Abstandshalterschicht Kohlenstoff, einen Dotierstoff vom p-Typ als den Dotierstoff, Silicium und ein Nitrid beinhaltet.
  6. Einheit nach Anspruch 1, wobei die erste epitaxiale Schicht in-situ dotiert ist.
  7. Einheit nach Anspruch 1, wobei die zweite epitaxiale Schicht in-situ dotiert ist.
  8. Einheit nach Anspruch 1, wobei die Breite der zweiten epitaxialen Schicht gemäß wenigstens einem von einer Zeitdauer für einen Tempervorgang und einer Konzentration des Dotierstoffs in der zwischenliegenden Abstandshalterschicht vergrößert wurde.
  9. Einheit nach Anspruch 1, wobei eine erste effektive Kanallänge, die der ersten epitaxialen Schicht entspricht, im Wesentlichen gleich einer zweiten Kanallänge ist, die der zweiten epitaxialen Schicht entspricht.
  10. Einheit nach Anspruch 1, wobei eine erste Weite der ersten Abstandshalterschicht und der zweiten Abstandshalterschicht, die relativ zu der ersten Seite des Gates zwischen dem Gate und der ersten epitaxialen Schicht positioniert sind, geringer als eine zweite Weite der ersten Abstandshalterschicht, der zweiten Abstandshalterschicht und der zwischenliegenden Abstandshalterschicht ist, die relativ zu der zweiten Seite des Gates zwischen dem Gate und der zweiten epitaxialen Schicht positioniert sind.
  11. Verfahren für einen zweifachen epitaxialen Prozess in einer FinFET-Einheit, wobei das Verfahren aufweist: Anordnen einer ersten Abstandshalterschicht auf einem Substrat, auf einem Dummy-Gate sowie auf einer Hartmaske, wobei sich ein erstes Gebiet von einem Ort auf dem Dummy-Gate aus in einer ersten Richtung erstreckt und sich ein zweites Gebiet von dem Ort auf dem Dummy-Gate aus in einer zweiten Richtung erstreckt, wobei die erste Richtung entgegengesetzt zu der zweiten Richtung ist; Anordnen einer zwischenliegenden Abstandshalterschicht oben auf der ersten Abstandshalterschicht, wobei die zwischenliegende Abstandshalterschicht einen Dotierstoff beinhaltet; Öffnen eines ersten Bereichs auf dem Substrat, indem die erste Abstandshalterschicht und die zwischenliegende Abstandshalterschicht bei dem ersten Bereich entfernt werden; Anordnen einer ersten epitaxialen Schicht in dem ersten Bereich auf dem Substrat; Entfernen der zwischenliegenden Abstandshalterschicht von dem ersten Gebiet; Anordnen einer zweiten Abstandshalterschicht auf der zwischenliegenden Abstandshalterschicht; Öffnen eines zweiten Bereichs auf dem Substrat, indem die erste Abstandshalterschicht, die zwischenliegende Abstandshalterschicht sowie die zweite Abstandshalterschicht an dem zweiten Bereich auf dem Substrat entfernt werden; Anordnen einer zweiten epitaxialen Schicht in dem zweiten Bereich auf dem Substrat, wobei sich der erste Bereich und der zweite Bereich auf entgegengesetzten Seiten des Dummy-Gates befinden; und Vergrößern einer Breite der zweiten epitaxialen Schicht mittels eines Tempervorgangs, um zu bewirken, dass der Dotierstoff in der zwischenliegenden Abstandshalterschicht in die zweite epitaxiale Schicht hinein strömt.
  12. Verfahren nach Anspruch 11, wobei eine dielektrische Schicht mit einem hohen k sandwichartig zwischen dem Dummy-Gate und dem Substrat angeordnet ist.
  13. Verfahren nach Anspruch 11, wobei die erste epitaxiale Schicht in dem ersten Bereich einem NFET-Gebiet entspricht; und wobei die zweite epitaxiale Schicht in dem zweiten Bereich einem PFET-Gebiet entspricht.
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