WO2009153834A1 - 半導体装置とその製造方法 - Google Patents

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trench
interlayer insulating
wiring trench
insulating film
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北田秀樹
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富士通株式会社
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a wiring added with a metal exhibiting a migration suppressing function and a manufacturing method thereof.
  • a delay of a signal propagating through the wiring is becoming a dominant factor regulating the operation speed of the logic circuit.
  • the delay of the signal propagating through the wiring is related to the product of the wiring resistance and the parasitic capacitance between the wirings.
  • wiring resistance and parasitic capacitance between wirings tend to increase.
  • it is effective to reduce wiring resistance and reduce parasitic capacitance.
  • it is effective to use an interlayer insulating film having a low dielectric constant.
  • low dielectric constant insulating materials inorganic low dielectric constant insulating materials such as porous silica and SiOC, and organic low dielectric constant insulating materials such as SiLK (registered trademark) manufactured by The Dow Chemical Company are known. . These are materials containing silicon (Si) and oxygen (O) and having a dielectric constant lower than that of SiO.
  • a technique using copper (Cu) having a low resistivity as a wiring material instead of aluminum (Al) has been put into practical use. It is difficult to pattern the copper layer with high accuracy using photolithography and etching. Therefore, a damascene method is generally employed in which a recess for wiring is formed in the insulating layer, a copper layer is embedded, and unnecessary portions on the insulating layer are removed by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • copper has the property of diffusing into the insulating film.
  • the insulating film in which copper diffuses deteriorates the insulating characteristics.
  • a conductive barrier (barrier metal) layer such as TiN or Ta having a copper diffusion suppressing function is first formed in the wiring recess by sputtering, and a plating copper seed layer is sputtered thereon.
  • a copper layer to be a main wiring layer is formed on the copper seed layer by plating, and an unnecessary metal layer is removed by CMP.
  • An insulating copper diffusion prevention film such as SiN or SiC is formed to cover the copper wiring.
  • Electromigration in which aluminum atoms are migrated by an electric current in an aluminum wiring is known. Copper is said to be less susceptible to electromigration than aluminum. However, electromigration also occurs in copper wiring. Even if the Al wiring is changed to the Cu wiring, a phenomenon that a large current as expected from the bulk value cannot flow is generated. The upper surface of the copper wiring is covered with an insulating copper diffusion prevention film, but the adhesion of the copper diffusion prevention film to the copper layer is low.
  • the barrier metal layer and the copper wiring layer form a good interface, but the insulating copper diffusion prevention film and the copper wiring layer cannot form a good interface.
  • the adhesion between the insulating copper diffusion prevention film and the copper wiring layer is poor, and copper atoms at the interface are likely to move, and it is considered that interface diffusion is likely to occur. It is believed that when atoms begin interfacial diffusion, copper atoms adjacent to the void move in volume, and voids are generated and grow when the volume-moving copper atoms are insufficient.
  • the wiring resistance tends to increase.
  • the resistivity of copper added with about 2 wt% of Al increases by about 20 to 30% compared to pure copper.
  • An object of the present invention is to provide a semiconductor device including a wiring capable of suppressing migration and improving reliability while suppressing an increase in resistance value, and a manufacturing method thereof.
  • FIGS. 1A and 1C-1F are cross-sectional views of a semiconductor substrate
  • FIGS. 1B, 1G and 1H are semiconductors, respectively. It is a top view of a board
  • FIGS. 2A to 2C are cross-sectional views showing the manufacturing process of the lower layer structure of the semiconductor device
  • FIGS. 2D and 2E are cross-sectional views showing the wiring structure forming process.
  • 3A and 3B are a perspective view and a plan view showing a configuration of a via chain according to an example according to the embodiment, and FIG.
  • FIG. 3C is a plan view of a via chain according to a comparative example.
  • FIG. 4 is a plan view showing a configuration of a via chain according to a modification.
  • 5A and 5B are cross-sectional views showing a wiring structure forming process according to another embodiment.
  • FIG. 6 is a graph showing the diffusion coefficients of various metal impurities in copper and the resistivity of copper added with 0.05 wt% of metal impurities.
  • the wiring width decreases and the current density in the wiring tends to increase.
  • migration in the copper wiring cannot be ignored.
  • migration in the copper wiring will be a greater problem.
  • Migration can be suppressed by adding metal atoms having a migration suppressing function such as Al and Ag to the copper wiring.
  • metal atoms having a migration suppressing function such as Al and Ag to the copper wiring.
  • the resistance value increases by as much as 10% due to the addition of metal atoms having a migration suppressing function.
  • a metal atom having a migration suppressing function is added to a downstream side of the via conductor, which is a connection portion between wirings of different levels (heights), with respect to the electron flow. It can be expected that the generation of voids can be suppressed at portions where voids are likely to be generated, and that the increase in resistance value will be suppressed by the addition portion being limited to a part of the wiring.
  • 2A to 2C are cross-sectional views of the semiconductor substrate showing the manufacturing process of the lower layer structure of the semiconductor device. These are known techniques.
  • an element isolation region 102 by shallow trench isolation (STI) is formed on a silicon substrate 101 to define an active region surrounded by the element isolation region 102.
  • the element isolation region is formed, for example, by a dense insulating region formed by depositing a silicon oxide film by high density plasma chemical vapor deposition (HDP-CVD) in an element isolation trench and annealing.
  • a p-type impurity and an n-type impurity are selectively ion-implanted into the active region and activated to form a p-type well PW and an n-type well NW.
  • the p-type well PW constitutes an n-channel MOS transistor (NMOS) region
  • the n-type well NW constitutes a p-channel MOS transistor (PMOS) region.
  • the surface of the active region is thermally oxidized to grow a silicon oxide film having a thickness of, for example, about 1.5 nm to 10 nm, and nitrogen is introduced into the silicon oxide film as necessary to form the gate insulating film 103.
  • a silicon film of amorphous silicon or polysilicon is deposited on the gate insulating film 103 by CVD, and the silicon film is patterned by etching using a photoresist mask to form gate electrode patterns Gn and Gp.
  • the NMOS region and the PMOS region are selected by a photoresist pattern, n-type impurities are ion-implanted shallowly in the NMOS region, an n-type extension region EXn is formed, and p-type impurities are ion-implanted shallowly in the PMOS region to form a p-type extension region EXp. Form. Impurities are also implanted into the gate electrode.
  • an insulating film such as a silicon oxide film is deposited by CVD, and anisotropic etching such as reactive ion etching (RIE) is performed to form sidewall spacers SW only on the side walls of the gate electrodes Gn and Gp. leave.
  • anisotropic etching such as reactive ion etching (RIE)
  • the NMOS region and the PMOS region are selected by a photoresist pattern, n-type impurity is ion-implanted at a high concentration and deeply into the NMOS region, and a low-resistance n-type source / drain region S / Dn is formed, and a p-type impurity is formed in the PMOS region Are deeply implanted at a high concentration to form a low resistance p-type source / drain region S / Dp. Impurities are also implanted into the gate electrode.
  • an etch stopper layer ES1 such as SiN or SiC
  • a lower interlayer insulating film IL1 of a silicon oxide insulating film such as phosphosilicate glass (PSG) are deposited by CVD so as to cover the gate electrode. Polishing (CMP) is performed to flatten the surface.
  • an etch stopper layer ES2 such as SiC or SiN can be stacked on the lower interlayer insulating film IL1.
  • the etch stopper layers ES1 and ES2 can also be regarded as a part of the lower interlayer insulating film IL1.
  • the etch stopper layer ES2 and the lower interlayer insulating film IL1 are etched using a photoresist mask having a contact hole-shaped opening, and the etching is stopped at the etch stopper layer ES1.
  • the exposed etch stopper layer ES1 is etched to form a contact hole exposing the silicon surface.
  • the photoresist mask is removed.
  • the etch stopper layers ES1 and ES2 are referred to as a lower interlayer insulating film IL1.
  • a barrier metal film 105 such as TiN is formed on the inner surface of the contact hole that penetrates the lower interlayer insulating film IL1, and a W film 106 is grown on the blanket by CVD.
  • An unnecessary metal film on the lower interlayer insulating film IL1 is removed by CMP. In this way, the conductive plug PL is embedded in the lower interlayer insulating film IL1.
  • an interlayer insulating film IL2 is formed on the lower interlayer insulating film IL1, and a first metal wiring M1 of copper is embedded. This process will be described in more detail with reference to FIGS. 1A-1H.
  • a SiC layer having a thickness of 10 nm is deposited by CVD as an etch stopper layer ES, and then an interlayer insulating film 11 of SiOC is deposited by CVD to a thickness of about 300 nm.
  • the lower layer structure 10 includes a semiconductor element and a conductive plug shown in FIG. 2C.
  • wiring trenches TR1 and TR2 having a width of 90 nm and a rectangular impurity addition recess RC having a square of 400 nm are arranged.
  • the wiring trench TR1 has a lower end in the drawing and extends upward.
  • the wiring trench TR2 does not have an end portion in the drawing and extends upward from below.
  • the impurity doping recess RC is formed so as to be close to the lower end region of the wiring trench TR1 and to have a side parallel to the side of the wiring trench TR1 through a distance of 90 nm, for example.
  • the wiring trench TR2 is sufficiently separated from the impurity addition recess RC, and is arranged, for example, at least four times the distance between the impurity addition recess RC and the wiring trench TR1.
  • the wiring trenches TR1 and TR2 having a depth of 300 nm and the impurity addition recess RC are etched through the interlayer insulating film 11.
  • a barrier metal film 13 formed of, for example, a Ta layer having a thickness of about 10 nm is formed by sputtering so as to cover the surface of these recesses, and a copper seed layer 14 having a thickness of 100 nm on the field surface is further formed by sputtering. Form a film. In the trench, the film thickness is 1/3 or less due to the difference in coverage.
  • a copper wiring layer 15 is formed on the flat portion with a thickness of about 200 nm by electrolytic plating.
  • the copper wiring layer 15 is grown from the bottom up using an electrolytic plating solution containing an accelerator, a suppressor, and a leveler.
  • the bottom-up growth is a growth in which a narrow wiring is preferentially plated over a wide wiring.
  • the embedding of the recess RC for impurity addition is not completed, and a recess reflecting the recess RC is formed on the upper surface of the copper wiring layer 15.
  • An Al-added copper layer 16 to which Al is added by 1.0 wt% is formed on the copper wiring layer 15 by, for example, physical vapor deposition (PVD) to a thickness of about 500 nm.
  • PVD physical vapor deposition
  • Al has a function of suppressing migration when added to the copper layer.
  • the Al-added copper layer can also be formed by a film forming method other than PVD, such as plating or CVD.
  • CMP is performed from the upper surface of the Al-added copper layer 16, the Al-added copper layer 16 disappears above the flat portion and the wiring trench, and the copper wiring layer 15 has a thickness of about 200 nm on the flat portion. Polish until remaining. Above the impurity addition recess RC, the Al-added copper layer 16 remains in the recess.
  • heat treatment for diffusing Al is performed with the Al-added copper layer 16 remaining above the impurity-added recess.
  • annealing (thermal) treatment is performed at 350 ° C. for 3 minutes. Al diffusion from the Al-added copper layer 16 into the copper wiring layer 15 proceeds rapidly, and Al diffuses into the copper wiring layer 15 in the vicinity of the impurity addition recess RC. Al is also diffused into the copper wiring layer 15 in the wiring trench TR1.
  • the boundary between the Al-added copper layer 16 and the copper wiring layer 15 may disappear.
  • both layers are collectively referred to as a copper layer 15. Since the wiring trench TR2 is sufficiently separated from the impurity addition recess RC, the wiring trench TR2 is not substantially subjected to Al diffusion.
  • CMP of the copper layer 15 is performed from above to expose the surface of the interlayer insulating film 11.
  • a damascene wiring layer 18 including a copper layer in which Al is diffused is buried in the wiring trench TR1.
  • a damascene wiring layer 17 including a copper layer in which Al is not substantially diffused is buried in the wiring trench TR2.
  • a damascene structure 19 including a copper layer having an Al concentration higher than that of the copper layer of the damascene wiring layer 18 is embedded in the impurity addition recess RC.
  • an insulating copper diffusion prevention film 21 such as SiC or SiN is deposited on the interlayer insulating film 11 by CVD or the like so as to cover the damascene wiring layer and the damascene structure.
  • FIG. 1G is a plan view showing a state in which a damascene wiring and a damascene structure are formed.
  • a copper damascene wiring layer 17 that has not undergone Al diffusion is indicated by a left-down hatching
  • a copper damascene wiring layer 18 and a damascene structure 19 that have undergone Al diffusion are indicated by a right-down hatching.
  • the Al diffusion source can be considered as a damascene structure 19 in the impurity addition recess. Diffusion is considered to proceed in almost all directions and can be approximated by a circle.
  • the Al concentration in the copper damascene wiring 18 decreases according to the distance from the center of the damascene structure 19. Diffusion does not reach a position far from the damascene structure 19. Therefore, it can be said that Al is added only locally in the damascene wiring.
  • An Al concentration gradient exists in the copper damascene wiring 18.
  • an etch stopper layer ES3, an insulating film IL3, an etch stopper layer ES4, an insulating film IL4, and an insulating hard mask layer HM are stacked on the interlayer insulating film IL2 so as to cover the first metal wiring M1.
  • the etch stopper layers ES3 and ES4 are made of, for example, SiC or SiN.
  • the insulating layers IL3 and IL4 are made of, for example, an inorganic or organic low dielectric constant insulating material.
  • the hard mask layer HM can be formed by stacking a silicon oxide film and a silicon carbide (SiC) film or the like.
  • the pseudo via hole penetrating the hard mask layer HM, the insulating layer IL4, the etch stopper layer ES4, and the insulating layer IL3 is etched.
  • the photoresist mask is removed, the pseudo via hole is filled with the same material as the resist, a new photoresist mask is formed, and the pseudo wiring trench penetrating the hard mask layer HM and the insulating layer IL4 is etched.
  • the photoresist mask and the filling are removed, the pseudo-wiring trench and the etch stopper layer remaining on the bottom surface of the pseudo-via hole are removed, and the pseudo-wiring trench is used as the wiring trench, and the pseudo-via hole is used as the via hole.
  • a barrier metal layer and a copper seed layer are sputtered on the side and bottom surfaces of the wiring trench and via hole, and a copper layer is plated on the copper seed layer.
  • the unnecessary metal layer on the hard mask layer HM is removed by CMP to form the second metal wiring M2.
  • FIG. 3A is a perspective view schematically showing the structure of the created via chain sample.
  • the via chain was formed by a first copper wiring pattern M1 having a stripe shape having a width of 90 nm, and a second copper wiring pattern M2 including a stripe wiring pattern having a width of 90 nm and a via conductor VC.
  • the copper wiring patterns M1 and M2 have a shape in which the barrier metal covers the side and bottom surfaces of the copper wiring.
  • 400 nm ⁇ 400 nm impurity-added recesses RC 1 and RC 2 are provided at both sides downstream of the via conductor VC at a distance of 90 nm from the wirings M 1 and M 2.
  • Impurity Al diffuses locally in the vicinity of the region sandwiched by the impurity addition recess RC1 (RC2) of the copper wiring pattern M1 (M2). Since the bottom surface of the via conductor VC is provided with the barrier metal film, even if the copper atomic grains are about to move, the via conductor VC is blocked by the barrier metal film. For this reason, if an atomic flow of copper is generated on the downstream side of the via conductor VC, it causes a void. In order to suppress the copper atomic flow, impurity addition recesses RC1 and RC2 are formed on the downstream side of the via conductor VC, and Al, which is an impurity having a function of suppressing migration, is added to the wirings M1 and M2. Since impurities are added only in the vicinity of the vias, it is expected that the increase in wiring resistance is small compared to the case where impurities are added to the entire wiring.
  • FIG. 3B is a plan view showing the configuration of the via chain sample.
  • the first copper wiring M1 and the second copper wiring M2 are connected by the via conductor VC.
  • the total length of the via chain is about 1 mm
  • the via interval is set to three types of 5 ⁇ m, 20 ⁇ m, and 86 ⁇ m
  • the number of vias is 4, 6, and 10, respectively.
  • the impurity doping recesses RC1 and RC2 have a square shape of 400 nm square and are spaced from the copper wirings M1 and M2 by 90 nm.
  • FIG. 3C is a plan view showing the shape of a via chain sample without impurities added for comparison. Compared with the via chain sample shown in FIG. 3B, the impurity addition recesses RC1 and RC2 are not provided.
  • Electromigration resistance was evaluated using time T50 when the cumulative failure rate reached 50%. Compared to the comparative sample without addition of impurities (FIG. 3C), the electromigration lifetime T50 of the via chain sample to which impurities were added (FIG. 3B) was extended by about 1.5 times. It can be seen that the electromigration resistance was improved by the addition of impurities. In the comparative sample shown in FIG. 3C, disconnection was found near the via conductor.
  • Copper electromigration does not occur only in the vicinity of vias.
  • a void may be generated even at an intermediate position between the via conductor and the via conductor.
  • FIG. 4 is a plan view showing a via chain structure according to a modification.
  • the first copper wiring M1 and the second copper wiring M2 are connected via the via conductor VC.
  • the two copper wirings M1 and M2 on the right side have a very long wiring length.
  • the impurity doping recesses RC1 and RC2 are disposed in the vicinity of the via conductor, but also the impurity doping recesses RC1X and RC1Y and RC2X and RC2Y are disposed at intermediate positions. Even when the impurity doping recess is disposed near the middle position of the wiring, only a part of the wiring length is added with the impurity, and the resistance increase of the wiring is small. Impurity addition is not limited to diffusion only.
  • 5A and 5B are cross-sectional views of a semiconductor substrate showing an impurity addition step according to another embodiment.
  • an interlayer insulating film IL1 is formed on the lower structure 10, a wiring trench is formed, and the first copper wiring M1 is embedded.
  • a photoresist pattern PR is formed on the interlayer insulating film IL1 in which the first copper wiring M1 is embedded, and an opening that locally exposes the wiring M1 is formed. Impurities such as Al are ion-implanted using the photoresist pattern PR as a mask.
  • the photoresist pattern PR is removed, and an insulating copper diffusion prevention film 21 such as SiC is formed on the interlayer insulating film IL1 so as to cover the surface of the copper wiring M1. .
  • a heat treatment is performed to diffuse the implanted ions before or after the formation of the insulating copper diffusion preventing film.
  • FIB focused ion beam
  • ⁇ ⁇ Impurities having the function of suppressing migration are not limited to Al.
  • FIG. 6 is a graph showing the relationship between the diffusion coefficient when various impurity metals are introduced into copper and the resistivity of the copper film when 0.05 wt% impurity elements are introduced into copper.
  • the horizontal axis indicates the diffusion coefficient, and the vertical axis indicates the resistivity.
  • any of the elements, Zn, Ag, Cd, Sn, Al, Mn, Cr, Pd, Si, Ti, or a combination thereof appearing in a region surrounded by a square is used as an impurity having a function of suppressing migration. preferable.
  • the present invention has been described with reference to the embodiments, the present invention is not limited thereto.
  • the shape of the impurity doping recess and the distance from the wiring can be variously changed.
  • the size of the impurity addition recess, the distance from the wiring, and the impurity concentration of the impurity-added copper layer can be selected. It is also possible to select a heat treatment condition for impurity diffusion. It will be apparent to those skilled in the art that other various modifications, improvements, combinations, and the like are possible.

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Abstract

【課題】　 　抵抗値の増加を抑制しつつ、マイグレーションを抑制して信頼性を向上することのできる配線を備えた半導体装置を提供する。 【解決手段】　 　半導体装置は、複数個の半導体素子が形成された半導体基板上方に積層された複数の層間絶縁膜を備え、複数の層間絶縁膜の１つである第１レベルの層間絶縁膜に形成された第１レベルの第１の配線用トレンチと、第１の配線用トレンチの側面と底面を覆って形成され、第１の主配線用トレンチを画定する、拡散防止機能を有する第１のバリアメタル膜と、第１の主配線用トレンチを埋め、銅で形成され、マイグレーション抑制機能を有する添加金属元素が場所的に異なる濃度で添加された第１の主配線層とを含む第１レベルの第１のダマシン配線と、を有する。

Description

半導体装置とその製造方法
　本発明は、半導体装置とその製造方法に関し、特にマイグレーション抑制機能を発揮する金属を添加した配線を有する半導体装置とその製造方法に関する。
　半導体装置の高集積化とチップ面積の縮小化に伴い、配線の微細化及び多層化が進められている。多層配線を有する論理回路においては、配線を伝播する信号の遅延が、論理回路の動作速度を規制する支配的な要因になりつつある。配線を伝播する信号の遅延は、配線抵抗と配線間の寄生容量との積に関係する。配線が微細化すると、配線抵抗、配線間の寄生容量は増加する傾向を持つ。信号の伝播遅延を抑制するために、配線の低抵抗化、寄生容量の低減が有効である。寄生容量の低減のためには、誘電率の低い層間絶縁膜を用いることが有効である。低誘電率の絶縁材料として、ポーラスシリカ、ＳｉＯＣ等の無機系低誘電率絶縁材料、ザ・ダウ・ケミカル・カンパニ製のＳｉＬＫ（登録商標）等の有機系低誘電率絶縁材料が知られている。これらは、シリコン（Ｓｉ）および酸素（Ｏ）を含み、ＳｉＯよりも誘電率の低い材料である。
　配線抵抗を低減するために、アルミニウム（Ａｌ）に代え、抵抗率の低い銅（Ｃｕ）を配線材料として用いる技術が実用化されている。銅層はフォトリソグラフィとエッチングを用いて高精度にパターニングすることが困難である。そのため、通常、絶縁層に配線用凹部を形成し、銅層を埋め込んで、絶縁層上の不要部を化学機械研磨（ＣＭＰ）によって除去するダマシン法が採用される。
　また、銅は絶縁膜中に拡散する性質がある。銅が拡散した絶縁膜は、絶縁特性を劣化させる。銅の拡散を防止するため、配線用凹部にまず銅拡散抑制機能を有するＴｉＮ，Ｔａ等の導電性バリア（バリアメタル）層をスパッタリング等で形成し、その上にメッキ用銅シード層をスパッタリング等で形成する。銅シード層上に主配線層となる銅層をメッキで形成し、不要金属層をＣＭＰで除去する。銅配線を覆って、ＳｉＮ，ＳｉＣ等の絶縁性銅拡散防止膜を形成する。
　アルミニウム配線において、電流によりアルミニウム原子がマイグレートするエレクトロマイグレーションが知られている。銅はアルミニウムよりエレクトロマイグレーションが生じにくいと言われている。しかし、銅配線においてもエレクトロマイグレーションは生じる。Ａｌ配線をＣｕ配線に変更しても、バルク値から期待されるほどの大電流は流せない現象が生じている。銅配線の上面は絶縁性の銅拡散防止膜で覆われるが、当該銅拡散防止膜の銅層に対する密着性は低い。
　銅配線層と絶縁性銅拡散防止膜との界面からボイドが発生していることが知られている。
　バリアメタル層と銅配線層とは良好な界面を形成するが、絶縁性銅拡散防止膜と銅配線層とは良好な界面を形成できない。絶縁性銅拡散防止膜と銅配線層とは密着性が悪く、その界面における銅原子は移動し易く、界面拡散が生じやすくなっていると考えられる、絶縁性銅拡散防止膜との界面において銅原子が界面拡散を始めると、空所に隣接する銅原子が体積移動し、体積移動する銅原子が不足するとボイドが発生し、成長すると考えられている。
　銅配線の信頼性を向上させるために、銅中に銀やアルミニウムなどを添加し、添加物を含むことにより原子流を抑え、それによりエレクトロマイグレーション耐性を向上させることも知られている。
　このように、銅配線にマイグレーション抑制機能を有する金属原子を添加することにより、銅の粒界拡散、界面拡散は抑制され、エレクトロマイグレーション耐性は改善する。しかしながら、銅に不純物金属原子を添加すると、配線抵抗は増大する傾向を示す。例えば、Ａｌを約２ｗｔ％添加した銅は、純銅と比較して約２～３割も抵抗率が増加する。
国際公開ＷＯ２００４／０８８７４５号公報 特開２００５－３８９９９号公報
　配線の信頼性を向上するためには、配線にマイグレーション抑制機能を有する金属原子を添加することが望ましいが、添加物によって抵抗値が増加することは望ましくない。
　本発明の目的は、抵抗値の増加を抑制しつつ、マイグレーションを抑制して信頼性を向上することのできる配線を備えた半導体装置、及びその製造方法を提供することである。
　本発明の１観点によれば、
　複数個の半導体素子が形成された半導体基板と、
　前記半導体基板上方に積層された複数の層間絶縁膜と、
　前記複数の層間絶縁膜の１つである第１レベルの層間絶縁膜に形成された第１レベルの第１の配線用トレンチと、
　前記第１の配線用トレンチの側面と底面を覆って形成され、第１の主配線用トレンチを画定する、拡散防止機能を有する第１のバリアメタル膜と、前記第１の主配線用トレンチを埋め、第１の金属元素で形成され、マイグレーション抑制機能を有する第２の金属元素が場所的に異なる濃度で添加された第１の主配線層とを含む第１レベルの第１のダマシン配線と、
を有する半導体装置
が提供される。
　本発明の他の観点によれば、
　半導体基板に複数の半導体素子を形成し、
　前記複数の半導体素子を覆って、前記半導体基板上方に第１レベルの第１の層間絶縁膜を形成し、
　前記第１の層間絶縁膜に、第１レベルの第１の配線用トレンチを形成し、
　前記第１の配線用トレンチの内面を覆って、拡散防止機能を有する第１のバリアメタル膜を形成し、前記第１の配線用トレンチの内に第１の主配線用トレンチを画定し、
　前記第１の主配線用トレンチに埋め込んで、第１の金属元素から形成される第１の主配線層を形成し、
　前記第１の主配線層にマイグレーション抑制機能を有する第２の金属元素を局所的に添加する、
半導体装置の製造方法
が提供される。
　配線に、マイグレーション抑制機能を有する金属原子を局所的に添加することにより、抵抗値の増加を抑制しつつ、ボイドの発生を効率的に抑制することが可能となる。
、 、および 図１Ａ－１Ｈは、図２Ｄに示す、実施例による配線構造形成工程を示す断面図、平面図であり、図１Ａ，１Ｃ－１Ｆは、半導体基板の断面図、図１Ｂ，１Ｇ，１Ｈは半導体基板の平面図である。 、および 図２Ａ－２Ｃは、半導体装置の下層構造の製造工程を示す断面図、図２Ｄ，２Ｅは、配線構造形成工程を示す断面図である。 図３Ａ，３Ｂは実施例に従った例によるビアチェーンの構成を示す斜視図および平面図、図３Ｃは比較例によるビアチェーンの平面図である。 図４は、変形例によるビアチェーンの構成を示す平面図である。 図５Ａ，５Ｂは、別の実施例による配線構造形成工程を示す断面図である。 図６は、種々の金属不純物の銅中の拡散係数と金属不純物を０．０５ｗｔ％添加した銅の抵抗率を示すグラフである。
符号の説明
　１０　　下部構造、
　１１　　層間絶縁膜、
　１３　　バリアメタル膜、
　１４　　銅シード層、
　１５　　銅メッキ膜（銅層）、
　１６　　Ａｌ添加銅層、
　１７　　（Ａｌ添加のない）銅ダマシン配線、
　１８　　（Ａｌを添加した）銅ダマシン配線、
　１９　　（Ａｌ添加に用いた）ダマシン構造。
　２１　　絶縁性銅拡散防止膜、
　半導体装置の高集積化、微細化に伴い、配線幅は減少し、配線内の電流密度は増加する傾向にある。４５ｎｍルールの半導体装置において、銅配線中のマイグレーションは無視できない状況になっている。更に微細化した半導体装置においては、銅配線中のマイグレーションがより大きな課題となろう。銅配線に、Ａｌ，Ａｇ等のマイグレーション抑制機能を有する金属原子を添加することでマイグレーションを抑制することが可能である。しかし、マイグレーション抑制機能を有する金属原子の添加により１０％オーダも抵抗値が増加することは避けたい。
　発明者及びその同僚らのこれまでの研究により、銅配線中のボイドの発生は、配線全領域で同等ではなく、ビア導電体近傍に集中することが判っている。銅配線中、特に絶縁性銅拡散防止膜との界面領域では、銅原子の体積移動が生じうるが、銅原子はバリアメタル膜を透過することは困難であると考えられる。すると、ビア導電体のバリアメタル膜を透過した後の電子流が下流側の銅原子の体積移動を引き起こすと、バリアメタルを透過して銅原子が補充されることはないであろうから、ビア導電体下流側近傍にボイドが発生することが考えられる。
　発明者は、配線中ボイドの発生しやすい部分に優先的にマイグレーション抑制機能を有する金属原子を添加することを考えた。例えば、異なるレベル（高さ）の配線間の接続部であるビア導電体の、電子流に関する下流側にマイグレーション抑制機能を有する金属原子を添加する。ボイドの発生しやすい部分でボイドの発生を抑制でき、添加部分が配線の一部分に限られることで抵抗値の増加は抑制されるであろうと期待される。
　以下、図面を参照して、本発明の実施例を説明する。
　図２Ａ－２Ｃは、半導体装置の下層構造の製造工程を示す半導体基板の断面図である。これらは公知の技術である。
　図２Ａに示すように、シリコン基板１０１にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１０２を形成し、素子分離領域１０２に囲まれた活性領域を画定する。素子分離領域は、例えば素子分離用トレンチに高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）で酸化シリコン膜を堆積し、アニールして緻密化した絶縁領域で形成する。活性領域に、選択的にｐ型不純物、ｎ型不純物をイオン注入し、活性化してｐ型ウェルＰＷ，ｎ型ウェルＮＷを形成する。ｐ型ウェルＰＷがｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）領域を構成し，ｎ型ウェルＮＷがｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）領域を構成する。
　活性領域表面を熱酸化して例えば厚さ１．５ｎｍ～１０ｎｍ程度の酸化シリコン膜を成長し、必要に応じて酸化シリコン膜中に窒素を導入し、ゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３上に、アモルファスシリコンまたはポリシリコンのシリコン膜をＣＶＤで堆積し、フォトレジストマスクを利用したエッチングでシリコン膜をパターニングし、ゲート電極パターンＧｎ，Ｇｐを形成する。ＮＭＯＳ領域、ＰＭＯＳ領域をフォトレジストパターンで選択し、ＮＭＯＳ領域にｎ型不純物を浅くイオン注入し、ｎ型エクステンション領域ＥＸｎを形成し、ＰＭＯＳ領域にｐ型不純物を浅くイオン注入しｐ型エクステンション領域ＥＸｐを形成する。ゲート電極にも不純物は注入される。
　図２Ｂに示すように、酸化シリコン膜などの絶縁膜をＣＶＤで堆積し、リアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングを行い、ゲート電極Ｇｎ，Ｇｐ側壁上にのみサイドウォールスペーサＳＷとして残す。ＮＭＯＳ領域、ＰＭＯＳ領域をフォトレジストパターンで選択し、ＮＭＯＳ領域にｎ型不純物を高濃度に、深くイオン注入し、低抵抗ｎ型ソース／ドレイン領域Ｓ／Ｄｎを形成し、ＰＭＯＳ領域にｐ型不純物を高濃度に、深くイオン注入し低抵抗ｐ型ソース／ドレイン領域Ｓ／Ｄｐを形成する。ゲート電極にも不純物は注入される。
　図２Ｃに示すように、ゲート電極を覆って、ＳｉＮ，ＳｉＣ等のエッチストッパ層ＥＳ１，ホスホシリケートグラス（ＰＳＧ）等の酸化シリコン系絶縁膜の下層層間絶縁膜ＩＬ１をＣＶＤで堆積し、化学機械研磨（ＣＭＰ）を行って表面を平坦化する。必要に応じて、下層層間絶縁膜ＩＬ１の上にＳｉＣ，ＳｉＮなどのエッチストッパ層ＥＳ２を積層することもできる。エッチストッパ層ＥＳ１、ＥＳ２も下層層間絶縁膜ＩＬ１の一部とみなすこともできる。コンタクトホール形状の開口を有するフォトレジストマスクを用いて、エッチストッパ層ＥＳ２，下層層間絶縁膜ＩＬ１をエッチングし、エッチストッパ層ＥＳ１でエッチングを停止させる。露出したエッチストッパ層ＥＳ１をエッチして、シリコン表面を露出するコンタクトホールを形成する。フォトレジストマスクは除去する。以下、エッチストッパ層ＥＳ１，ＥＳ２を含めて、下層層間絶縁膜ＩＬ１と呼ぶ。下層層間絶縁膜ＩＬ１を貫通するコンタクトホール内面上にＴｉＮ等のバリアメタル膜１０５を形成し、その上にＷ膜１０６をＣＶＤでブランケット成長する。下層層間絶縁膜ＩＬ１上の不要な金属膜はＣＭＰで除去する。このようにして導電性プラグＰＬを下層層間絶縁膜ＩＬ１に埋め込む。
　図２Ｄに示すように、下層層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成し、銅の第１メタル配線Ｍ１を埋め込む。この工程を図１Ａ－１Ｈを参照してより詳細に説明する。
　図１Ａに示すように、下層構造１０の上に、例えば、エッチストッパ層ＥＳとして厚さ１０ｎｍのＳｉＣ層をＣＶＤで堆積し、次にＳｉＯＣの層間絶縁膜１１をＣＶＤで厚さ約３００ｎｍ堆積する。下層構造１０は、図２Ｃに示す、半導体素子、導電性プラグを含む構造である。
　図１Ｂの平面図で示すように、層間絶縁膜１１に、例えば幅９０ｎｍの配線用トレンチＴＲ１，ＴＲ２および４００ｎｍ平方の矩形不純物添加用リセスＲＣを配置する。配線用トレンチＴＲ１は、図中に下端を有し、上方に延在する。配線用トレンチＴＲ２は、図中に端部を有さず,下方より上方に延在する。不純物添加用リセスＲＣは、配線用トレンチＴＲ１の下端領域に近く、例えば距離９０ｎｍを介して配線用トレンチＴＲ１の側辺と平行辺を持つように、形成する。配線用トレンチＴＲ２は、不純物添加用リセスＲＣから十分離して、例えば不純物添加用リセスＲＣと配線用トレンチＴＲ１との間の距離の４倍以上離して、配置する。
　図１Ｃに示すように、層間絶縁膜１１を貫通して、深さ３００ｎｍの配線用トレンチＴＲ１，ＴＲ２及び不純物添加用リセスＲＣをエッチングする。これらの凹部表面を覆うように、例えば厚さ約１０ｎｍのＴａ層で形成されたバリアメタル膜１３をスパッタリングで成膜し、さらにフィールド面上での厚さ１００ｎｍの銅のシード層１４をスパッタリングで成膜する。トレンチ内では、カバレッジ差から膜厚は１／３以下になる。
　図１Ｄに示すように、電解メッキで銅配線層１５を平坦部で厚さ２００ｎｍ程度成膜する。アクセラレータ、サプレッサ、レベラを含む電解メッキ液を用い、銅配線層１５をボトムアップ成長させる。ボトムアップ成長は、細幅配線が広幅配線より優先的にメッキ成膜される成長である。平坦部で約１００ｎｍ程度の銅層が成膜された時点で、幅９０ｎｍの配線用トレンチＴＲ１，ＴＲ２の埋め込みは終了する。平坦部で２００ｎｍ程度の銅層をメッキ成膜した時点で、不純物添加用リセスＲＣの埋め込みは完了しておらず、銅配線層１５上面にはリセスＲＣを反映した凹部が形成されている。
　なお、ボトムアップ成長、電解メッキ液の添加物等については特開２００６－２９４９２２号、段落００１６等、Journal of the
Electrochemical Society, 149(1), C74-C81 (2002)等（これらは、参照によって、ここに取り込む）を参照できる。
　銅配線層１５の上に、Ａｌが１．０ｗｔ％添加されたＡｌ添加銅層１６を、例えば物理気相堆積（ＰＶＤ）により厚さ５００ｎｍ程度成膜する。Ａｌは、銅層中に添加されるとマイグレーションを抑制する機能を有する。なお、Ａｌ添加銅層を、ＰＶＤ以外の成膜法、例えばメッキ、ＣＶＤで形成することも可能である。
　図１Ｅに示すように、Ａｌ添加銅層１６の上面から、ＣＭＰを行い、平坦部、配線用トレンチ上方でＡｌ添加銅層１６が消滅し、平坦部上で銅配線層１５が厚さ２００ｎｍ程度残るまで研磨する。不純物添加用リセスＲＣ上方では、凹部にＡｌ添加銅層１６が残る。このように不純物添加用リセス上方にＡｌ添加銅層１６が残った状態で、Ａｌを拡散させる熱処理を行なう。例えば、３５０℃で３分のアニール（熱）処理を行なう。Ａｌ添加銅層１６から銅配線層１５中へのＡｌの拡散が速やかに進行し、不純物添加用リセスＲＣ近傍の銅配線層１５にＡｌが拡散する。配線用トレンチＴＲ１内の銅配線層１５中にもＡｌが拡散する。
　Ａｌが拡散することにより、Ａｌ添加銅層１６と銅配線層１５の境界は消滅してもよい。以下、両層を合わせて銅層１５と呼ぶ。なお、配線用トレンチＴＲ２は不純物添加用リセスＲＣから十分離されているため、実質的にＡｌの拡散を受けない。
　図１Ｆに示すように、上方から銅層１５のＣＭＰを行い、層間絶縁膜１１表面を露出する。配線用トレンチＴＲ１には、Ａｌが拡散した銅層を含むダマシン配線層１８が埋め込まれる。配線用トレンチＴＲ２には、実質的にＡｌが拡散していない銅層を含むダマシン配線層１７が埋め込まれる。不純物添加用リセスＲＣには、Ａｌ濃度がダマシン配線層１８の銅層より高い銅層を含むダマシン構造１９が埋め込まれる。ＣＭＰの後、ダマシン配線層、ダマシン構造を覆って、層間絶縁膜１１上に、ＳｉＣ，ＳｉＮ等の絶縁性銅拡散防止膜２１をＣＶＤ等で堆積する。
　図１Ｇはダマシン配線、ダマシン構造を形成した状態の平面図を示す。Ａｌの拡散を受けていない銅ダマシン配線層１７を左下がりのハッチングで示し、Ａｌの拡散を受けた銅ダマシン配線層１８、ダマシン構造１９を右下がりのハッチングで示す。
　図１Ｈで示すように、Ａｌの拡散源は不純物添加用リセス内のダマシン構造１９と考えることができる。拡散はほぼ全方向に進行すると考えられ、円で近似することができよう。銅ダマシン配線１８中のＡｌ濃度は、ダマシン構造１９の中心からの距離に応じて減少する。ダマシン構造１９から遠く離れた位置には拡散が到達しない。従って、Ａｌはダマシン配線中局所的にのみ添加されていると言える。銅ダマシン配線１８中にはＡｌの濃度勾配が存在する。
　図２Ｅに示すように、第１メタル配線Ｍ１を覆って、層間絶縁膜ＩＬ２上に、エッチストッパ層ＥＳ３，絶縁膜ＩＬ３，エッチストッパ層ＥＳ４，絶縁膜ＩＬ４，絶縁ハードマスク層ＨＭを積層する。エッチストッパ層ＥＳ３，ＥＳ４は、たとえばＳｉＣやＳｉＮで形成する。絶縁層ＩＬ３、ＩＬ４は例えば、無機系または有機系の低誘電率絶縁材料で形成する。ハードマスク層ＨＭは、酸化シリコン膜と炭化シリコン（ＳｉＣ）膜の積層などで形成できる。
　フォトレジストマスクを用いて、ハードマスク層ＨＭ，絶縁層ＩＬ４，エッチストッパ層ＥＳ４，絶縁層ＩＬ３を貫通する擬ビア孔をエッチングする。フォトレジストマスクを除去し、擬ビア孔にレジスト同様の材料の詰め物をし、新たなフォトレジストマスクを形成し、ハードマスク層ＨＭ，絶縁層ＩＬ４を貫通する擬配線用トレンチをエッチングする。フォトレジストマスク、詰め物を除去し、擬配線用トレンチ、擬ビア孔の底面に残るエッチストッパ層を除去して、擬配線用トレンチを配線用トレンチとし、擬ビア孔をビア孔とする。配線用トレンチ及びビア孔の側面、底面上に、バリアメタル層、銅シード層をスパッタリングし、銅シード層の上に銅層をめっきする。ハードマスク層ＨＭ上の不要金属層をＣＭＰで除去して第２メタル配線Ｍ２を形成する。
　これらの工程は、通常のデュアルダマシン配線工程と同様の工程である。但し、図１Ｂに示したように、配線の所望位置近傍に配線用トレンチ形成工程で不純物添加用リセスを形成し、銅層メッキの後に、図１Ｄ，１Ｅに示した工程同様のＡｌ添加銅層の形成、ＣＭＰ，Ａｌ拡散用熱処理の工程を追加する。なお、配線形成工程は所望回数繰り返す。例えば、ＷＯ２００４／０８８７４５（これは、参照によって、ここに取り込む）の図７,８およびその関連記載を参照できる。以上説明した実施例の効果を検証するため、ビアチェーンのサンプルを作成した。
　図３Ａは、作成したビアチェーンサンプルの構成を概略的に示す斜視図である。ビアチェーンは、幅９０ｎｍのストライプ形状の第1銅配線パターンＭ１と、幅９０ｎｍのストライプ状配線パターンとビア導電体ＶＣを含む第２銅配線パターンＭ２で形成した。銅配線パターンＭ１、Ｍ２は、銅配線の側面及び底面をバリアメタルが覆う形状を有する。電子流に関して、ビア導電体ＶＣの下流側の両側に、配線Ｍ１、Ｍ２から９０ｎｍの間隔をあけて４００ｎｍ×４００ｎｍの不純物添加用リセスＲＣ１，ＲＣ２（Ａｌを添加した銅層が充填されている）が配置されている。銅配線パターンＭ１（Ｍ２）の不純物添加用リセスＲＣ１（ＲＣ２）に挟まれた領域近傍には、不純物Ａｌが局所的に拡散する。ビア導電体ＶＣの底面はバリアメタル膜を備えるため、銅の原子粒が移動しようとしても、バリアメタル膜で堰き止められる。このため、ビア導電体ＶＣの下流側で銅の原子流が生じると、ボイドの原因となる。銅の原子流を抑制するため、ビア導電体ＶＣの下流側に不純物添加用リセスＲＣ１，ＲＣ２を形成し、マイグレーションを抑制する機能を有する不純物であるＡｌを配線Ｍ１，Ｍ２に添加する。不純物はビア近傍のみに添加されるため、配線全体に不純物を添加する場合と比べ、配線抵抗の上昇は少ないことが期待される。
　図３Ｂは、ビアチェーンサンプルの構成を示す平面図である。第１銅配線Ｍ１と第２銅配線Ｍ２がビア導電体ＶＣで接続されている。ビアチェーンの全長さは約１ｍｍであり、ビア間隔は５μｍ、２０μｍ、８６μｍの３種類に設定し、それぞれのビア数を４、６、１０とした。不純物添加用リセスＲＣ１、ＲＣ２は、４００ｎｍ平方の正方形形状であり、銅配線Ｍ１，Ｍ２から９０ｎｍ間隔をあけている。
　図３Ｃは、比較のために作成した不純物添加なしのビアチェーンサンプルの形状を示す平面図である。図３Ｂに示すビアチェーンサンプルと比較して不純物添加用リセスＲＣ１，ＲＣ２がない構成である。
　図３Ｂに示す不純物を添加したビアチェーンの抵抗と、図３Ｃに示す不純物添加なしのビアチェーンの抵抗とを比較した結果、不純物添加による配線抵抗の顕著な増加は見られなかった。
　エレクトロマイグレーション耐性の試験は、温度２００℃で２×１０6Ａｃｍ-2の電流密度で行った。累積故障率が５０％に達する時間Ｔ５０を用いてエレクトロマイグレーション耐性を評価した。不純物添加なしの比較サンプル（図３Ｃ）と比べ、不純物を添加したビアチェーンサンプル（図３Ｂ）のエレクトロマイグレーション寿命Ｔ５０は、約１．５倍に延長されていた。不純物添加によりエレクトロマイグレーション耐性が改善されたことが判る。図３Ｃに示す比較サンプルにおいては、ビア導電体近傍で断線が見出された。
　銅のエレクトロマイグレーションは、ビア近傍に限って発生するわけではない。配線長が非常に長い場合、ビア導電体とビア導電体の中間位置においてもボイドは発生する可能性がある。
　図４は、変形例によるビアチェーン構造を示す平面図である。第１銅配線Ｍ１と第２銅配線Ｍ２がビア導電体ＶＣを介して接続されている。右側の２つの銅配線Ｍ１、Ｍ２は、非常に長い配線長を有する。このような場合、ビア導電体の近傍に不純物添加用リセスＲＣ１、ＲＣ２を配置するのみでなく、中間位置においても不純物添加用リセスＲＣ１Ｘ、ＲＣ１Ｙ及びＲＣ２Ｘ、ＲＣ２Ｙを配置する。配線の中間位置近傍に不純物添加用リセスを配置しても、不純物が添加されるのは配線長の一部のみであり、配線の抵抗増加は少ない。不純物添加は拡散のみに制限されない。
　図５Ａ、５Ｂは、他の実施例による不純物添加工程を示す半導体基板の断面図である。
　図５Ａに示すように、下部構造１０の上に層間絶縁膜ＩＬ１を形成し、配線用トレンチを形成して第１銅配線Ｍ１を埋め込む。第１銅配線Ｍ１を埋め込んだ層間絶縁膜ＩＬ１の上にフォトレジストパターンＰＲを形成し、配線Ｍ１を局所的に露出する開口部を形成する。フォトレジストパターンＰＲをマスクとし、Ａｌ等の不純物をイオン注入する。
　図５Ｂに示すように、不純物をイオン注入した後、フォトレジストパターンＰＲは除去し、銅配線Ｍ１の表面を覆って層間絶縁膜ＩＬ１上にＳｉＣ等の絶縁性銅拡散防止膜２１を成膜する。絶縁性銅拡散防止膜の成膜前又は後にイオン注入した不純物を拡散する熱処理を行う。
　なお、イオン注入に代え、フォーカスドイオンビーム（ＦＩＢ）によって不純物を注入することも可能である。ＦＩＢを用いる場合は、フォトレジストパターンＰＲは省略できる。
　マイグレーションを抑制できる機能を有する不純物は、Ａｌに限られるものではない。
　図６は、銅中に種々の不純物金属を導入した場合の拡散係数と銅中に０．０５ｗｔ％不純物元素を導入した場合の銅膜の抵抗率の関係を示すグラフである。横軸が拡散係数を示し、縦軸が抵抗率を示す。
　拡散係数が大きくて拡散が生じやすく、抵抗率の小さい材料を用いることが好ましい。図中四角で囲んだ領域に現れる元素、Ｚｎ、Ａｇ、Ｃｄ、Ｓｎ、Ａｌ、Ｍｎ、Ｃｒ、Ｐｄ、Ｓｉ、Ｔｉのいずれか又はそれらの組合せをマイグレーションを抑制できる機能を有する不純物として用いることが好ましい。
　以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。不純物添加用リセスの形状、配線からの距離は種々変更可能である。不純物添加濃度を制御するためには、不純物添加用リセスの寸法、配線からの距離、不純物添加銅層の不純物濃度を選択することができる。不純物拡散の熱処理条件を選択することもできる。その他種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

Claims (10)

  1. 　半導体基板と、
    　前記半導体基板上方に積層された複数の層間絶縁膜と、
    　前記複数の層間絶縁膜の１つである第１の層間絶縁膜に形成された第１の配線用トレンチと、
    　前記第１の配線用トレンチの側面と底面を覆って形成され、第１の主配線用トレンチを画定する、拡散防止機能を有する第１のバリアメタル膜と、前記第１の主配線用トレンチを埋め、第１の金属元素で形成され、マイグレーション抑制機能を有する第２の金属元素が場所的に異なる濃度で添加された第１の主配線層とを含む第１のダマシン配線と、
    を有する半導体装置。
  2. 　前記第１の配線用トレンチの近傍で、前記第１の層間絶縁膜に形成され、前記第１の層間絶縁膜の面内方向で、前記第１の配線用トレンチの幅より大きい寸法を有する不純物添加用リセスと、
    　前記不純物添加用リセスの側面と底面を覆って形成され、添加領域用リセスを画定する、前記第１のバリアメタル膜と同一材料の添加領域用バリアメタル膜と、前記添加領域用リセスを埋め、前記第１の主配線層より前記第２の金属元素の添加濃度が高い添加用金属領域と、を含む添加用ダマシン構造と、
    を有し、前記添加用ダマシン構造は回路的機能を有さず、前記第１の主配線層中の第２の金属元素の添加濃度は前記添加用金属領域からの距離に伴って減少する請求項１記載の半導体装置。
  3. 　前記第１の層間絶縁膜の下側または上側に配置された第２の層間絶縁膜と、
    　前記第１の配線用トレンチと接続可能な配置で、前記第２の層間絶縁膜に形成された第２の配線用トレンチと、
    　前記第２の配線用トレンチに埋め込まれて形成された第２のダマシン配線と、
    　前記第１の配線用トレンチと第２の配線用トレンチを接続するビア孔と、
    　前記ビア孔に埋め込まれて形成されたビア導電体と、
    を有し、
    　前記不純物添加用リセスは、電子流に関して前記ビア導電体より下流側で前記ビア導電体近傍に配置されている請求項２記載の半導体装置。
  4. 　前記第１の層間絶縁膜に形成された第２の配線用トレンチと、
    　前記第２の配線用トレンチの側面と底面を覆って形成され、第２の主配線用トレンチを画定する、前記第１のバリアメタル膜と同一材料の第２のバリアメタル膜と、前記第２の主配線用トレンチを埋め、前記第１の金属元素で形成され、前記第２の金属元素の添加濃度が前記第１の主配線層の添加濃度より低い第２の主配線層と、を含む第２のダマシン配線と、
    を有する請求項１～３のいずれか１項記載の半導体装置。
  5. 　前記第１の金属元素が銅であり、前記第２の金属元素がＡｇ，Ｚｎ，Ｃｄ，Ｓｎ，Ａｌ，Ｍｎ，Ｃｒ，Ｓｉ，Ｐｄ，Ｔｉからなる群から選択された少なくとも１つであり、
    　前記第１のダマシン配線の表面を覆って形成された絶縁性銅拡散防止膜、
    を有する請求項１～４のいずれか１項記載の半導体装置。
  6. 　半導体基板に複数の半導体素子を形成し、
    　前記複数の半導体素子を覆って、前記半導体基板上方に第１の層間絶縁膜を形成し、
    　前記第１の層間絶縁膜に、第１の配線用トレンチを形成し、
    　前記第１の配線用トレンチの内面を覆って、拡散防止機能を有する第１のバリアメタル膜を形成し、前記第１の配線用トレンチの内に第１の主配線用トレンチを画定し、
    　前記第１の主配線用トレンチに埋め込んで、第１の金属元素から形成される第１の主配線層を形成し、
    　前記第１の主配線層にマイグレーション抑制機能を有する第２の金属元素を局所的に添加する、
    半導体装置の製造方法。
  7. 　前記第１の配線用トレンチの形成と同時に、前記第１の層間絶縁膜に、前記第１の配線用トレンチの幅より大きい面内方向寸法を有する不純物添加用リセスを形成し、
    　前記第１のバリアメタル膜を形成し、第１の主配線用トレンチを画定する際、前記不純物添加用リセスの側面と底面を覆って添加領域用バリアメタル膜を形成し、添加領域用リセスを画定し、
    　前記第１の主配線層を形成する際、前記第１の主配線用トレンチを埋め込み、前記添加領域用リセスは完全には埋め込まずに上方に凹みを残す、前記第１の金属元素から形成される第１の主配線層を形成し、
    　前記第１の主配線層に前記第２の金属元素を局所的に添加する際、前記第１の主配線層の上に前記第２の金属元素を含む添加用金属層を形成し、平坦部上の前記添加用金属層を化学機械研磨で除去し、熱処理によって、残った前記添加用金属層から前記第１の主配線層に前記第２の金属元素を拡散させ、
    　前記第１の層間絶縁膜上の不要の金属層を化学機械研磨で除去し、前記第１の配線用トレンチに埋め込まれた第１のダマシン配線、前記不純物添加用リセスに埋め込まれた添加用ダマシン構造を残し、
    　前記第１のダマシン配線、前記添加用ダマシン構造を覆って、前記第１の層間絶縁膜上に絶縁性拡散防止膜を形成する
    請求項６記載の半導体装置の製造方法。
  8. 　前記第１の配線用トレンチと同時に第２の配線用トレンチを前記第１の層間絶縁膜に形成し、前記不純物添加用リセスを前記第１の配線用トレンチに近く、前記第２の配線用トレンチから離して形成し、前記熱処理によって前記第１のダマシン配線の第２の金属元素の添加濃度を前記第２のダマシン配線の第２の金属元素の添加濃度をより高くし、前記第１のダマシン配線、前記添加用ダマシン構造を残す際、前記第２の配線用トレンチに第２のダマシン配線を残す請求項７記載の半導体装置の製造方法。
  9. 　前記第１の主配線層を形成した後、化学機械研磨を行って前記第１の層間絶縁膜上の不要金属を除去して第１のダマシン配線を残し、
    　前記第１の主配線層に前記第２の金属元素を局所的に添加する際、前記第１のダマシン配線に局所的に前記第２の金属元素をイオン注入し、
    　その後、前記第１のダマシン配線を覆って前記第１の層間絶縁膜上に絶縁性拡散防止膜を形成する
    請求項６記載の半導体装置の製造方法。
  10. 　前記第１の層間絶縁膜の下側または上側に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜に、前記第１の配線用トレンチと接続可能な形状に、第２の配線用トレンチを形成し、
    　前記第２の配線用トレンチに第２のダマシン配線を埋め込み、
    　前記第１の配線用トレンチと前記第２の配線用トレンチを接続するビア孔を形成し、
    　前記ビア孔内にビア導電体を埋め込み、
    　前記第２の金属元素を局所的に添加する領域は、電子流に関して前記ビア導電体より下流側に配置する、
    請求項６～９のいずれか１項記載の半導体装置の製造方法。
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