CN102067293B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供半导体器件，其具有能够抑制电阻值的增加并且能够抑制迁移从而能够提高可靠性的配线。该半导体器件具有多个层间绝缘膜，这些多个层间绝缘膜层叠在形成有多个半导体元件的半导体衬底上方，该半导体器件还具有：第一级的第一配线用沟道，其形成在作为多个层间绝缘膜之一的第一级的层间绝缘膜上；第一级的第一金属镶嵌配线，其包括第一阻挡金属膜和第一主配线层，其中，该第一阻挡金属膜覆盖第一配线用沟道的侧面和底面，用于划定第一主配线用沟道，并且具有扩散防止功能，该第一主配线层填埋第一主配线用沟道，由铜形成，并且添加有具有迁移抑制功能的添加金属元素，该金属元素的添加浓度根据位置而异。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及具有如下配线的半导体器件及其制造方法，在该配线中添加了发挥迁移(migration)抑制作用的金属。
背景技术
随着半导体器件的高集成化和芯片(chip)面积的缩小化，配线的微细化以及多层化正在发展。在具有多层配线的逻辑电路中，在配线上传播的信号的延迟正在成为限制逻辑电路的动作速度的支配性的要素。在配线上传播的信号的延迟与配线电阻和配线间寄生电容之积相关。若配线微细化，则配线电阻、配线间的寄生电容有增加的倾向。为了抑制信号的传播延迟，有效的是配线的低电阻化、降低寄生电容。为了降低寄生电容，有效的是使用介电常数低的层间绝缘膜。作为低介电常数的绝缘材料，多孔硅(porous silica)、SiOC(含碳的氧化硅)等无机低介电常数绝缘材料、陶氏化学公司(The DowChemical Company)制的SiLK(注册商标，为一种高分子材料)等有机低介电常数绝缘材料为人们所知。这些材料含有硅(Si)以及氧(O)，并且介电常数比SiO低。
为了降低配线电阻，利用电阻率低的铜(Cu)来代替铝(Al)作为配线材料的技术正在实用化。铜层难以利用光刻法(photolithography)和蚀刻法(etching)来高精度地刻画图案(patterning)。因此，通常采用金属镶嵌法(damascene)，该金属镶嵌法是指，在绝缘层上形成配线用凹部，将铜层埋入，并通过化学机械研磨(CMP：chemical mechanical polishing)法除去绝缘层上的不需要部分的方法。
另外，铜具有扩散到绝缘膜中的性质。铜的扩散使绝缘膜的绝缘特性劣化。为了防止铜的扩散，在配线用凹部中首先通过溅射(sputtering)法等形成具有抑制铜扩散的功能的TiN、Ta等导电性阻挡(barrier metal)层，并通过溅射法等在其上形成电镀用铜种子层(copper seed layer)。通过电镀法在铜种子层上形成将成为主配线层的铜层，并通过CMP法除去不需要的金属层。以覆盖铜配线的方式，形成SiN、SiC等绝缘性铜扩散防止膜。
在铝配线中，铝原子因电流而迁移(migrate)的电迁移(electro migration)为人们所知。铜比铝难于发生电迁移。但是，在铜配线中也会发生电迁移。即使将Al配线变更为Cu配线，也会发生以下现象：并不能流动根据标定值(bulk value)可期待的大小的大电流。铜配线的上表面被绝缘性的铜扩散防止膜覆盖，但该铜扩散防止膜相对该铜层的紧贴性低。
众所周知，铜配线层与绝缘性铜扩散防止膜的界面产生空洞(void)。
阻挡金属层与铜配线层之间能够形成良好的界面，但是绝缘性铜扩散防止膜与铜配线层之间不能形成良好的界面。绝缘性铜扩散防止膜与铜配线层之间的紧贴性差，它们的界面处的铜原子容易移动，所以可能会容易发生界面扩散。如果铜原子在与绝缘性铜扩散防止膜之间的界面上开始界面扩散，则与空穴相邻的铜原子将进行体积移动，若进行体积移动的铜原子不足则产生空洞并生长。
众所周知，为了提高铜配线的可靠性，在铜中添加银、铝等，并且通过含有添加物来抑制原子流，由此提高抗电迁移性。
这样，通过在铜配线中添加具有迁移抑制功能的金属原子，铜的晶界扩散、界面扩散得以抑制，并且将改善抗电迁移性。然而，如果在铜中添加杂质金属原子，则配线电阻表现出增大的倾向。例如，添加了约2wt％的Al的铜与纯铜相比，其电阻率竟增加两到三成。
专利文献1：国际公开WO2004/088745号公报
专利文献2：日本特开2005-38999号公报
发明内容
为了提高配线的可靠性，希望在配线中添加具有迁移抑制功能的金属原子，但不希望因添加物而导致电阻值增加。
本发明的目的在于提供具有特定配线的半导体器件以及其制造方法，该特定配线是指，能够抑制电阻值的增加并且能够抑制迁移从而提高可靠性的配线。
本发明的一个技术方案提供的半导体器件具有：
形成有多个半导体元件的半导体衬底；
层叠在所述半导体衬底上方的多个层间绝缘膜；
第一级的第一配线用沟道，其形成在作为所述多个层间绝缘膜之一的第一级层间绝缘膜上；
第一级的第一金属镶嵌配线，其包括第一阻挡金属膜和第一主配线层，其中，所述第一阻挡金属膜覆盖所述第一配线用沟道的侧面和底面，用于划定第一主配线用沟道，其具有扩散防止功能，所述第一主配线层填埋所述第一主配线用沟道，其由第一金属元素形成，而且添加有具有迁移抑制功能的第二金属元素，该第二金属元素的添加浓度根据位置而异。
本发明的另一个技术方案提供的半导体器件的制造方法包括：
在半导体衬底上形成多个半导体元件；
以覆盖所述多个半导体元件的方式，在所述半导体衬底上方形成第一级的第一层间绝缘膜；
在所述第一层间绝缘膜上形成第一级的第一配线用沟道；
以覆盖所述第一配线用沟道的内表面的方式，形成具有扩散防止功能的第一阻挡金属膜，从而在所述第一配线用沟道内划定第一主配线用沟道；
以填埋所述第一主配线用沟道的方式，形成由第一金属元素形成的第一主配线层；
在所述第一主配线层中局部地添加具有迁移抑制功能的第二金属元素。
通过在配线中局部地添加具有迁移抑制功能的金属原子，能够抑制电阻值的增加，而且能够有效地抑制空洞的发生。
附图说明
图1-1、图1-2、图1-3中的1A-1H部分分别是表示图2-2的2D部分所示的实施例涉及的配线结构形成工序的剖面图、俯视图，图1-1、图1-2、图1-3中的1A、1C-1F部分分别是半导体衬底的剖面图，1B、1G、1H部分分别是半导体衬底的俯视图。
图2-1、图2-2中的2A-2C部分分别是表示半导体器件的下层结构的制造工序的剖面图，2D、2E部分分别是表示配线结构形成工序的剖面图。
图3的3A、3B部分分别是表示实施例的例子涉及的导通链(via chain)的结构的立体图及俯视图，图3的3C部分是比较例涉及的导通链的俯视图。
图4是表示变形例涉及的导通链的结构的俯视图。
图5的5A、5B部分分别是表示其他的实施例涉及的配线结构形成工序的剖面图。
图6是表示各种金属杂质在铜中的扩散系数和添加了0.05wt％的金属杂质的铜的电阻率的图表。
附图标记说明：
10下部结构
11层间绝缘膜
13阻挡金属膜
14铜种子层
15铜电镀膜(铜层)
16添加Al的铜层
17(未添加Al的)铜金属镶嵌配线
18(添加了Al的)铜金属镶嵌配线
19(用于Al添加的)金属镶嵌结构
21绝缘性铜扩散防止膜
具体实施方式
随着半导体器件的高集成化、微细化，存在配线宽度减小、配线内的电流密度增加的倾向。在45nm规则(rule)的半导体器件中，铜配线中的迁移已经不能忽视。在进一步微细化的半导体器件中，铜配线中的迁移将成为更大的问题。通过在铜配线中添加Al、Ag(银)等具有迁移抑制功能的金属原子能够抑制迁移。但是，想要避免由于添加具有迁移抑制功能的金属原子而使电阻值增加10％等级的情况。
发明者及其同伴们通过此前的研究可知，铜配线中的空洞的发生并不是在配线的整个区域同等的，而是集中在导通导体(via conductor)附近。认为在铜配线中，特别是在与绝缘性铜扩散防止膜的界面区域，能够发生铜原子的体积移动，但铜原子难以透过阻挡金属膜。于是，如果透过导通导体的阻挡金属膜后的电子流在下游侧引起铜原子的体积移动，则铜原子不会透过阻挡金属而得到补充，所以在导通导体下游侧附近将会产生空洞。
发明者想到了在配线中容易产生空洞的部分优先添加具有迁移抑制功能的金属原子。例如，在作为不同级(高度)的配线间的连接部的导通导体的在电子流方向上的下游侧中添加具有迁移抑制功能的金属原子。可望实现在容易产生空洞的部分能够抑制空洞的产生，并且因为添加部分限于配线的一部分，因此电阻值的增加会得到抑制。
以下，参照附图说明本发明的实施例。
图2-1的2A-2C部分分别是表示半导体器件的下层结构的制造工序的半导体衬底的剖面图。这些为公知的技术。
如图2-1的2A部分所示，在硅衬底101上形成利用浅沟道隔离(STI：Shallow Trench Isolation)的元件分离区域102，并划定元件分离区域102所包围的活性区域。元件分离区域由绝缘区域形成，该绝缘区域是指，例如利用高密度等离子体化学气相沉积(HDP-CVD：High Density Plasma-ChemicalVapor Deposition)法在元件分离用沟道上沉积氧化硅膜，并且进行退火(anneal)从而变得细密化的绝缘区域。在活性区域，选择性地离子注入p型杂质、n型杂质，并且进行活性化处理从而形成p型阱PW、n型阱NW。p型阱PW构成n沟道MOS晶体管(NMOS)区域，n型阱NW构成p沟道MOS晶体管(PMOS)区域。
对活性区域表面进行热氧化处理，从而生长出例如厚度为1.5nm至10nm左右的氧化硅膜，并根据需要在氧化硅膜中导入氮，形成栅极绝缘膜103。在栅极绝缘膜103上，利用CVD法沉积非结晶硅(amorphous silicon)或者多晶硅(polysilicon)的硅膜，通过利用光致抗蚀剂掩模(photo resist mask)的蚀刻法对硅膜刻画图案，从而形成栅极电极图案Gn、Gp。利用光致抗蚀剂图案来选择NMOS区域、PMOS区域，在NMOS区域浅浅地离子注入n型杂质从而形成n型延伸(extension)区域EXn，并且在PMOS区域浅浅地离子注入p型杂质从而形成p型延伸区域EXp。栅电极中也被注入杂质。
如图2-1的2B部分所示，利用CVD法沉积氧化硅膜等绝缘膜，并进行反应性离子蚀刻(RIE：Reactive Ion Etching)等各向异性蚀刻，从而仅仅在栅电极Gn、Gp侧壁上残留绝缘膜作为侧壁隔离层(side wall spacer)SW。利用光致抗蚀剂图案来选择NMOS区域、PMOS区域，并且在NMOS区域高浓度地深层离子注入n型杂质从而形成低电阻n型源极/漏极区域S/Dn，并且在PMOS区域高浓度地深层离子注入p型杂质从而形成低电阻p型源极/漏极区域S/Dp。栅电极中也被注入杂质。
如图2-1的2C部分所示，以覆盖栅电极的方式，利用CVD法沉积SiN、SiC等蚀刻阻挡层(etch stopper)ES1及磷硅酸盐玻璃(PSG：Phospho SilicateGlass)等氧化硅系绝缘膜的下层层间绝缘膜IL1，并进行化学机械研磨(CMP)从而使表面平坦化。也能够根据需要在下层层间绝缘膜IL1上层叠SiC、SiN等蚀刻阻挡层ES2。蚀刻阻挡层ES1、ES2也能够看作下层层间绝缘膜IL1的一部分。利用具有接触孔(contact hole)形状开口的光致抗蚀剂掩模，对蚀刻阻挡层ES2、下层层间绝缘膜IL1进行蚀刻，并在蚀刻阻挡层ES1停止蚀刻。对已露出的蚀刻阻挡层ES1进行蚀刻，从而形成使硅表面露出的接触孔。除去光致抗蚀剂掩模。以下，所称下层层间绝缘膜IL1包括蚀刻阻挡层ES1、ES2。在贯通下层层间绝缘膜IL1的接触孔内表面上形成TiN等阻挡金属膜105，并利用CVD法在阻挡金属膜105上全外延生长(blanket growth)W膜106。利用CMP法除去下层层间绝缘膜IL1上的不需要的金属膜。这样，将导电性插件(plug)PL插入到下层层间绝缘膜IL1中。
如图2-2的2D部分所示，在下层层间绝缘膜IL1上形成层间绝缘膜IL2，从而埋入铜质第一金属配线M1。参照图1-1、图1-2、图1-3的1A-1H部分更详细地说明该工序。
如图1-1的1A部分所示，在下层结构10上，例如利用CVD法沉积厚度为10nm的SiC层作为蚀刻阻挡层ES，接着利用CVD法沉积厚度约为300nm的SiOC的层间绝缘膜11。下层结构10是图2-1的2C部分所示的包括半导体元件、导电性插件的结构。
如图1-1的1B部分的俯视图所示，在层间绝缘膜11上配置例如宽度为90nm的配线用沟道TR1、TR2及400nm见方的矩形杂质添加用凹槽(recess)RC。配线用沟道TR1在图中具有下端并延伸到上方。配线用沟道TR2在图中不具有端部，从下方延伸到上方。杂质添加用凹槽RC以如下方式形成：在靠近配线用沟道TR1的下端区域处，例如隔着90nm的距离而具有与配线用沟道TR1的侧边平行的边。配线用沟道TR2离杂质添加用凹槽RC足够远，例如隔着杂质添加用凹槽RC与配线用沟道TR1之间的距离的4倍以上而配置配线用沟道TR2。
如图1-1的1C部分所示，以贯通层间绝缘膜11的方式对深度为300nm的配线用沟道TR1、TR2以及杂质添加用凹槽RC进行蚀刻。以覆盖这些凹部表面的方式，利用溅射形成由例如厚度约为10nm的Ta(钽)层形成的阻挡金属膜13，并且溅射形成平坦(field)面上的厚度为100nm的铜种子层14。在沟道内，因覆盖率(coverage)差，其膜厚变为1/3以下。
如图1-2的1D部分所示，利用电解电镀形成铜配线层15，在平坦部其厚度为200nm左右。利用含有催化剂(accelerator)、抑制剂(suppressor)、均化剂(leveller)的电解电镀液，使铜配线层15自下而上(bottom up)生长。自下而上生长是细配线比粗配线优先电镀成膜的生长。在平坦部形成约100nm左右的铜层的时刻，宽90nm的配线用沟道TR1、TR2完全被填埋。在平坦部电镀形成200nm左右的铜层的时刻，杂质添加用凹槽RC并不完全被填埋，而在铜配线层15上表面上形成反映了凹槽RC的凹部。
另外，关于自下而上生长、电解电镀液的添加物等，可以参照日本特开2006-294922号，第0016小段等、Journal of the Electrochemical Society，149(1)，C74-C81(2002)等(通过参照而引入此处)。
在铜配线层15上，例如利用物理气相沉积(PVD：Physical VaporDeposition)法形成添加了1.0wt％的Al的Al添加铜层16，其厚度为500nm左右。Al具有当添加到铜层中时抑制迁移的功能。另外，Al添加铜层也可以用PVD以外的成膜法形成，例如能够用电镀、CVD方法形成。
如图1-2的1E部分所示，从Al添加铜层16的上表面开始进行CMP，从而除去平坦部、配线用沟道上方的Al添加铜层16，并且一直研磨到平坦部上残留厚度为200nm左右的铜配线层15为止。在杂质添加用凹槽RC上方，在凹部残留有Al添加铜层16。这样，在杂质添加用凹槽上方残留了Al添加铜层16的状态下，进行使Al扩散的热处理。例如，以350℃进行三分钟的退火(热)处理。Al从Al添加铜层16快速地向铜配线层15中扩散，Al将扩散到杂质添加用凹槽RC附近的铜配线层15中。Al也将扩散到配线用沟道TR1内的铜配线层15中。
Al扩散也可以消除Al添加铜层16与铜配线层15的边界。以下，将两层合在一起称作铜层15。另外，由于配线用沟道TR2离杂质添加用凹槽RC足够远，所以实质上Al不会扩散到配线用沟道TR2。
如图1-2的1F部分所示，从上方开始对铜层15进行CMP，从而使层间绝缘膜11的表面露出。在配线用沟道TR1中埋入包含有Al扩散过的铜层的金属镶嵌配线层18。在配线用沟道TR2中埋入包含有实质上Al未扩散的铜层的金属镶嵌配线层17。在杂质添加用凹槽RC中埋入金属镶嵌结构19，该金属镶嵌结构19包含有Al浓度比金属镶嵌配线层18的铜层高的铜层。在进行CMP之后，以覆盖金属镶嵌配线层、金属镶嵌结构的方式，在层间绝缘膜11上利用CVD法等沉积SiC、SiN等绝缘性铜扩散防止膜21。
图1-3的1G部分是表示形成了金属镶嵌配线、金属镶嵌结构的状态的俯视图。用左上倾斜的剖面线表示未受到Al扩散的铜金属镶嵌配线层17，用右上倾斜的剖面线表示受到了Al扩散的铜金属镶嵌配线层18、金属镶嵌结构19。
如图1-3的1H部分所示，可以认为Al的扩散源是杂质添加用凹槽内的金属镶嵌结构19。认为扩散几乎在全部方向进行，能够近似为圆。铜金属镶嵌配线18中的Al浓度随着距金属镶嵌结构19的中心的距离的增大而减少。Al不会扩散到距离金属镶嵌结构19远的位置。因此，可以说Al仅仅局部性地添加到金属镶嵌配线中。在铜金属镶嵌配线18中存在Al的浓度梯度分布。
如图2-2的2E部分所示，以覆盖第一金属配线M1的方式，在层间绝缘膜IL2上层叠蚀刻阻挡层ES3、绝缘膜IL3、蚀刻阻挡层ES4、绝缘膜IL4及绝缘硬掩模层HM。蚀刻阻挡层ES3、ES4例如由SiC或SiN形成。绝缘层IL3、IL4例如由无机或有机的低介电常数绝缘材料形成。硬掩模层HM能够由氧化硅膜和碳化硅(SiC)膜的层叠膜等形成。
利用光致抗蚀剂掩模，蚀刻出贯通硬掩模层HM、绝缘层IL4、蚀刻阻挡层ES4及绝缘层IL3的虚拟导通孔。除去光致抗蚀剂掩模，在虚拟导通孔内填充与抗蚀剂相同材料的填充物，从而形成新的光致抗蚀剂掩模，并蚀刻出贯通硬掩模层HM、绝缘层IL4的虚拟配线用沟道。除去光致抗蚀剂掩模和填充物，并且除去虚拟配线用沟道、在虚拟导通孔的底面上残留的蚀刻阻挡层，将虚拟配线用沟道作为配线用沟道，并且将虚拟导通孔作为导通孔。在配线用沟道以及导通孔的侧面、底面上溅镀阻挡金属层、铜种子层，并且在铜种子层上电镀铜层。通过CMP法除去硬掩模层HM上的不需要的金属层，从而形成第二金属配线M2。
这些工序是与通常的双镶嵌(dual damascene)配线工序相同的工序。但是，如图1-1的1B部分所示，通过配线用沟道形成工序在配线的希望位置附近形成杂质添加用凹槽，并且在电镀铜层之后追加以下工序：形成与图1-2的1D、1E部分所示的工序同样的Al添加铜层的工序、CMP、Al扩散用热处理工序。另外，配线形成工序重复进行希望次数。能够参照例如WO2004/088745(通过参照而引入此处)的图7、8及其相关记载。为了验证以上说明的实施例的效果，制作了导通链的样品。
图3的3A部分是概略表示所制作的导通链样品的结构的立体图。导通链由宽度为90nm的条(stripe)状的第一铜配线图案M1、包括宽度为90nm的条状配线图案和导通导体VC的第二铜配线图案M2形成。铜配线图案M1、M2具有由阻挡金属覆盖铜配线的侧面以及底面的形状。在电子流方向上的导通导体VC的下游侧的两侧，与配线M1、M2相距90nm间隔处配置有400nm×400nm的杂质添加用凹槽RC1、RC2(填充有添加了Al的铜层)。杂质Al局部地扩散到铜配线图案M1(M2)的被杂质添加用凹槽RC1(RC2)夹着的区域附近。由于导通导体VC的底面具有阻挡金属层，因此即使铜的原子粒要移动，也会被阻挡金属膜阻挡。因此，如果在导通导体VC的下游侧产生铜原子流，则会产生空洞。为了抑制铜的原子流，在导通导体VC的下游侧形成杂质添加用凹槽RC1、RC2，并且在配线M1、M2中添加具有抑制迁移的功能的杂质A1。由于仅在导通部(via)附近添加杂质，因此与在配线整体中添加杂质的情况相比，配线电阻的上升可望变少。
图3的3B部分是表示导通链样品的结构的俯视图。第一铜配线M1和第二铜配线M2经由导通导体VC相连接。导通链的全长约为1mm，导通部间隔设定为5μm、20μm和86μm这三种，并且使各自的导通部数为4、6、10。杂质添加用凹槽RC1、RC2为400nm见方的正方形形状，与铜配线M1、M2相距90nm的间隔。
图3的3C部分是表示为了比较而制作的未添加杂质的导通链样品的形状的俯视图。与图3的3B部分所示的导通链样品相比较，为无杂质添加用凹槽RC1、RC2的结构。
比较图3的3B部分所示的添加了杂质的导通链的电阻和图3的3C部分所示的未添加杂质的导通链的电阻的结果，未发现由于杂质添加而使得配线电阻显著增加。
以200℃的温度、2×106Acm-2的电流密度进行抗电迁移性的试验。利用累积故障率达到50％的时间T50来评价抗电迁移性。与未添加杂质的比较样品(图3的3C部分)相比，添加了杂质的导通链样品(图3的3B部分)的电迁移寿命T50延长到约1.5倍。得知杂质添加改善了抗电迁移性。在图3的3C部分所示的比较样品中，在导通导体附近发现了断路。
铜的电迁移并不是限于在导通部附近发生。在配线长度非常长时，即使导通导体与导通导体的中间位置也存在产生空洞的可能性。
图4是表示变形例的导通链结构的俯视图。第一铜配线M1和第二铜配线M2通过导通导体VC连接。右侧的两个铜配线M1、M2具有非常长的配线长度。在此种情况下，不仅在导通导体的附近配置杂质添加用凹槽RC1、RC2，而且在中间位置也配置杂质添加用凹槽RC1X、RC1Y以及RC2X、RC2Y。即使在配线的中间位置附近配置杂质添加用凹槽，添加杂质的也仅仅是配线长度的一部分，配线的电阻增加少。杂质添加方式并不仅限于扩散。
图5的5A、5B部分分别是表示其他实施例的杂质添加工序的半导体衬底的剖面图。
如图5的5A部分所示，在下部结构10上形成层间绝缘膜IL1，并且形成配线用沟道从而埋入第一铜配线M1。在埋入了第一铜配线M1的层间绝缘膜IL1上形成光致抗蚀剂图案PR，并且形成使配线M1局部地露出的开口部。以光致抗蚀剂图案PR为掩模，离子注入Al等杂质。
如图5的5B部分所示，离子注入杂质之后，除去光致抗蚀剂图案PR，并且以覆盖铜配线M1的表面的方式，在层间绝缘膜IL1上形成SiC等的绝缘性铜扩散防止膜21。进行使在形成绝缘性铜扩散防止膜前或后离子注入的杂质扩散的热处理。
另外，代替离子注入，也能够借助聚焦离子束(FIB：Focused Ion beam)来注入杂质。利用FIB时能够省略光致抗蚀剂图案PR。
具有能够抑制迁移的功能的杂质并不限定于Al。
图6是表示在铜中导入了各种杂质金属时的扩散系数和在铜中导入了0.05wt％的杂质元素时的铜膜的电阻率之间的关系的图表。横轴表示扩散系数，纵轴表示电阻率。
优选使用扩散系数大从而容易发生扩散并且电阻率小的材料。优选地，使用图中用四角形包围的区域中出现的元素Zn(锌)、Ag(银)、Cd(镉)、Sn(锡)、Al(铝)、Mn(锰)、Cr(铬)、Pd(钯)、Si(硅)及Ti(钛)中的任一个或者它们的组合作为具有能够抑制迁移的功能的杂质。
通过以上实施例说明了本发明，但本发明并不限定于这些。对杂质添加用凹槽的形状、与配线之间的距离能够进行各种变更。为了控制杂质添加浓度，能够对杂质添加用凹槽的尺寸、与配线之间的距离、杂质添加铜层的杂质浓度进行选择。也能够选择杂质扩散的热处理条件。除此之外，能够进行各种变更、改良、组合等对本领域技术人员是显而易见的。

Claims (10)

1.一种半导体器件，其特征在于，具有：
半导体衬底；
层叠在所述半导体衬底的上方的多个层间绝缘膜；
第一配线用沟道，其形成于作为所述多个层间绝缘膜之一的第一层间绝缘膜；
第一金属镶嵌配线，其包括第一阻挡金属膜和第一主配线层，其中，所述第一阻挡金属膜覆盖所述第一配线用沟道的侧面和底面，用于划定第一主配线用沟道，并具有扩散防止功能，所述第一主配线层用于填埋所述第一主配线用沟道，并由第一金属元素形成，而且仅在所述第一主配线层的容易产生空洞的部分添加有具有迁移抑制功能的第二金属元素，该第二金属元素的添加浓度根据位置而异。
2.根据权利要求1记载的半导体器件，其特征在于，
具有：
杂质添加用凹槽，其在所述第一配线用沟道附近形成于所述第一层间绝缘膜，并且该杂质添加用凹槽在所述第一层间绝缘膜的面内方向上的尺寸比所述第一配线用沟道的宽度宽，
添加用金属镶嵌结构，其包括添加区域用阻挡金属膜和添加用金属区域，其中，所述添加区域用阻挡金属膜覆盖所述杂质添加用凹槽的侧面和底面，用于划定添加区域用凹槽，并且该添加区域用阻挡金属膜的材料与所述第一阻挡金属膜的材料相同，所述添加用金属区域用于填埋所述添加区域用凹槽，并且所述第二金属元素在所述添加用金属区域中的添加浓度比在所述第一主配线层中的添加浓度高；
所述添加用金属镶嵌结构不具有电路功能，所述第一主配线层中的第二金属元素的添加浓度随着与所述添加用金属区域相距的距离的增加而减少。
3.根据权利要求2记载的半导体器件，其特征在于，
具有：
第二层间绝缘膜，其配置在所述第一层间绝缘膜的下侧或者上侧，
第二配线用沟道，其以能够与所述第一配线用沟道连接的配置，形成于所述第二层间绝缘膜，
第二金属镶嵌配线，其填埋所述第二配线用沟道，
导通孔，其连接所述第一配线用沟道和第二配线用沟道，
导通导体，其填埋所述导通孔；
所述杂质添加用凹槽在电子流方向上的所述导通导体的下游侧配置于所述导通导体附近。
4.根据权利要求1～3中任一项记载的半导体器件，其特征在于，具有：
第二配线用沟道，其形成于所述第一层间绝缘膜；
第二金属镶嵌配线，其包括第二阻挡金属膜和第二主配线层，其中，所述第二阻挡金属膜覆盖所述第二配线用沟道的侧面和底面，用于划定第二主配线用沟道，并且该第二阻挡金属膜的材料与所述第一阻挡金属膜的材料相同，所述第二主配线层用于填埋所述第二主配线用沟道，并由所述第一金属元素形成，并且所述第二金属元素在所述第二主配线层中的添加浓度比在所述第一主配线层中的添加浓度低。
5.根据权利要求1～3中任一项记载的半导体器件，其特征在于，
所述第一金属元素为铜，所述第二金属元素为选自由Ag、Zn、Cd、Sn、Al、Mn、Cr、Si、Pd、Ti组成的组中的至少一种元素；
所述半导体器件具有绝缘性铜扩散防止膜，该绝缘性铜扩散防止膜覆盖所述第一金属镶嵌配线的表面。
6.一种半导体器件的制造方法，其特征在于，
在半导体衬底上形成多个半导体元件；
以覆盖所述多个半导体元件的方式，在所述半导体衬底的上方形成第一层间绝缘膜；
在所述第一层间绝缘膜形成第一配线用沟道；
以覆盖所述第一配线用沟道的内表面的方式，形成具有扩散防止功能的第一阻挡金属膜，从而在所述第一配线用沟道内划定第一主配线用沟道；
以填埋所述第一主配线用沟道的方式形成由第一金属元素形成的第一主配线层；
仅在所述第一主配线层的容易产生空洞的部分添加具有迁移抑制功能的第二金属元素。
7.根据权利要求6记载的半导体器件的制造方法，其特征在于，
在形成所述第一配线用沟道的同时，在所述第一层间绝缘膜形成杂质添加用凹槽，该杂质添加用凹槽在面内方向上的尺寸比所述第一配线用沟道的宽度宽；
在形成所述第一阻挡金属膜从而划定第一主配线用沟道时，以覆盖所述杂质添加用凹槽的侧面和底面的方式形成添加区域用阻挡金属膜，从而划定添加区域用凹槽；
在形成所述第一主配线层时，填埋所述第一主配线用沟道，但并不完全填埋所述添加区域用凹槽而在该添加区域用凹槽的上方留有凹部，由此形成由所述第一金属元素而形成的第一主配线层；
在对所述第一主配线层局部地添加所述第二金属元素时，在所述第一主配线层上形成含有所述第二金属元素的添加用金属层，并通过化学机械研磨法除去平坦部上的所述添加用金属层，并通过热处理，使所述第二金属元素从残留的所述添加用金属层扩散到所述第一主配线层；
通过化学机械研磨法除去所述第一层间绝缘膜上的不需要的金属层，留下埋入到所述第一配线用沟道中的第一金属镶嵌配线和埋入到所述杂质添加用凹槽中的添加用金属镶嵌结构；
以覆盖所述第一金属镶嵌配线和所述添加用金属镶嵌结构的方式，在所述第一层间绝缘膜上形成绝缘性扩散防止膜。
8.根据权利要求7记载的半导体器件的制造方法，其特征在于，
在形成所述第一配线用沟道的同时在所述第一层间绝缘膜形成第二配线用沟道，在靠近所述第一配线用沟道处，与所述第二配线用沟道相分离地形成所述杂质添加用凹槽，并通过所述热处理使所述第一金属镶嵌配线中的第二金属元素的添加浓度比所述第二金属镶嵌配线中的第二金属元素的添加浓度高，在留下所述第一金属镶嵌配线和所述添加用金属镶嵌结构时，在所述第二配线用沟道留下第二金属镶嵌配线。
9.根据权利要求6记载的半导体器件的制造方法，其特征在于，
在形成所述第一主配线层之后，进行化学机械研磨来除去所述第一层间绝缘膜上的不需要的金属并留下第一金属镶嵌配线；
在对所述第一主配线层局部地添加所述第二金属元素时，对所述第一金属镶嵌配线局部地离子注入所述第二金属元素；
之后，以覆盖所述第一金属镶嵌配线的方式，在所述第一层间绝缘膜上形成绝缘性扩散防止膜。
10.根据权利要求6～9中任一项记载的半导体器件的制造方法，其特征在于，
在所述第一层间绝缘膜的下侧或者上侧形成第二层间绝缘膜，并且在所述第二层间绝缘膜，以能够与所述第一配线用沟道连接的形状形成第二配线用沟道；
在所述第二配线用沟道中埋入第二金属镶嵌配线；
形成用于连接所述第一配线用沟道和所述第二配线用沟道的导通孔；
在所述导通孔内埋入导通导体；
局部地添加所述第二金属元素的区域，配置在电子流方向上的所述导通导体的下游侧。
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