JP2010003906A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】Ｃｕを主体とする配線について、配線抵抗を低く維持するとともに、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０の上方に形成された層間絶縁膜２８、３０と、層間絶縁膜２８、３０に形成されたビアホール３４及び配線溝３６内に形成され、Ｔａ膜より成るバリアメタル膜３８と、バリアメタル膜３８上に形成されたＴｉ膜４０と、バリアメタル膜３８及びＴｉ膜４０が形成されたビアホール３４及び配線溝３６内にそれぞれ埋め込まれ、Ｃｕより成る導体プラグ４４及び配線４６とを有し、Ｔｉ膜４０の膜厚が、配線溝３６の底部において４ｎｍ以下になっている。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に係り、特に、ダマシン法により形成された銅を含む配線を有する半導体装置及びその製造方法に関する。

近時では、半導体装置における配線形成プロセスとして、いわゆるダマシン法と呼ばれる手法が利用されるようになっている。ダマシン法による配線形成プロセスでは、配線溝やビアホールが形成された絶縁膜上に銅（Ｃｕ）などの配線材料を堆積する。続いて、この配線材料を化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により平坦に除去し、配線溝内に選択的に残存させる。こうして、配線溝内に埋め込まれた配線材料より成る配線が形成される。ダマシンプロセスには、ビアホールと配線溝とを別々に埋め込むシングルダマシン法と、ビアホールと配線溝とを同時に埋め込むデュアルダマシン法とが知られている。

Ｃｕを用いて導体プラグや配線を形成した場合、これらが層間絶縁膜に直接接すると、導体プラグ中や配線中のＣｕが層間絶縁膜中に拡散してしまい、短絡等の問題を引き起こしてしまう。このため、ビアホール内や配線溝内には、Ｃｕの拡散を防止するためのバリアメタル膜が形成される。かかるバリアメタル膜の材料としては、例えばタンタル（Ｔａ）、チタン（Ｔｉ）等が用いられている。

このようなダマシン構造の配線においては、配線抵抗を低く維持するとともに、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上することが重要に成っている。
特開２００６−１６５３７８号公報 特開２００５−２４４１７８号公報 特開２００７−２９４６２５号公報 H. Sakai et al, "Novel PVD process of barrier metal for Cu interconnects extendible to 45nm node and beyond", Advanced Metallization Conference (AMC) 2006, p.33 A. Sakata et al, "Reliability Improvement by Adopting Ti-barrier Metal for Porous Low-k ILD Structure", International Interconnect Technology Conference (IITC) 2006, p.101

しかしながら、従来のバリアメタル膜では、配線抵抗を低く維持するとともに、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上することは困難であった。

本発明の目的は、Ｃｕを主体とする配線について、配線抵抗を低く維持するとともに、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上し得る半導体装置及びその製造方法を提供することにある。

本発明の一観点によれば、半導体基板の上方に形成された絶縁膜と、前記絶縁膜に形成された開口部内に形成され、タンタルを主体とする第１の導電膜と、前記第１の導電膜上に形成され、チタンを主体とする第２の導電膜と、前記第１の導電膜及び前記第２の導電膜が形成された開口部内に埋め込まれ、銅を主体とする導電体とを有し、前記第２の導電膜の膜厚が、前記開口部の底部において４ｎｍ以下になっている半導体装置が提供される。

また、本発明の他の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記開口部内に、タンタルを主体とする第１の導電膜を形成する工程と、前記第１の導電膜上に、前記開口部の底部における膜厚が４ｎｍ以下になるように、チタンを主体とする第２の導電膜を形成する工程と、前記第１の導電膜及び前記第２の導電膜が形成された前記開口部内に、銅を主体とする導電体を埋め込む工程とを有する半導体装置の製造方法が提供される。

本発明によれば、絶縁膜に形成された開口部内に、タンタルを主体とする第１の導電膜を形成し、第１の導電膜上に、開口部の底部における膜厚が４ｎｍ以下になるように、チタンを主体とする第２の導電膜を形成し、第１の導電膜及び第２の導電膜が形成された開口部内に、銅を主体とする導電体を埋め込むので、配線抵抗を低く維持するとともに、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上することができる。

上述のように、これまでＣｕ配線に対するバリアメタル膜の材料としては、ＴａやＴｉを用いることが提案されている。

まず、バリアメタル膜としてＴａ膜を用いた配線構造を有する半導体装置の製造方法について図１２乃至図１５を用いて説明する。図１２乃至図１５は、バリアメタル膜としてＴａ膜を用いた配線構造を有する半導体装置の製造方法を示す工程断面図である。

半導体基板１００上には、ＳｉＯＣ膜より成る層間絶縁膜１０２が形成されている。層間絶縁膜１０２上には、層間絶縁膜１０２及び後述の層間絶縁膜１１４、１１６のＳｉＯＣ膜よりも炭素含有率が高いＳｉＯＣ膜より成るキャップ膜１０４が形成されている。キャップ膜１０４及び層間絶縁膜１０２には、配線溝１０６が形成されている。配線溝１０６内には、Ｔａ膜より成るバリアメタル膜１０８が形成されている。バリアメタル膜１０８が形成された配線溝１０６内には、Ｃｕより成る配線１１０が埋め込まれている。

この配線１１０上及びキャップ膜１０４上に、ＳｉＣ膜より成るバリア絶縁膜１１２を形成する。

次いで、バリア絶縁膜１１２上に、ＳｉＯＣ膜より成る層間絶縁膜１１４を形成する。

次いで、層間絶縁膜１１４上に、層間絶縁膜１１４のＳｉＯＣ膜よりも柔らかく誘電率の低いＳｉＯＣ膜より成る層間絶縁膜１１６を形成する。

次いで、層間絶縁膜１１６上に、層間絶縁膜１０２、１１４、１１６のＳｉＯＣ膜よりも炭素含有率が高いＳｉＯＣ膜より成るキャップ膜１１８を形成する（図１２（ａ）参照）。

次いで、フォトリソグラフィ技術を用い、キャップ膜１１８をパターニングする。これにより、ビアホールを形成するための開口部（図示せず）がキャップ膜１１８に形成される。こうして、ＳｉＯＣ膜より成るハードマスク１１８が形成される。

次いで、ハードマスク１１８をマスクとし、バリア絶縁膜１１２をストッパとして、層間絶縁膜１１６、１１４をエッチングする。これにより、層間絶縁膜１１６、１１４に、ビアホール１２０が形成される。

次に、フォトリソグラフィ技術を用い、ハードマスク１１８を更にパターニングする。これにより、配線溝１２２を形成するための開口部１１８ａがハードマスク１１８に形成される。

次いで、ハードマスク１１８をマスクとして、層間絶縁膜１１６をエッチングする。これにより、層間絶縁膜１１６に、配線溝１２２が形成される。

次いで、ビアホール１２０内に露出しているバリア絶縁膜１１２をエッチング除去する。

こうして、配線１１０に達するビアホール１２０と、ビアホール１２０の上部に接続された配線溝１２２とが形成される（図１２（ｂ）参照）。

次いで、ビアホール１２０の底面及び側面、配線溝１２２の底面及び側面並びにキャップ膜１１８上に、例えばロングスロースパッタ法により、Ｔａ膜より成るバリアメタル膜１２４を形成する（図１３（ａ）参照）。Ｔａ膜１２４の成膜条件は、例えば次の通りとする。ターゲット電力は、例えば１〜１８ｋＷとする。基板バイアスは、例えば０Ｗとする。このような条件を用い、キャップ膜１１８上のＴａ膜１２４の膜厚が６ｎｍとなるようにＴａ膜１２４を形成する。このとき、キャップ膜１１８上において、Ｔａの堆積速度Ｖｄは１ｎｍ／ｓ、エッチング速度Ｖｅは０ｎｍ／ｓであった。

次いで、例えばロングスロースパッタ法を用いて、タンタルイオン（Ｔａ^＋）及びアルゴンイオン（Ａｒ^＋）により、Ｔａ膜１２４をエッチングする（図１３（ｂ）参照）。ロングスロースパッタ法を用いたＴａ膜１２４のエッチング条件は、例えば次の通りとする。ターゲット電力は、例えば１〜１８ｋＷとする。基板バイアスは、例えば０Ｗよりも大きく５００Ｗ以下とする。こうして、キャップ膜１１８上すなわち平坦部において、Ｔａの堆積速度Ｖｄが０．７ｎｍ／ｓ、エッチング速度Ｖｅが０．９ｎｍ／ｓとなる条件を用いて、Ｔａ膜１２４をエッチングする。このようにＴａの堆積とエッチングとが同時に進行する条件下では、キャップ膜１１８上すなわち平坦部でのＶｄ／Ｖｅ比よりも、配線溝１２２の底部、ビアホール１２０の底部でのＶｄ／Ｖｅ比が小さくなる。

かかるロングスロースパッタ法を用いたエッチングにおいて、ビアホール１２０の底面及び配線溝１２２の底面のＴａ膜１２４がエッチングされることにより、Ｔａが飛散する。飛散したＴａは、ビアホール１２０の側面及び配線溝１２２の側面に付着する。このとき、Ｔａ膜１２４は、主としてタンタルイオンによりエッチングされるため、ビアホール１２０の底面及び配線溝１２２の底面のＴａ膜１２４は完全に除去されずに残存する。このようなエッチングにより、Ｔａ膜１２４の膜厚は、キャップ膜１１８上での膜厚よりも配線溝１２２の底面での膜厚が薄くなる。また、配線溝１２２の底面での膜厚よりもビアホール１２０の底面での膜厚が薄くなる。また、ビアホール１２０内では、その底面のＴａ膜１２４がエッチングされることにより飛散したＴａが、その側面に付着する。この結果、ビアホール１２０の側面のＴａ膜１２４の膜厚がエッチング前と比較して厚くなる。

次いで、バリアメタル膜１２４上に、例えばＰＶＤ法により、Ｃｕ膜より成るシード膜１２５を形成する（図１４（ａ）参照）。シード膜１２５の膜厚は、例えば２〜１００ｎｍ程度とする。シード膜１２５は、電気めっき法によりＣｕ膜１２６を形成する際に、電極として機能するものである。

次いで、全面に、電気めっき法により、Ｃｕ膜１２６を形成する。Ｃｕ膜１２６の厚さは、例えば２〜１５００ｎｍ程度とする。これにより、ビアホール１２０内及び配線溝１２２内をＣｕ膜１２６で埋め込む（図１４（ｂ）参照）。

次いで、ＣＭＰ法により、キャップ膜１１８の表面が露出するまでＣｕ膜１２６及びバリアメタル膜１２４を研磨し、Ｃｕ膜１２６を平坦化する。こうして、デュアルダマシン法により、Ｃｕより成る導体プラグ１２８がビアホール１２０内に埋め込まれ、Ｃｕより成る配線１３０が配線溝１２２内に埋め込まれる（図１５（ａ）参照）。導体プラグ１２８及び配線１３０は一体的に形成される。

次いで、配線１３０上及びキャップ膜１１８上に、ＳｉＣ膜より成るバリア絶縁膜１３２を形成する（図１５（ｂ）参照）。

こうして、バリアメタル膜としてＴａ膜が用いられた配線構造を有する半導体装置が製造される。

次に、バリアメタル膜としてＴｉ膜を用いた配線構造を有する半導体装置の製造方法について図１６乃至図１８を用いて説明する。図１６乃至図１８は、バリアメタル膜としてＴｉ膜を用いた配線構造を有する半導体装置の製造方法を示す工程断面図である。

上記バリアメタル膜としてＴａ膜を用いた場合と同様に、半導体基板１００上には、層間絶縁膜１０２と、キャップ膜１０４とが形成されている。キャップ膜１０４及び層間絶縁膜１０２には、配線溝１０６が形成されている。配線溝１０６内には、Ｔｉ膜より成るバリアメタル膜１３４が形成されている。バリアメタル膜１３４が形成された配線溝１０６内には、Ｃｕより成る配線１１０が埋め込まれている。

この配線１１０上及びキャップ膜１１８上に、上記バリアメタル膜としてＴａ膜を用いた場合と同様にして、バリア絶縁膜１１２と、層間絶縁膜１１４、１１６と、キャップ膜１１８とを形成する。

次いで、上記バリアメタル膜としてＴａ膜を用いた場合と同様にして、配線１１０に達するビアホール１２０及びビアホール１２０の上部に接続された配線溝１２２を形成する（図１６（ａ）参照）。

次いで、ビアホール１２０の底面及び側面、配線溝１２２の底面及び側面並びにキャップ膜１１８上に、例えばロングスロースパッタ法により、Ｔｉ膜より成るバリアメタル膜１３６を形成する（図１６（ｂ）参照）。Ｔｉ膜１３６の成膜条件は、例えば次の通りとする。ターゲット電力は、例えば１〜６ｋＷとする。基板バイアスは、例えば０〜５００Ｗとする。成膜温度は、−３０〜＋５０℃とする。このような条件を用い、キャップ膜１１８上のＴｉ膜１３６の膜厚が１０ｎｍとなるようにＴｉ膜１３６を形成する。

次いで、バリアメタル膜１３６上に、例えばＰＶＤ法により、Ｃｕ膜より成るシード膜１２５を形成する（図１７（ａ）参照）。シード膜１２５の膜厚は、例えば２〜１００ｎｍ程度とする。

次いで、全面に、電気めっき法により、Ｃｕ膜１２６を形成する。Ｃｕ膜１２６の厚さは、例えば２〜１５００ｎｍ程度とする。これにより、ビアホール１２０内及び配線溝１２２内をＣｕ膜１２６で埋め込む（図１７（ｂ）参照）。

次いで、ＣＭＰ法により、キャップ膜１１８の表面が露出するまでＣｕ膜１２６及びバリアメタル膜１３６を研磨し、Ｃｕ膜１２６を平坦化する。こうして、デュアルダマシン法により、Ｃｕより成る導体プラグ１２８がビアホール１２０内に埋め込まれ、Ｃｕより成る配線１３０が配線溝１２２内に埋め込まれる（図１８（ａ）参照）。導体プラグ１２８及び配線１３０は一体的に形成される。

次いで、配線１３０上及びキャップ膜１１８上に、上記バリアメタル膜としてＴａ膜を用いた場合と同様に、バリア絶縁膜１３２を形成する（図１８（ｂ）参照）。

こうして、バリアメタル膜としてＴｉ膜が用いられた配線構造を有する半導体装置が製造される。

図１６乃至図１８に示すバリアメタル膜としてＴｉ膜を用いた場合には、図１２乃至図１５に示すバリアメタル膜としてＴｉ膜を用いた場合と比較してエレクトロマイグレーション耐性が向上することが報告されている（非特許文献２を参照）。

しかしながら、Ｔｉ膜はＣｕ膜と容易に反応するため、バリアメタル膜としてＴｉ膜を用いた場合にはＣｕより成る配線の抵抗が上昇してしまう難点がある。

図１９は、図１２乃至図１５に示すバリアメタル膜としてＴａ膜を用いた場合、及び図１６乃至図１８に示すバリアメタル膜としてＴｉ膜を用いた場合におけるＣｕ配線のシート抵抗の累積確率分布を示すグラフである。グラフの横軸はＣｕ配線のシート抵抗を示し、縦軸は累積確率を示している。○印で示すプロットは、バリアメタル膜としてＴａ膜を用いた場合を示している。▲印で示すプロットは、バリアメタル膜としてＴｉ膜を用いた場合を示している。シート抵抗は、幅３μｍのＣｕ配線について測定した。

図１９における各プロットの比較から明らかなように、Ｔｉ膜を用いた場合のシート抵抗は、Ｔａ膜を用いた場合のシート抵抗と比較して１４％上昇している。

また、バリアメタル膜としてＴｉ膜を用いた場合には、Ｔａ膜を用いた場合と比較してストレスマイグレーション耐性が劣化することが確認されている。

図２０は、図１２乃至図１５に示すバリアメタル膜としてＴａ膜を用いた場合、及び図１６乃至図１８に示すバリアメタル膜としてＴｉ膜を用いた場合におけるストレスマイグレーション不良率を示すグラフである。ストレスマイグレーション不良率は、試料を２００℃の温度に５０４時間放置するストレスマイグレーション試験を行うことにより評価した。試料としては、ストレスマイグレーションを加速して試験時間を短縮するためのパターンを有する２層のＣｕ配線を用意した。２層のＣｕ配線のチェーン抵抗値が試験前後で１００％上昇したものを不良としてカウントした。

図２０から明らかなように、Ｔａ膜を用いた場合と比較して、Ｔｉ膜を用いた場合の方が、ストレスマイグレーション不良率が高くなっている。バリアメタル膜としてＴｉ膜を用いた場合にストレスマイグレーション耐性が劣化するのは、Ｔｉ膜は、Ｔａ膜と比較してＣｕに対するバリア性が劣っているためである。

このように、バリアメタル膜として単にＴｉ膜を用いた場合には、Ｔａ膜を用いた場合と比較して、エレクトロマイグレーション耐性を向上することができるものの、配線抵抗が上昇し、ストレスマイグレーション耐性が劣化してしまう。

以上のように、バリアメタル膜として単にＴａ膜やＴｉ膜を用いた場合には、配線抵抗を低く維持するとともに、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上することは困難であった。

［一実施形態］
本発明の一実施形態による半導体装置及びその製造方法について図１乃至図１１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、Ｔａ膜上に形成されたＴｉ膜の膜厚とシート抵抗との関係を説明する図である。図３乃至図７は、本実施形態による半導体装置の製造方法を示す工程断面図である。図９乃至図１１は、本実施形態による半導体装置の製造方法の評価結果を示すグラフである。

まず、本実施形態による半導体装置について図１を用いて説明する。

トランジスタ等の素子（図示せず）が形成された半導体基板１０上には、低誘電率絶縁膜より成る層間絶縁膜１２が形成されている。層間絶縁膜１２としては、例えばＳｉＯＣ膜より成る低誘電率絶縁膜が用いられている。層間絶縁膜１２の膜厚は、例えば４０〜７００ｎｍ程度とする。なお、本明細書において低誘電率絶縁膜とは、シリコン酸化膜より比誘電率の低い絶縁膜、すなわち比誘電率が４よりも小さい絶縁膜を意味する。

層間絶縁膜１２上には、例えばＳｉＯＣ膜より成るキャップ膜１４が形成されている。
キャップ膜１４のＳｉＯＣ膜は、層間絶縁膜１２及び後述の層間絶縁膜２８、３０のＳｉＯＣ膜よりも炭素含有率が高くなっている。キャップ膜１４の膜厚は、例えば１０〜１００ｎｍ程度とする。

キャップ膜１４及び層間絶縁膜１２には、配線溝１６が形成されている。

配線溝１６内、すなわち配線溝１６の底面及び側面には、Ｔａ膜より成るバリアメタル膜１８が形成されている。バリアメタル膜１８は、後述の配線２４中のＣｕが層間絶縁膜中に拡散するのを防止するためのものである。

配線溝１６内のバリアメタル膜１８上には、Ｔｉ膜２０が形成されている。Ｔｉ膜２０の膜厚は、配線溝１６の底部において４ｎｍ以下になっている。

バリアメタル膜１８及びＴｉ膜２０が形成された配線溝１６内には、Ｃｕ膜２２が埋め込まれている。こうして、配線溝１６内に、Ｃｕより成る配線２４が埋め込まれている。

配線２４上及びキャップ膜１４上には、例えばＳｉＣ膜より成るバリア絶縁膜２６が形成されている。バリア絶縁膜２６の膜厚は、例えば３〜１００ｎｍ程度とする。バリア絶縁膜２６は、配線２４中のＣｕが層間絶縁膜中に拡散するのを防止するためのものである。

バリア絶縁膜２６上には、低誘電率絶縁膜より成る層間絶縁膜２８が形成されている。層間絶縁膜２８としては、例えばＳｉＯＣ膜より成る低誘電率絶縁膜が用いられている。層間絶縁膜２８の膜厚は、例えば４０〜７００ｎｍ程度とする。

層間絶縁膜２８上には、低誘電率絶縁膜より成る層間絶縁膜３０が形成されている。層間絶縁膜３０としては、例えばＳｉＯＣ膜より成る低誘電率絶縁膜が用いられている。層間絶縁膜３０のＳｉＯＣ膜は、層間絶縁膜２８のＳｉＯＣ膜よりも柔らかく誘電率が低くなっている。層間絶縁膜３０の膜厚は、例えば４０〜７００ｎｍ程度とする。

層間絶縁膜３０上には、例えばＳｉＯＣ膜より成るキャップ膜３２が形成されている。キャップ膜３２のＳｉＯＣ膜は、キャップ膜１４のＳｉＯＣ膜と同様に、層間絶縁膜１２、２８、３０のＳｉＯＣ膜よりも炭素含有率が高くなっている。キャップ膜３２の膜厚は、例えば１０〜１００ｎｍ程度とする。

層間絶縁膜２８及びバリア絶縁膜２６には、配線２４に達するビアホール３４が形成されている。

キャップ膜３２及び層間絶縁膜３０には、ビアホール３４の上部に接続された配線溝３６が形成されている。

ビアホール３４内及び配線溝３６内、すなわち、ビアホール３４の側面並びに配線溝３６の底面及び側面には、Ｔａ膜より成るバリアメタル膜３８が形成されている。なお、ビアホール３４の底面には、図示していないが、Ｔａ膜より成るバリアメタル膜３８が残存している。バリアメタル膜３８は、後述の導体プラグ４４及び配線４６中のＣｕが層間絶縁膜中に拡散するのを防止するためのものである。

ビアホール３４内及び配線溝３６内のバリアメタル膜３８上には、Ｔｉ膜４０が形成されている。Ｔｉ膜４０の膜厚は、配線溝３６の底部において４ｎｍ以下になっている。

バリアメタル膜３８及びＴｉ膜４０が形成されたビアホール３４内及び配線溝３６内には、Ｃｕ膜４２が埋め込まれている。こうして、ビアホール３４内にＣｕより成る導体プラグ４４が埋め込まれ、配線溝３６内にＣｕより成る配線４６が埋め込まれている。導体プラグ４４及び配線４６は、一体的に形成されている。配線４６は、導体プラグ４４を介して配線２４に電気的に接続されている。

配線４６上及びキャップ膜３２上には、例えばＳｉＣ膜より成るバリア絶縁膜４８が形成されている。バリア絶縁膜４８は、導体プラグ４４及び配線４６中のＣｕが層間絶縁膜中に拡散するのを防止するためのものである。

バリア絶縁膜４８上には、図示しない配線が更に形成されている。

こうして、Ｃｕより成る配線２４、４６を有する本実施形態による半導体装置が構成されている。

このように、本実施形態による半導体装置では、配線４６及び導体プラグ４４に対して、Ｔａ膜より成るバリアメタル膜３８が用いられている。更に、バリアメタル膜３８上には、Ｔｉ膜４０が形成されており、Ｔｉ膜４０の膜厚が配線溝３６の底部において４ｎｍ以下になっている。

本実施形態では、バリアメタル膜３８としてＴａ膜を用い、しかもバリアメタル膜３８上に、配線溝３６の底部における膜厚が４ｎｍ以下となるようにＴｉ膜４０を形成する。

本実施形態においてバリアメタル膜としてＴａ膜を用いるのは、次のような理由による。

すなわち、Ｔａは、Ｃｕとの反応性に乏しく、Ｃｕに対するバリア性に優れている。このため、バリアメタル膜の材料としてＴａを用いれば、Ｃｕより成る配線についてストレスマイグレーション耐性を向上することができる。

Ｃｕに対するバリア性を有する材料としては、Ｔａのほかにタングステン（Ｗ）が知られている。しかしながら、バリアメタル膜の材料としてＷを用いた場合、キャップ膜上のＣｕ膜及びバリアメタル膜をＣＭＰ法により研磨して除去する際に、バリアメタル膜のＷが研磨液中の成分と化学反応を起こして溶出してしまう。この結果、バリアメタル膜のＣｕに対するバリア性が不足し、ストレスマイグレーション耐性を向上することはできないと考えられる。

また、バリアメタル膜の材料として、ＴａＳｉＮのように少量のシリコンを含有する材料も知られている。しかしながら、バリアメタル膜の材料としてかかる材料を用いた場合、Ｃｕと容易に反応するシリコンを含有している。このため、バリアメタル膜のＣｕに対するバリア性が劣化することがあると考えられる。したがって、この場合も、ストレスマイグレーション耐性を向上することはできないと考えられる。

このような観点からバリアメタル膜の材料としてはＴａが好適であると考えられるため、本実施形態では、バリアメタル膜としてＴａ膜を用いる。

しかしながら、バリアメタル膜として単にＴａ膜を用いたのでは、十分なエレクトロマイグレーション耐性を得ることはできない。そこで、本実施形態では、Ｔａ膜より成るバリアメタル膜上にＴｉ膜を形成し、しかも、Ｔｉ膜の膜厚を配線溝の底部において４ｎｍ以下とすることにより、配線抵抗を低く維持しつつ、エレクトロマイグレーション耐性を向上する。

Ｔｉは、Ｃｕと容易に反応することが知られている。このため、Ｔｉ膜は、Ｃｕに対するバリア性に乏しく、Ｔｉ膜中のＴｉはＣｕ膜中に容易に拡散する。Ｃｕ膜中に拡散したＴｉがＣｕと合金を形成すると、配線抵抗が上昇することになる。

他方、Ｃｕ膜中に拡散したＴｉが微量であると、Ｔｉは、Ｃｕと合金を形成せずに、Ｃｕの結晶粒界に偏析する。Ｃｕの結晶粒界にＴｉが偏析すると、Ｃｕ膜中の空孔（ボイド）の拡散が抑制される。この結果、エレクトロマイグレーション耐性が向上する。したがって、ＴｉがＣｕと合金を形成せずにＣｕの結晶粒界に偏析するようにすることができれば、配線抵抗を低く維持しつつ、エレクトロマイグレーション耐性を向上することができる。

本願発明者等は、Ｔｉ膜上にＣｕ膜が形成されている場合において、以下に述べるように、Ｔｉ膜中のＴｉがＣｕと合金を形成せずにＣｕの結晶粒界に偏析するＴｉ膜の膜厚の範囲を実験的に求めた。

図２（ａ）は、Ｔｉ膜の膜厚と、Ｔｉ膜上に形成されたＣｕ膜を含む試料のシート抵抗との関係を実験的に求めた結果を示すグラフである。

図２（ｂ）は、シート抵抗を測定した試料を示す断面図である。図示するように、シリコン基板１上に、熱酸化法により、膜厚１００ｎｍのシリコン酸化膜２を形成した。シリコン酸化膜２上には、膜厚１０ｎｍのＴａ膜３を形成した。Ｔａ膜３上には、Ｔｉ膜４を形成した。Ｔｉ膜４上には、膜厚６０ｎｍのＣｕ膜５を形成した。試料は、Ｔｉ膜４の膜厚が３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍのものをそれぞれ用意した。

このような試料について、その形成直後のシート抵抗と、配線形成工程で加わる熱履歴程度の４００℃、３０分間の熱処理を行った後のシート抵抗とを測定した。Ｔｉ膜４の膜厚が３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍの場合のそれぞれについて、４９個の試料のシート抵抗の測定を行い、シート抵抗の平均値を求めた。

形成直後のシート抵抗の平均値は、次の通りとなった。Ｔｉ膜４の膜厚が３ｎｍの場合のシート抵抗の平均値は、０．４８９Ω／□であった。Ｔｉ膜４の膜厚が４ｎｍの場合のシート抵抗の平均値は、０．４９１Ω／□であった。Ｔｉ膜４の膜厚が５ｎｍの場合のシート抵抗の平均値は、０．４８７Ω／□であった。Ｔｉ膜４の膜厚が６ｎｍの場合のシート抵抗の平均値は、０．４９１Ω／□であった。

また、熱処理後のシート抵抗の平均値は、次の通りとなった。Ｔｉ膜４の膜厚が３ｎｍの場合のシート抵抗の平均値は、０．４７７Ω／□であった。Ｔｉ膜４の膜厚が４ｎｍの場合のシート抵抗の平均値は、０．５０４Ω／□であった。Ｔｉ膜４の膜厚が５ｎｍの場合のシート抵抗の平均値は、０．５４１Ω／□であった。Ｔｉ膜４の膜厚が６ｎｍの場合のシート抵抗の平均値は、０．６４０Ω／□であった。

図２（ａ）において、◆印のプロットは、上記の形成直後のシート抵抗の平均値を示している。■印のプロットは、上記の熱処理後のシート抵抗の平均値を示している。

図２（ａ）から明らかなように、形成直後のシート抵抗、すなわち熱処理前のシート抵抗は、Ｔｉ膜４の膜厚によらず、ほぼ一定の値を示している。

他方、熱処理後のシート抵抗は、Ｔｉ膜４の膜厚が厚くなるに従って増加している。ここで、Ｔｉ膜４の膜厚が４ｎｍ以下では、シート抵抗は緩やかに増加している。これに対して、Ｔｉ膜４の膜厚が４ｎｍよりも厚くなると、Ｔｉ膜４の膜厚が４ｎｍ以下の場合と比較してシート抵抗が急激に増加している。この結果は、Ｔｉ膜４の膜厚が４ｎｍ以下では、Ｔｉ膜４中のＴｉがＣｕと合金を形成せずにＣｕの結晶粒界に偏析していることを示している。また、Ｔｉ膜４の膜厚が４ｎｍよりも厚くなると、ＴｉがＣｕと合金を形成することを示している。したがって、Ｔｉ膜４の膜厚を４ｎｍ以下にすることにより、配線抵抗を低く維持しつつ、エレクトロマイグレーション耐性を向上することが可能となることが分かる。

そこで、本実施形態では、配線４６及び導体プラグ４４に対して、バリアメタル膜３８としてＴａ膜を用い、バリアメタル膜３８上に、配線溝３６の底部における膜厚が４ｎｍ以下となるようにＴｉ膜４０を形成する。これにより、配線４６について、配線抵抗を低く維持しつつ、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上することができる。

なお、配線２４に対しても、同様に、Ｔａ膜より成るバリアメタル膜１８が用いられ、バリアメタル膜１８上にＴｉ膜２０が形成されており、Ｔｉ膜２０の膜厚が配線溝１６の底部において４ｎｍ以下になっている。これにより、配線２４についても、配線抵抗を低く維持しつつ、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上することができる。

次に、本実施形態による半導体装置の製造方法について図３乃至図８を用いて説明する。

まず、半導体基板１０上に、例えば塗布法により、ＳｉＯＣ膜より成る層間絶縁膜１２を形成する。層間絶縁膜１２の膜厚は、例えば４０〜７００ｎｍ程度とする。

次いで、層間絶縁膜１２上に、例えばＣＶＤ法により、ＳｉＯＣ膜より成るキャップ膜１４を形成する（図３（ａ）参照）。キャップ膜１４の膜厚は、例えば１０〜１００ｎｍ程度とする。

次いで、フォトリソグラフィ技術を用い、キャップ膜１４をパターニングする。これにより、配線溝１６を形成するための開口部１４ａがキャップ膜１４に形成される。こうして、ＳｉＯＣ膜より成るハードマスク１４が形成される。

次いで、ハードマスク１４をマスクとし、層間絶縁膜１２をエッチングする。これにより、層間絶縁膜１２に、配線溝１６が形成される（図３（ｂ）参照）。

次いで、配線溝１６の底面及び側面並びにキャップ膜１４上に、例えばロングスロースパッタ法により、Ｔａ膜より成るバリアメタル膜１８を形成する。Ｔａ膜１８の成膜条件は、例えば次の通りとする。ターゲット電力は、例えば０．５〜５０ｋＷとする。基板バイアスは、例えば０〜１５００Ｗとする。このような条件を用い、キャップ膜１４上のＴａ膜１８の膜厚が１〜３０ｎｍとなるようにＴａ膜１８を形成する。

次いで、バリアメタル膜１８上に、例えばロングスロースパッタ法により、Ｔｉ膜２０を形成する（図３（ｃ）参照）。Ｔｉ膜２０の成膜条件は、例えば次の通りとする。ターゲット電力は、例えば０．５〜５０ｋＷとする。基板バイアスは、例えば０〜１５００Ｗとする。成膜温度は、例えば−３０〜＋５０℃とする。このような条件を用い、キャップ膜１４上のＴｉ膜２０の膜厚が例えば３ｎｍとなるようにＴｉ膜２０を形成する。Ｔｉ膜２０の膜厚は、キャップ膜１４上での膜厚よりも配線溝１６の底部での膜厚の方が薄くなる。したがって、キャップ膜１４上のＴｉ膜２０の膜厚を４ｎｍ以下、例えば３ｎｍにすれば、配線溝１６の底部におけるＴｉ膜２０の膜厚を確実に４ｎｍ以下にすることができる。

こうして、バリアメタル膜１８上に、配線溝１６の底部における膜厚が４ｎｍ以下になるようにＴｉ膜２０を形成する。

次いで、Ｔｉ膜２０上に、例えばＰＶＤ法により、Ｃｕ膜より成るシード膜２１を形成する（図３（ｄ）参照）。シード膜２１の膜厚は、例えば２〜３００ｎｍ程度とする。シード膜２１は、電気めっき法によりＣｕ膜２２を形成する際に、電極として機能するものである。

次いで、全面に、電気めっき法により、Ｃｕ膜２２を形成する。Ｃｕ膜２２の厚さは、例えば２〜１５００ｎｍ程度とする。これにより、配線溝１６内をＣｕ膜２２で埋め込む（図４（ａ）参照）。

次いで、ＣＭＰ法により、キャップ膜１４の表面が露出するまでＣｕ膜２２、Ｔｉ膜２０及びバリアメタル膜１８を研磨し、Ｃｕ膜２２を平坦化する。こうして、Ｃｕより成る配線２４が配線溝１６内に埋め込まれる（図４（ｂ）参照）。

次いで、配線２４上及びキャップ膜１４上に、例えばＣＶＤ法により、例えばＳｉＣ膜より成るバリア絶縁膜２６を形成する。バリア絶縁膜２６の膜厚は、例えば３〜１００ｎｍ程度とする。

次いで、例えば塗布法により、ＳｉＯＣ膜より成る層間絶縁膜２８を形成する。層間絶縁膜２８の膜厚は、例えば４０〜７００ｎｍ程度とする。

次いで、例えば塗布法により、ＳｉＯＣ膜より成る層間絶縁膜３０を形成する。層間絶縁膜３０の膜厚は、例えば４０〜７００ｎｍ程度とする。

次いで、層間絶縁膜３０上に、例えばＣＶＤ法により、ＳｉＯＣ膜より成るキャップ膜３２を形成する（図４（ｃ）参照）。キャップ膜３２の膜厚は、例えば１０〜１００ｎｍ程度とする。

次いで、フォトリソグラフィ技術を用い、キャップ膜３２をパターニングする。これにより、ビアホール３４を形成するための開口部（図示せず）がキャップ膜３２に形成される。こうして、ＳｉＯＣ膜より成るハードマスク３２が形成される。

次に、ハードマスク３２をマスクとし、バリア絶縁膜２６をストッパとして、層間絶縁膜３０、２８をエッチングする。これにより、層間絶縁膜３０、２８に、ビアホール３４が形成される。

次いで、フォトリソグラフィ技術を用い、ハードマスク３２を更にパターニングする。これにより、配線溝３６を形成するための開口部３２ａがハードマスク３２に形成される。

次に、ハードマスク３２をマスクとして、層間絶縁膜３０をエッチングする。これにより、層間絶縁膜３０に、配線溝３６が形成される。

次いで、ビアホール３４内に露出しているバリア絶縁膜２６をエッチング除去する。

こうして、配線２４に達するビアホール３４と、ビアホール３４の上部に接続された配線溝３６とが形成される（図５（ａ）参照）。

次いで、ビアホール３４の底面及び側面、配線溝３６の底面及び側面並びにキャップ膜３２上に、例えばロングスロースパッタ法により、Ｔａ膜より成るバリアメタル膜３８を形成する（図５（ｂ）参照）。Ｔａ膜３８の成膜条件は、例えば次の通りとする。ターゲット電力は、例えば０．５〜５０ｋＷとする。基板バイアスは、例えば０Ｗとする。このような条件を用い、キャップ膜３２上のＴａ膜３８の膜厚が６ｎｍとなるようにＴａ膜３８を形成する。このとき、キャップ膜３２上において、Ｔａの堆積速度Ｖｄは１ｎｍ／ｓ、エッチング速度Ｖｅは０ｎｍ／ｓとなった。

次いで、例えばロングスロースパッタ法を用いて、タンタルイオン（Ｔａ^＋）及びアルゴンイオン（Ａｒ^＋）により、Ｔａ膜３８をエッチングする（図６（ａ）参照）。ロングスロースパッタ法を用いたＴａ膜３８のエッチング条件は、例えば次の通りとする。ターゲット電力は、例えば０〜１０ｋＷとする。基板バイアスは、例えば０Ｗよりも大きく１５００Ｗ以下とする。こうして、キャップ膜３２上すなわち平坦部において、Ｔａの堆積速度Ｖｄが０．７ｎｍ／ｓ、エッチング速度Ｖｅが０．９ｎｍ／ｓとなる条件を用いて、Ｔａ膜３８をエッチングする。このようにＴａの堆積とエッチングとが同時に進行する条件下では、キャップ膜３２上すなわち平坦部でのＶｄ／Ｖｅ比よりも、配線溝３６の底部、ビアホール３４の底部でのＶｄ／Ｖｅ比が小さくなる。なお、エッチング条件は、ビアホール３４の底部において、Ｔａの堆積速度Ｖｄよりもエッチング速度Ｖｅが大きくなる条件、すなわちＶｄ／Ｖｅ比が１よりも小さくなる条件であればよい。また、アルゴンイオンに代えて、水素イオン、窒素イオン、ヘリウムイオン等を用いてもよい。

かかるロングスロースパッタ法を用いたエッチングにおいて、ビアホール３４の底面及び配線溝３６の底面のＴａ膜３８がエッチングされることにより、Ｔａが飛散する。飛散したＴａは、ビアホール３４の側面及び配線溝３６の側面に付着する。このとき、Ｔａ膜３８は、主としてタンタルイオンによりエッチングされるため、ビアホール３４の底面及び配線溝３６の底面のＴａ膜３８は完全に除去されずに残存する。このようなエッチングにより、Ｔａ膜３８の膜厚は、キャップ膜３２上での膜厚よりも配線溝３６の底面での膜厚が薄くなる。また、配線溝３６の底面での膜厚よりもビアホール３４の底面での膜厚が薄くなる。また、ビアホール３４内では、その底面のＴａ膜３８がエッチングされることにより飛散したＴａが、その側面に付着する。この結果、ビアホール３４の側面のＴａ膜３８の膜厚がエッチング前と比較して厚くなる。

次いで、バリアメタル膜３８上に、例えばロングスロースパッタ法により、Ｔｉ膜４０を形成する（図６（ｂ）参照）。Ｔｉ膜４０の成膜条件は、例えば次の通りとする。ターゲット電力は、例えば０．５〜５０ｋＷとする。基板バイアスは、例えば０〜１５００Ｗとする。成膜温度は、−３０〜＋５０℃とする。このような条件を用い、キャップ膜３２上のＴｉ膜４０の膜厚が３ｎｍとなるようにＴｉ膜４０を形成する。Ｔｉ膜４０の膜厚は、キャップ膜３２上での膜厚よりも配線溝３６の底部での膜厚の方が薄くなり、配線溝３６の底部での膜厚よりもビアホール３４の底部での膜厚の方が薄くなる。したがって、キャップ膜３２上のＴｉ膜４０の膜厚を４ｎｍ以下、例えば３ｎｍにすれば、配線溝３６の底部におけるＴｉ膜４０の膜厚を確実に４ｎｍ以下にすることができる。

こうして、バリアメタル膜３８上に、配線溝３６の底部における膜厚が４ｎｍ以下になるようにＴｉ膜４０を形成する。

次いで、Ｔｉ膜４０上に、例えばＰＶＤ法により、Ｃｕ膜より成るシード膜４１を形成する（図７（ａ）参照）。シード膜４１の膜厚は、例えば２〜１００ｎｍ程度とする。シード膜４１は、電気めっき法によりＣｕ膜４２を形成する際に、電極として機能するものである。

次いで、全面に、電気めっき法により、Ｃｕ膜４２を形成する。Ｃｕ膜４２の厚さは、例えば２〜１５００ｎｍ程度とする。これにより、ビアホール３４内及び配線溝３６内をＣｕ膜４２で埋め込む（図７（ｂ）参照）。

次いで、ＣＭＰ法により、キャップ膜３２の表面が露出するまでＣｕ膜４２、Ｔｉ膜４０及びバリアメタル膜３８を研磨し、Ｃｕ膜４２を平坦化する。こうして、デュアルダマシン法により、Ｃｕより成る導体プラグ４４がコンタクトホール６２内に埋め込まれ、Ｃｕより成る配線４６が配線溝３６内に埋め込まれる（図８（ａ）参照）。導体プラグ４４及び配線４６は一体的に形成される。

次いで、配線４６上及びキャップ膜３２上に、例えばＣＶＤ法により、例えばＳｉＣ膜より成るバリア絶縁膜４８を形成する。バリア絶縁膜４８の膜厚は、例えば３〜１００ｎｍ程度とする。

この後、例えば配線４６を形成したのと同様にして、図示しない配線を更に形成する。

こうして、図１に示す本実施形態による半導体装置が製造される。

このように、本実施形態では、配線４６及び導体プラグ４４に対して、バリアメタル膜３８としてＴａ膜を用い、バリアメタル膜３８上に、配線溝３６の底部における膜厚が４ｎｍ以下となるようにＴｉ膜４０を形成する。したがって、上述したように、配線４６について、配線抵抗を低く維持しつつ、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上することができる。

なお、配線２４に対しても、同様に、バリアメタル膜１８としてＴａ膜を用い、バリアメタル膜１８上に、配線溝１６の底部における膜厚が４ｎｍ以下となるようにＴｉ膜２０を形成する。したがって、配線２４についても、配線抵抗を低く維持しつつ、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上することができる。

次に、本実施形態による半導体装置の製造方法の評価結果について図９乃至図１１を用いて説明する。

実施例の試料及び比較例の試料について、シート抵抗、ストレスマイグレーション不良率、及びエレクトロマイグレーション寿命を評価した。

実施例の試料は、本実施形態による半導体装置の製造方法により形成された配線である。これに対して、比較例の試料は、バリアメタル膜として単にＴａ膜を用いた配線、すなわち図１２乃至図１５に示す半導体装置の製造方法により形成された配線である。

図９は、実施例の試料及び比較例の試料のシート抵抗の累積確率分布を示すグラフである。グラフの横軸はシート抵抗を示し、縦軸は累積確率を示している。○印で示すプロットは、比較例の試料の場合を示している。●印で示すプロットは、実施例の試料の場合を示している。シート抵抗は、幅３μｍの配線について測定した。

図９から明らかなように、実施例の試料のシート抵抗は、比較例の試料のシート抵抗と比較して３．７％上昇しているに過ぎない。これに対して、バリアメタル膜として単にＴｉ膜を用いた配線では、バリアメタル膜として単にＴａ膜を用いた配線（比較例の試料）と比較してシート抵抗が１４％上昇していた（図１９参照）。したがって、実施例の試料では、バリアメタル膜として単にＴｉ膜を用いた配線と比較して大幅にシート抵抗の上昇を抑制することができている。このように実施例の試料においてシート抵抗の上昇が抑制されているのは、Ｃｕ膜中に拡散したＴｉがＣｕと合金を形成していないためである。なお、シート抵抗の上昇の許容範囲は、バリアメタル膜として単にＴａ膜を用いた配線のシート抵抗に対して５％以内程度である。実施例の試料では、この許容範囲内でシート抵抗の上昇を十分に抑制することができている。

図１０は、実施例の試料及び比較例の試料のトレスマイグレーション不良率を示すグラフである。ストレスマイグレーション不良率は、試料を２００℃の温度に５０４時間放置するストレスマイグレーション試験を行うことにより評価した。試料としては、ストレスマイグレーションを加速して試験時間を短縮するためのパターンを有する２層の配線を用意した。２層の配線のチェーン抵抗値が試験前後で１００％上昇したものを不良としてカウントした。

図１０から明らかなように、実施例の試料は、比較例の試料と比較してストレスマイグレーション不良率が大幅に低下している。これは、実施例の試料では、Ｃｕに対するバリア性に優れたＴａ膜より成るバリアメタル膜が存在するとともに、Ｃｕと合金を形成することなくＣｕの結晶粒界に偏析したＴｉがＣｕ膜中の空孔の拡散を抑制しているためである。

図１１は、実施例の試料及び比較例の試料のエレクトロマイグレーション寿命の累積確率分布を示すグラフである。グラフの横軸はエレクトロマイグレーション寿命を示し、縦軸は累積確率を示している。■印で示すプロットは、比較例の試料の場合を示している。●印で示すプロットは、実施例の試料の場合を示している。エレクトロマイグレーション寿命は、所定の温度下にて所定の電流密度の電流を流すエレクトロマイグレーション試験を行い、抵抗値が初期値から５％上昇するまでに要した時間とした。

図１１から明らかなように、実施例の試料は、比較例の試料と比較してエレクトロマイグレーション寿命が長くなっている。これは、実施例の試料では、Ｃｕと合金を形成することなくＣｕの結晶粒界に偏析したＴｉがＣｕ膜中の空孔の拡散を抑制しているためである。

以上より、本実施形態によれば、Ｃｕより成る配線について、配線抵抗を低く維持しつつ、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上することができることが確認された。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、バリアメタル膜としてのＴａ膜１８、３８をスパッタ法により成膜する場合を例に説明したが、Ｔａ膜の成膜方法はこれに限定されるものではない。Ｔａ膜は、ＰＶＤ法、ＣＶＤ法又はＡＬＤ（Atomic Layer Deposition：原子層堆積）法により成膜することができる。また、これらの成膜方法を適宜組み合わせて成膜してもよい。

また、上記実施形態では、Ｔｉ膜２０、４０をスパッタ法により成膜する場合を例に説明したが、Ｔｉ膜の成膜方法はこれに限定されるものではない。Ｔｉ膜は、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法により成膜することができる。また、これらの成膜方法を適宜組み合わせて成膜してもよい。

また、上記実施形態では、配線２４、４６を構成するＣｕ膜２２、４２を電気めっき法により成膜する場合を説明したが、Ｃｕ膜の成膜方法はこれに限定されるものではない。Ｃｕ膜は、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法により成膜することができる。また、これらの成膜方法を適宜組み合わせて成膜してもよい。また、スパッタ法等によりＣｕ膜を成膜した後、Ｃｕ膜をリフローすることにより、配線溝１６内や配線溝３６及びビアホール３４内にＣｕ膜を埋め込んでもよい。

また、上記実施形態では、バリアメタル膜１８、３８としてＴａ膜を形成する場合を例に説明したが、バリアメタル膜１８、３８は、Ｔａを主体とする導電膜であればよい。例えば、バリアメタル膜１８、３８として、窒化タンタル（ＴａＮ）膜を形成してもよい。

また、上記実施形態では、バリアメタル膜１８、３８上にＴｉ膜２０、４０を形成する場合を例に説明したが、バリアメタル膜１８、３８上に形成する膜は、Ｔｉを主体とする導電膜であればよい。

また、上記実施形態では、Ｃｕより成る配線２４、４６を形成する場合を例に説明したが、配線２４、４６は、Ｃｕを主体とする配線であればよい。さらに、本発明は、Ｃｕを主体とする導電体を形成する場合に広く適用することができる。

以上詳述した通り、本発明の特徴をまとめると以下のようになる。
（付記１）
半導体基板の上方に形成された絶縁膜と、
前記絶縁膜に形成された開口部内に形成され、タンタルを主体とする第１の導電膜と、
前記第１の導電膜上に形成され、チタンを主体とする第２の導電膜と、
前記第１の導電膜及び前記第２の導電膜が形成された開口部内に埋め込まれ、銅を主体とする導電体とを有し、
前記第２の導電膜の膜厚が、前記開口部の底部において４ｎｍ以下になっている
ことを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記開口部は、ビアホールと、前記ビアホールの上部に接続された配線溝とを有し、
前記第２の導電膜の膜厚は、前記配線溝の底部において４ｎｍ以下になっている
ことを特徴とする半導体装置。
（付記３）
付記１又は２記載の半導体装置において、
前記第１の導電膜は、タンタル膜であり
前記第２の導電膜は、チタン膜である
ことを特徴とする半導体装置。
（付記４）
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部内に、タンタルを主体とする第１の導電膜を形成する工程と、
前記第１の導電膜上に、前記開口部の底部における膜厚が４ｎｍ以下になるように、チタンを主体とする第２の導電膜を形成する工程と、
前記第１の導電膜及び前記第２の導電膜が形成された前記開口部内に、銅を主体とする導電体を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
（付記５）
付記４記載の半導体装置の製造方法において、
前記絶縁膜に前記開口部を形成する工程では、ビアホールと、前記ビアホールの上部に接続された配線溝とを有する前記開口部を形成し、
前記第２の導電膜を形成する工程では、前記配線溝の底部における膜厚が４ｎｍ以下になるように前記第２の導電膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記６）
付記５記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の後、前記第２の導電膜を形成する工程の前に、前記第１の導電膜を、タンタルイオンを含むイオンを用いてエッチングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記７）
付記６記載の半導体装置の製造方法において、
前記第１の導電膜をエッチングする工程では、前記ビアホールの底部においてタンタルの堆積速度よりもエッチング速度が大きくなる条件で、前記第１の導電膜をエッチングする
ことを特徴とする半導体装置の製造方法。
（付記８）
付記４乃至７のいずれかに記載の半導体装置の製造方法において、
前記第１の導電膜は、タンタル膜であり
前記第２の導電膜は、チタン膜である
ことを特徴とする半導体装置の製造方法。

本発明の一実施形態による半導体装置を示す断面図である。 Ｔａ膜上に形成されたＴｉ膜の膜厚とシート抵抗との関係を説明する図である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 本発明の一実施形態による半導体装置の製造方法の評価結果を示すグラフ（その１）である。 本発明の一実施形態による半導体装置の製造方法の評価結果を示すグラフ（その２）である。 本発明の一実施形態による半導体装置の製造方法の評価結果を示すグラフ（その３）である。 バリアメタル膜としてＴａ膜を用いた配線構造を有する半導体装置の製造方法を示す工程断面図（その１）である。 バリアメタル膜としてＴａ膜を用いた配線構造を有する半導体装置の製造方法を示す工程断面図（その２）である。 バリアメタル膜としてＴａ膜を用いた配線構造を有する半導体装置の製造方法を示す工程断面図（その３）である。 バリアメタル膜としてＴａ膜を用いた配線構造を有する半導体装置の製造方法を示す工程断面図（その４）である。 バリアメタル膜としてＴｉ膜を用いた配線構造を有する半導体装置の製造方法を示す工程断面図（その１）である。 バリアメタル膜としてＴｉ膜を用いた配線構造を有する半導体装置の製造方法を示す工程断面図（その２）である。 バリアメタル膜としてＴｉ膜を用いた配線構造を有する半導体装置の製造方法を示す工程断面図（その３）である。 バリアメタル膜としてＴａ膜を用いた場合及びバリアメタル膜としてＴｉ膜を用いた場合におけるＣｕ配線のシート抵抗の累積確率分布を示すグラフである。 バリアメタル膜としてＴａ膜を用いた場合及びバリアメタル膜としてＴｉ膜を用いた場合におけるストレスマイグレーション不良率を示すグラフである。

符号の説明

１０…半導体基板
１２…層間絶縁膜
１４…キャップ膜
１４ａ…開口部
１６…配線溝
１８…バリアメタル膜
２０…Ｔｉ膜
２１…シード膜
２２…Ｃｕ膜
２４…配線
２６…バリア絶縁膜
２８…層間絶縁膜
３０…層間絶縁膜
３２…キャップ膜
３４…ビアホール
３６…配線溝
３８…バリアメタル膜
４０…Ｔｉ膜
４２…Ｃｕ膜
４４…導体プラグ
４６…配線
４８…バリア絶縁膜
１００…半導体基板
１０２…層間絶縁膜
１０４…キャップ膜
１０６…配線溝
１０８…バリアメタル膜
１１０…配線
１１２…バリア絶縁膜
１１４…層間絶縁膜
１１６…層間絶縁膜
１１８…キャップ膜
１１８ａ…開口部
１２０…ビアホール
１２２…配線溝
１２４…バリアメタル膜
１２５…シード膜
１２６…Ｃｕ膜
１２８…導体プラグ
１３０…配線
１３２…バリア絶縁膜
１３４…バリアメタル膜
１３６…バリアメタル膜

Claims (5)

1. 半導体基板の上方に形成された絶縁膜と、
   前記絶縁膜に形成された開口部内に形成され、タンタルを主体とする第１の導電膜と、
   前記第１の導電膜上に形成され、チタンを主体とする第２の導電膜と、
   前記第１の導電膜及び前記第２の導電膜が形成された開口部内に埋め込まれ、銅を主体とする導電体とを有し、
   前記第２の導電膜の膜厚が、前記開口部の底部において４ｎｍ以下になっている
   ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記開口部は、ビアホールと、前記ビアホールの上部に接続された配線溝とを有し、
   前記第２の導電膜の膜厚は、前記配線溝の底部において４ｎｍ以下になっている
   ことを特徴とする半導体装置。
3. 半導体基板の上方に絶縁膜を形成する工程と、
   前記絶縁膜に開口部を形成する工程と、
   前記開口部内に、タンタルを主体とする第１の導電膜を形成する工程と、
   前記第１の導電膜上に、前記開口部の底部における膜厚が４ｎｍ以下になるように、チタンを主体とする第２の導電膜を形成する工程と、
   前記第１の導電膜及び前記第２の導電膜が形成された前記開口部内に、銅を主体とする導電体を埋め込む工程と
   を有することを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記絶縁膜に前記開口部を形成する工程では、ビアホールと、前記ビアホールの上部に接続された配線溝とを有する前記開口部を形成し、
   前記第２の導電膜を形成する工程では、前記配線溝の底部における膜厚が４ｎｍ以下になるように前記第２の導電膜を形成する
   ことを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記第１の導電膜を形成する工程の後、前記第２の導電膜を形成する工程の前に、前記第１の導電膜を、タンタルイオンを含むイオンを用いてエッチングする工程を更に有する
   ことを特徴とする半導体装置の製造方法。

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