JP2018533840A - 局所的な半導体ウエハの薄膜化 - Google Patents

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Abstract

ウエハの前面上又は前面内に形成された電子デバイスの熱的性能を改善するために、ウエハ等の半導体基板の背面に局部的な薄膜化処理が用いられる。

Description

半導体デバイスの動作は、接合温度に敏感である。接合温度がその機能限界を超えると、半導体の性能、寿命及び信頼性が大幅に低下することがある。
半導体デバイスの動作温度を上げるために、熱放散を増加させるようにその構成要素を構成することができる。このようにして、デバイスは、高温で動作するように、又は同じ動作温度を維持しながら最終デバイスの面積を縮小できるように、熱をよりよく放散することができる。半導体デバイスの活性領域が、一般に、その表面及び出発半導体バルク材料の一部分（例えば、出発材料の厚さより通常薄いデバイスバルクドリフト領域）に閉じ込められているので、放熱を妨げる多量の使用されていない材料がある（例えば、デバイスの背面に）。この過剰な半導体バルク材料は、専用技術が必要な半導体薄膜化処理で除去することができる。
１つの例示的な製造処理では、半導体ウエハの前面側が半導体製造処理を受け、電子デバイスがウエハの前面に形成されるようになる。１つ又は複数の金属化層は、一般に、前面電極として機能するように、ウエハの前面に形成される。例えば、電子デバイスが電力電界効果トランジスタ又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である場合、制御電極はウエハの前面にある。パワーダイオードの場合、アノードは、ウエハの前面にある。
デバイスの形成に関わる全ての拡散処理段階を含む、デバイス形成が行われた後、ウエハ薄膜化が行われてもよい。２つの異なるウエハ薄膜化処理のいずれかが一般に採用される。
第１のウエハ薄膜化処理では、ウエハは裏返され、ウエハの背面の中央部分は、しばしばＴａｉｋｏ研磨処理と呼ばれるもので薄膜化される。ただし、ウエハ背面の外周リム部分は、薄膜化されない。その結果、ウエハのより薄い中央部分を囲むように、ウエハのより厚い外周支持部分が残される。より厚い周縁支持部は機械的な補強を与え、より薄い中央部分がウエハのクラックなしに取り扱うことができるようになる。より厚い外周支持部分はまた、後の処理段階でのウエハの反りを低減する。
背面研磨の後、ウエハの背面のより薄い中心部分に背面金属化層を形成する。金属化層は、電力デバイスの背面に電極を形成する。次いで、ウエハの外周支持部分を切断し、ウエハのより薄い中央部分をダイシングして個々のデバイスダイを形成することができる。
仮接着処理と称されることもある第２のウエハ薄膜化処理では、ウエハの表側に形成された複数の電子デバイスを有する半導体ウエハを、接着層を用いて第２のウエハ（キャリアウエハ）に結合する。
半導体ウエハは、所望の目標厚さに達するまで、ウエハ背面から薄くされる。半導体デバイスのタイプに基づいて、背面は、例えば、注入、熱処理、金属化などを使用してデバイス構造を完成させるために処理される。デバイスが完成した後、丁度薄膜化された半導体ウエハからキャリアウエハが取り外される。
半導体デバイスの性能を継続的に改善するには、デバイスの寸法（デバイスのリスケーリング）を小さくする必要があり、これは、デバイスの放熱を最適化するために、半導体デバイスの厚さをさらに削減する必要がある。
本明細書に開示された主題の１つの態様によれば、ウエハの前面上又は前面内に形成された電子デバイスの熱的性能を改善するために、ウエハ等の半導体基板の背面に局部的な薄膜化処理が用いられる。
１つの特定の実施形態では、半導体ウエハの背面にマスクを付けることによって、局所ウエハ薄膜化が達成される。マスクは、選択された幾何学的パターンでパターン化され、半導体ウエハの背面はエッチングされ、選択された幾何学的パターンがマスクから半導体ウエハの背面に転写される。パターン化された背面構造体は、良好な熱伝導率を保証するために、例えば電気メッキ、ＣＶＤ、ＰＶＤ等の適切な関連堆積処理を用いて、適切な金属、例えば銅又は任意の導電性材料で充填される。デバイスの最終的な熱性能とウエハの機械的挙動（構造安定性と反りの点で）との間のトレードオフを最適化するように幾何学的パターンを選択することができる。
図１Ａは、半導体ウエハの背面を局所的に薄膜化する処理の一例を概略的に示している。 図１Ｂは、半導体ウエハの背面を局所的に薄膜化する処理の一例を概略的に示している。 図１Ｃは、半導体ウエハの背面を局所的に薄膜化する処理の一例を概略的に示している。 図１Ｄは、半導体ウエハの背面を局所的に薄膜化する処理の一例を概略的に示している。 図１Ｅは、半導体ウエハの背面を局所的に薄膜化する処理の一例を概略的に示している。 図２Ａは、半導体ウエハの局所的な薄膜化を行った後の処理の一例を概略的に示す図である。 図２Ｂは、半導体ウエハの局所的な薄膜化を行った後の処理の一例を概略的に示す図である。 図２Ｃは、半導体ウエハの局所的な薄膜化を行った後の処理の一例を概略的に示す図である。 図３は、ウエハの薄膜化された背面に形成された金属化積層体を有する局所的に薄膜化された半導体デバイスの一例の最終的な構造を概略的に示す。 図４Ａは、ウエハの薄膜化処理の間にウエハの背面に付けられ得る例示的な幾何学的パターンを示す。 図４Ｂは、ウエハの薄膜化処理の間にウエハの背面に付けられ得る例示的な幾何学的パターンを示す。 図４Ｃは、ウエハの薄膜化処理の間にウエハの背面に付けられ得る例示的な幾何学的パターンを示す。 図４Ｄは、ウエハの薄膜化処理の間にウエハの背面に付けられ得る例示的な幾何学的パターンを示す。 図４Ｅは、ウエハの薄膜化処理の間にウエハの背面に付けられ得る例示的な幾何学的パターンを示す。 図４Ｆは、ウエハの薄膜化処理の間にウエハの背面に付けられ得る例示的な幾何学的パターンを示す。 図４Ｇは、ウエハの薄膜化処理の間にウエハの背面に付けられ得る例示的な幾何学的パターンを示す。 図４Ｈは、ウエハの薄膜化処理の間にウエハの背面に付けられ得る例示的な幾何学的パターンを示す。 図５Ａは、活性領域及び終端領域において異なる半導体厚さを有するＩＧＢＴ又は他のデバイスの断面図を示す。 図５Ｂは、活性領域及び終端領域において異なる半導体厚さを有するＩＧＢＴ又は他のデバイスの上面図を示す。 図６は、理論計算から得られたバイポーラトランジスタの空乏化していないベース幅とドーピング濃度の関数としてのシリコン絶縁破壊電圧を示す。
上述した従来の半導体ウエハ薄膜化処理は、半導体表面全体に対して行われる。さらに、これらの処理は、歩留まりの問題及び／又はデバイスの電気的性能の低下を招く可能性のある、機械的な破損又は変形を避けるためにウエハを管理する専用の装置を使用する。
本明細書に記載される主題は、これら及び他の問題に対処するものである。例えば、一側面において、活性領域の厚さ（薄い領域）と終端領域（厚い領域）の両方を最適化することによって、外部デバイス領域（終端領域）のデバイスブロッキング能力及びアバランシェ粗さを改善することができる。加えて、開示された技術は、局所的な薄膜化処理の間に画定されたトレンチ構造体を高導電性材料（例えば、銅）で充填することにより、最終デバイスの熱的及び電気的特性の更なる改善を可能にする。
本明細書で使用される場合、「ウエハ」及び「基板」という用語は、自立した自己支持構造をそれぞれ指し、自立した自己支持構造上に形成された薄膜層として解釈されるべきではない。
図１Ａから図１Ｅは、局所的なウエハ薄膜化処理を示す半導体デバイスの一連の断面図を示す。このシーケンスは、半導体ウエハ１（例えば、シリコンウエハ）等の基材を示す図１Ａで始まる。半導体ウエハ１は、前面２（上面ともいう）と背面３（下面ともいう）とを有する。１つ以上の電子デバイス４は、半導体ウエハ１の前面２の中又は上に製造される。このような電子デバイスの実例としては、ＩＧＢＴ、ＭＯＳＦＥＴ、ダイオード又は他の能動デバイス構造体が挙げられるが、これらに限定されない。
図１Ｂに示されるように、半導体ウエハ１の前面２に任意の保護層５（例えばテープ層）を堆積させて、背面３で行われる後続の処理中に電子デバイス４を保護する。同様に、図１Ｃに示すように、別の任意の保護層６（又は適切な材料層のスタック）が半導体ウエハ１の背面３上に堆積され、その後の処理段階中に表面を保護する。次に、図１Ｄに示されるように、第２の層７（例えば、ポリマー層）が保護層６上に堆積される。第２の層７は、連続する処理段階のハードマスクとして機能する。第２の層７は、例えば、フォトリソグラフィのような適切な処理技術を使用して所望の幾何学的パターンでパターン化される。幾何学的パターンは、ウエハ１の選択された部分を除去することによって半導体ウエハ１の背面３に転写されるべき局所的な薄膜化パターンを規定する。
例示的な幾何学的パターンを図４Ａから図４Ｈに示し、ここで、暗い領域（又は明るい領域）は、局所的に薄膜化されたウエハ１の背面３上の領域を表す。一般に、幾何学的パターンは、溝、トレンチ、穴等の複数の凹部、又はそれらの任意の組み合わせを含むことができる。
次に、図１Ｅを参照すると、第２の層７から半導体ウエハ１にパターンを転写するためにエッチング処理が行われる。図１Ｅに示されるように、この例で転写されるパターン９は、ウエハ１の背面３に凹部１３を形成し、図４Ｅに示される溝のパターンに対応する。後続の処理段階は、ウエハ１の現在の局所的に薄膜化された背面３から第１の層６及び第２の層７を除去した後、例えば蒸着、フォトリソグラフィ、熱、機械及びドーピング処理を含む、電子デバイス４の背面を規定するために必要な他の処理段階を含む。
例えば、図２Ａから図２Ｃは、局所的な薄膜化を行った後の半導体デバイスの一連の断面図を示す。図１及び図６並びに以下に続く図面において、同様の要素には同様の参照符号を付す。図２Ａに示されるように、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のコレクタ領域を画定するために（バッファ領域の形成を含む）、又は、デバイスのエミッタ領域を画定するために、１つまたは複数のドーピング堆積処理（例えば、固体又は液体ソースからの、又はイオン注入による）を実行することができる。続いて、デバイスの背面３のドーピング種を活性化するために、熱処理を行うことができる。次いで、図２Ｂに示されるように、保護層５を除去し、図２Ｃに示されるように、ウエハ１の背面３に金属層１２（又は複数の層の積層体）を堆積させて、電気的接触及び熱的接触を画定する。この例では、金属薄層１２が、局所的な薄膜化処理の間にエッチングによって形成されたウエハの背面３の凹部１３を充填することに留意すべきである。
上述の局所的な薄膜化処理は、半導体材料を特定の幾何学パターンに従ってウエハの背面から選択的に除去することを可能にし、結果的に、最終的な半導体デバイスの耐熱性を低下させる。さらに、このようにデバイスの背面を構造化することで、デバイス全体の性能をより適切に調整できる。さらに、局所的なウエハ薄膜化処理は、反りを最小限に抑え、半導体ウエハの強度を改善し、背面の全体の機械的粗さを、薄膜化処理後の処理段階を実行するために最適化する。
上記の処理段階のいくつかの例示的な詳細な例を次に示す。これらの例は、説明のためのみに提示され、情報の主題を限定するものではないことに留意されたい。
一実施形態では、例えば適切なテープ材料である保護層５（図１参照）がウエハ１の前面２上に堆積されて、連続処理段階中にウエハ１内、又はウエハ１上に組み込まれた電子デバイス４を保護する。物理気相堆積法又は他の適切な堆積処理によって、薄い非導電層６（例えば、酸化シリコン又は任意の適切な絶縁材料）（図１参照）をウエハ１の背面３に堆積させる。非導電層６は、例えば後続の金属（例えば、銅）堆積処理中に関与しない半導体領域を保護する。
ハードマスクとして機能する第２の層７は、ウエハ背面に所望の幾何学パターンを転写するために、非導電層６上に堆積されるフォトリソグラフィ処理に適したフォトレジスト又は任意のポリマー材料であってもよい。その後のフォトリソグラフィ段階が実行されて、幾何学的パターン８Ａ及び８Ｂがウエハ１の背面３に転写される。フォトレジスト層は、エッチングされない半導体領域を保護するハードマスクとして働く。
幾何学的パターン８Ａ及び８Ｂを半導体ウエハ１の背面３上に転写するために、深掘り反応性イオンエッチング（ＤＲＩＥ）プロセスが実行される。深掘り反応性イオンエッチングは、プラズマを用いて高アスペクト比の半導体材料（例としてシリコン）を深くエッチングする異方性乾式エッチングプロセスである。このエッチングの結果は、ウエハ１内のトレンチである。ＤＲＩＥ処理は説明のためにのみ提示され、より一般的には、この目的のために任意の他の適切な半導体エッチング処理が使用され得ることに留意すべきである。
プラズマは真空チャンバ内で生成され、イオンはほぼ垂直方向に加速される。第１のエッチング段階は、フォトレジストによって保護されていないシリコン酸化物層領域を除去するために（選択された幾何学的パターン８Ａ及び８Ｂに従って）、四フッ化炭素（ＣＦ４）及び酸素混合物からなるプラズマを含む。この目的のために、他の適切な絶縁層エッチング処理方法が考えられる。
エッチングのために使用される第２のエッチング段階は、ボッシュプロセスであるが、他の適切な半導体エッチング処理方法がこの目的のために考慮され得る。この方法は、直接露出したシリコン領域を攻撃する六フッ化硫黄（ＳＦ６）プラズマを用いる標準的なシリコン除去段階と、材料側壁上に凝縮し、側方エッチングからそれらを保護する、化学的に不活性なオクタフルオロシクロブタン（Ｃ４Ｆ８）の不動態化層が堆積される第２の段階との２つの段階の間で交互に繰り返される。これらのエッチング及び堆積シーケンスの数は、シリコンの局所厚さ（例えば、目標の局所的な厚さに達するために除去される材料の量）についての最終的に選択された値に従って選択される。Ｃ４Ｆ８保護層の堆積は、ウエハ全体を更なる化学的攻撃から保護し、更なるエッチングを防止する。しかし、エッチング段階の間、基板に衝突する方向性イオンは、トレンチの底部で（側面に沿ってではなく）Ｃ４Ｆ８保護層を攻撃する。イオンが材料基板と衝突してスパッタリングし、基板が化学エッチング液に晒される。これらのエッチング及び堆積シーケンスは、一般に数秒間続き、複数回繰り返され、エッチングされたピットの底部でのみ、多数の非常に小さな等方性エッチング段階をもたらす。
これらの２つの段階の組み合わせを使用して、高度に垂直な側壁を有する深いトレンチを形成することができる（例えば、高アスペクト比）。エッチング速度に基づいて、所望の半導体厚さの減少（例えば、ターゲットトレンチの最終深さ）を得るために必要な段階数を確立することが可能である。この処理の間、プラズマは、ハードマスク７もエッチングするが（図１参照）、フォトレジストは、シリコン１より小さいエッチング速度を有する。ＤＲＩＥの後に残るフォトレジストは、次のプロセスにとって重要であり、最適化されるプロセスパラメータである。このような後続の堆積処理は、例えば、デバイスのコレクタ領域又はエミッタ領域を画定し、次に、ウエハ１の背面３のドーピング種を活性化するための熱処理が適用されるための図２において参照される単一又は複数のドーピング堆積処理を含むことができる。
いくつかの実施形態では、ウエハ１のエッチングされた背面３の全体にシード層を堆積させることができる。シード層は、ウエハ１の背面３に最終的なオーミック接触を画定する電気銅めっきのようなその後の適切な金属堆積処理と共に使用される。ウエハ上に良好な接着性を有し、バルク材料への拡散を防止するために、シード層は、チタン、ニッケル、金及び銅等の材料又は任意の適切な堆積処理（例えば、電気めっき、ＣＶＤ、ＰＶＤ等）によって堆積された任意の他の適切な材料のシーケンスから形成された一連の異なる薄膜を含むことができる。シード層内の一連の材料層は、半導体（例えば、シリコン）と最終的な金属背面接点との信頼性のある接着及び低抵抗接触（オーミック接触）を保証するように選択することができる。さらに、一連の材料層は、例えば、銅が半導体材料に拡散することを避けるように選択されるべきであり、その拡散は、電子デバイスの電気的性能を損なう可能性がある。
シード層は、フォトレジストリフトオフ処理によって側壁上部から除去することができる。最後に、トレンチの底部をシード層で完全に覆い、側壁上部を銅の成長を避けるために酸化シリコン層で覆うことができる。図２Ｃに示されるように、ウエハ１の背面３に適切な関連する堆積処理（例えば、電気メッキ、ＣＶＤ、ＰＶＤ等）を用いて導電層１２（例えば、銅又は任意の適切な金属）を堆積させて、ウエハ１の前面２上に存在する電子デバイスのカソード接触を規定する。
電気めっき処理は、電流を使用して、溶解した金属カチオンを還元して、コヒーレントな金属コーティングを形成するために実行することができる。初めに、半導体ウエハを回路のカソードに配置する。アノードは、陰極半導体基板上に堆積されるべき銅で作られており、両方の構成部品は、電気を流すことができる硫酸銅からなる電解液に浸漬する。発電機がアノードに直流電流を供給し、２つの電子を失うことによって銅原子をＣｕ２＋に酸化し、溶液中に存在するアニオンと結び付く。カソードでは、２つの電子を獲得することによって、電解液中の溶解銅イオンＣｕ２＋が溶液とカソードとの界面で金属銅に還元される。アノードが溶解する速度は、カソードがめっきされる速度に等しい。このようにして、電解槽内のイオンはアノードによって連続的に補充される。その結果、カソードを覆うプレートへのアノード源から銅の効果的な移動が行われる。電気めっき処理は、凹部１３（例えばトレンチ）が銅で充填されることを可能にし、これは、ウエハ１の背面３にカソード１２のオーミック接触を規定する。いくつかの実施形態では、電気めっき処理の代わりに、例えば化学気相堆積処理（ＣＶＤ）又は物理気相堆積（ＰＶＤ）処理等の任意の他の好適な金属堆積処理方法を使用することができる。
ホール及び頂部壁並びに絶縁層６から過剰の金属を除去するために、ソフト背面研磨処理又は任意の適切な処理をウエハ１の背面３上で行うことができる。ソフト背面研磨処理により、ウエハの表面は平らになり、規則的になる。追加の金属積層体を金属層上に堆積させて、陰極構造体１２を完成させることができる。結果として得られる最終的な構造は、図３に示されるように、背面金属化層１２、凹部１３内の金属化層１２の下にあるシード層１６及び前面金属化層１４を示す。
図５Ａ及び図５Ｂは、局所的な薄膜化処理がＩＧＢＴデバイス（例えば、ウエハ１の前面２上又はウエハ１の前面２内に位置するＩＧＢＴ構造を有する任意のデバイス）に適用される他の実施形態の上面図及び断面図をそれぞれ示す。この場合、ＩＧＢＴ（例えば平坦又はトレンチＩＧＢＴ等）が配置されているデバイスの活性領域１８内でのみウエハが薄膜化され、終端領域２０のウエハ厚さは、その出発値に等しいままであり、又は、その初期値よりも小さいが、活性領域の厚さよりも大きい、異なる厚さにする。デバイス構造は、コレクタ及びバッファ領域（例えば、ｎ型及びｐ型領域を画定するための適切なドーピング処理、及び堆積されたドーピング種を活性化させる熱処理を使用することによって）並びに背面接触金属１２を堆積することによって完成される。活性領域１８及び終端領域２０のウエハの厚さが異なるため、最終構造は、終端領域に長いベース・トランジスタ及び活性領域に短いベース・トランジスタがあることを特徴とする。
したがって、活性領域１８では、ＩＧＢＴの厚さとバイポーラ効率は、従来の薄膜化技術のように、ＳＯＡ、スイッチング及び導通損失のトレードオフを調整することによって最適化できる。また、局所的な薄膜化処理により、ログベースのトランジスタによるバイポーラ効率の低いデバイス終端設計が可能となり、バイポーラ効果によるブロッキング能力の低下が抑制される。したがって、局所的な薄膜化処理は、活性領域及び終端領域のウエハが同じ最終材料厚さを有する従来の薄膜化処理と比較して、終端アバランシェ粗さ及びブロッキング能力を大幅に増加させる。
よく知られているように、半導体バイポーラ構造のブロッキング能力は、シリコンドーピング濃度、少数キャリア寿命及び空乏化していないベース領域の幅に強く依存する。簡単な計算の結果を図６に示し、これは、半導体（例えば、シリコン）ブロッキング能力が材料の厚さ、例えば空乏化していないベース領域幅と共に増加することを実証している。終端領域のベース領域の厚さを増やすことで、終端ブロッキング能力とアバランシェ粗さを大幅に改善することができる。局所的な薄膜化処理と厚い銅のコレクタ金属接触の採用を組み合わせることにより、ＩＧＢＴ半導体の短絡時に発生する熱を銅が抽出できるため、ＩＧＢＴの短絡能力に役立つ。
別の実施形態では、局所的な薄膜化手法は、ダイオードだけでなくＭＯＳＦＥＴ（任意の適切なＭＯＳ構造を有する）にも適用される。局所的な薄膜化手法は、活性領域の厚さに対して終端の厚さを調整することを可能にし、デバイスの活性領域の性能に影響を与えずに終端ブロッキング能力とアバランシェ粗さを実現する。
さらに、本明細書に記載される技術は、本明細書に示された特定の電子デバイスに限定されず、より一般的には、それらの電気的及び熱的性能を改善するために様々な異なる電子デバイスに適用され得る。
主題は、構造的特徴及び／又は方法論的行為に特有の文言で記載されているが、添付の特許請求の範囲に規定された主題は、必ずしも上で説明した特定の特徴又は行為に限定されないことを理解されたい。むしろ、記載された特定の特徴及び動作は、特許請求の範囲を実施する例示的な形態として開示される。
１ ウエハ
２ 前面
３ 背面
４ 電子デバイス
５ 保護層
６ 非導電層
７ 第２の層
８ａ 幾何学的パターン
８ｂ 幾何学的パターン
９ 転写されるパターン
１２ 金属化層
１３ 凹部
１４ 金属化層
１６ シード層
１８ 活性領域
２０ 終端領域

Claims (23)

  1. 少なくとも１つの電子デバイスがその上又は内部に配された前面を有する半導体基板を提供する段階、
    前記半導体基板の背面にマスクを付ける段階、
    選択された幾何学的パターンで前記マスクをパターニングする段階、及び、
    前記選択された幾何学的パターンを前記マスクから前記半導体基板の背面に転写するために、前記半導体基板の背面をエッチングする段階、
    を含む半導体基板を薄膜化する方法。
  2. 前記半導体基板の背面に転写される前記選択された幾何学的パターンが、複数の凹部を含む、請求項１に記載の方法。
  3. 前記複数の凹部が、１つ以上の溝、トレンチ、穴又はそれらの組み合わせを含む、請求項２に記載の方法。
  4. 前記マスクを付ける段階の前に、前記半導体基板の前面に保護層を付ける段階をさらに含む、請求項１に記載の方法。
  5. 前記半導体基板の背面に保護層を付ける段階をさらに含み、前記マスクを付ける段階が、前記保護層上にマスクを付ける段階を含む、請求項１に記載の方法。
  6. 前記マスクが、フォトリソグラフィ処理に適したポリマー材料を含む、請求項１に記載の方法。
  7. 前記半導体基板の背面をエッチングし、最終的な絶縁保護層をエッチングする段階が、深掘り反応性イオンエッチング処理を用いて前記半導体基板の背面をエッチングする段階を含む、請求項１に記載の方法。
  8. 前記半導体基板の背面をエッチングする段階が、ボッシュ法を用いて前記半導体基板の背面をエッチングする段階を含む、請求項１に記載の方法。
  9. 前記電子デバイスがダイオードを含む、請求項１に記載の方法。
  10. 前記電子デバイスがバイポーラトランジスタを含む、請求項１に記載の方法。
  11. 前記電子デバイスが電力電界効果トランジスタを含む、請求項１に記載の方法。
  12. 前記電子デバイスがＭＯＳＦＥＴを含む、請求項１に記載の方法。
  13. 前記半導体基板の背面をエッチングした後に、前記半導体基板の背面に１つ以上の追加の処理を実行する段階をさらに含む、請求項１に記載の方法。
  14. 前記１つ以上の追加の処理が、堆積、フォトリソグラフィ、熱的処理、機械的処理及びドーピング処理からなる群から選択される、請求項１３に記載の方法。
  15. 前記１つ以上の追加の処理が、金属堆積処理を含む、請求項１３に記載の方法。
  16. 前記１つ以上の追加の処理が、前記パターン形成された裏面構造体に堆積物を充填するための導電性材料堆積処理を含む、請求項１３に記載の方法。
  17. 前記追加の導電性材料堆積処理を実施する前に、前記半導体基板の背面上にシード層を堆積させる段階をさらに含む、請求項１６に記載の方法。
  18. 前記半導体基板が、活性領域及び終端領域を含み、前記電子デバイスが、前記活性領域上又は内部に形成され、前記背面が前記活性領域内でのみ薄膜化されるように、前記終端領域ではなく前記活性領域内の前記半導体基板の背面をエッチングする段階をさらに含み、請求項１に記載の方法。
  19. 前記電子デバイスが、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、電界効果トランジスタ（ＦＥＴ）、ＭＯＳＦＥＴ及びダイオードからなる群から選択される、請求項１８に記載の方法。
  20. 請求項１に記載の方法に従って製造された半導体基板。
  21. 前記基板の前面に配された電子デバイスをさらに備える、請求項２０に記載の半導体基板。
  22. 前記導電性材料が銅であり、前記導電性材料堆積処理が電気めっき処理である、請求項１６に記載の方法。
  23. 前記１つ以上の付加の処理が、前記パターン形成された背面構造体における凹部を充填するための化学気相堆積処理（ＣＶＤ）又は物理気相堆積（ＰＶＤ）処理を含む、請求項１６に記載の方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017123441A (ja) * 2016-01-08 2017-07-13 三菱電機株式会社 半導体レーザ素子の製造方法
KR102038531B1 (ko) * 2018-02-14 2019-10-31 주식회사 예스파워테크닉스 전기적 특성이 향상된 배면 구조를 가진 전력 반도체
CN111463141B (zh) * 2019-01-18 2023-05-02 芯恩（青岛）集成电路有限公司 一种提高晶圆探针台利用率的方法
US10727216B1 (en) 2019-05-10 2020-07-28 Sandisk Technologies Llc Method for removing a bulk substrate from a bonded assembly of wafers
TWI695467B (zh) * 2019-07-10 2020-06-01 國立交通大學 積體電路散熱結構
CN111599679B (zh) * 2020-05-29 2023-03-07 上海华虹宏力半导体制造有限公司 半导体器件的金属化方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040825A (ja) * 1998-06-30 2000-02-08 Harris Corp 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法
JP2002319589A (ja) * 2001-04-20 2002-10-31 Hitachi Ltd 半導体装置およびこれを用いた電力増幅器
JP2006012889A (ja) * 2004-06-22 2006-01-12 Canon Inc 半導体チップの製造方法および半導体装置の製造方法
JP2006041135A (ja) * 2004-07-26 2006-02-09 Sumitomo Bakelite Co Ltd 電子デバイスおよびその製造方法
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
JP2007129166A (ja) * 2005-11-07 2007-05-24 Toshiba Corp 半導体装置及びその製造方法
JP2009182217A (ja) * 2008-01-31 2009-08-13 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2010003906A (ja) * 2008-06-20 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP2011035322A (ja) * 2009-08-05 2011-02-17 Panasonic Corp 半導体装置およびその製造方法
JP2012124484A (ja) * 2010-12-07 2012-06-28 Imec 分離トレンチの形成方法
JP2013201413A (ja) * 2012-02-21 2013-10-03 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2014047269A (ja) * 2012-08-30 2014-03-17 Toshiba Corp 自己組織化パターン形成用材料およびパターン形成方法
JP2014093369A (ja) * 2012-11-01 2014-05-19 Panasonic Corp エピタキシャルウェハ及びその製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528351B1 (en) * 2001-09-24 2003-03-04 Jigsaw Tek, Inc. Integrated package and methods for making same
CN100369235C (zh) * 2001-10-01 2008-02-13 埃克赛尔技术有限公司 加工衬底的方法及系统
JP2004119718A (ja) 2002-09-26 2004-04-15 Shinko Electric Ind Co Ltd 薄型半導体チップの製造方法
US7132321B2 (en) * 2002-10-24 2006-11-07 The United States Of America As Represented By The Secretary Of The Navy Vertical conducting power semiconductor devices implemented by deep etch
JP3908148B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
TWI221340B (en) * 2003-05-30 2004-09-21 Ind Tech Res Inst Thin film transistor and method for fabricating thereof
US7316979B2 (en) * 2003-08-01 2008-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for providing an integrated active region on silicon-on-insulator devices
FR2863773B1 (fr) * 2003-12-12 2006-05-19 Atmel Grenoble Sa Procede de fabrication de puces electroniques en silicium aminci
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP2007266596A (ja) * 2006-03-02 2007-10-11 Semiconductor Energy Lab Co Ltd 回路パターン及び薄膜トランジスタの作製方法、並びに該薄膜トランジスタを搭載した電子機器
US20070259463A1 (en) 2006-05-02 2007-11-08 Youssef Abedini Wafer-level method for thinning imaging sensors for backside illumination
DE602007006507D1 (de) * 2006-08-04 2010-06-24 Nxp Bv Verfahren zur herstellung eines doppelgate-transistors
JP4840200B2 (ja) * 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
TW200845302A (en) 2007-05-09 2008-11-16 Promos Technologies Inc A method of two-step backside etching
US7919801B2 (en) * 2007-10-26 2011-04-05 Hvvi Semiconductors, Inc. RF power transistor structure and a method of forming the same
TW200935506A (en) * 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
WO2012051133A2 (en) * 2010-10-12 2012-04-19 Io Semiconductor, Inc. Vertical semiconductor device with thinned substrate
US8703581B2 (en) * 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US8496842B2 (en) * 2011-09-12 2013-07-30 Texas Instruments Incorporated MEMS device fabricated with integrated circuit
KR101594270B1 (ko) * 2011-10-28 2016-02-15 인텔 코포레이션 듀얼 다마신 유형 접근법을 이용하여 제조된 미세 피치 백사이드 금속 재배선 라인들과 결합된 스루-실리콘 비아들을 포함하는 ３ｄ 상호연결 구조체
US9449913B2 (en) * 2011-10-28 2016-09-20 Intel Corporation 3D interconnect structure comprising fine pitch single damascene backside metal redistribution lines combined with through-silicon vias
KR20140009731A (ko) 2012-07-12 2014-01-23 삼성전자주식회사 방열부를 포함하는 반도체 칩 및 그 반도체 칩 제조 방법
US9142614B2 (en) 2013-07-05 2015-09-22 Taiwan Semiconductor Manufacturing Company Limited Isolation trench through backside of substrate
KR20150118638A (ko) * 2014-04-14 2015-10-23 에스케이하이닉스 주식회사 이미지 센서 및 그 제조 방법
US8912078B1 (en) * 2014-04-16 2014-12-16 Applied Materials, Inc. Dicing wafers having solder bumps on wafer backside

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040825A (ja) * 1998-06-30 2000-02-08 Harris Corp 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法
JP2002319589A (ja) * 2001-04-20 2002-10-31 Hitachi Ltd 半導体装置およびこれを用いた電力増幅器
JP2006012889A (ja) * 2004-06-22 2006-01-12 Canon Inc 半導体チップの製造方法および半導体装置の製造方法
JP2006041135A (ja) * 2004-07-26 2006-02-09 Sumitomo Bakelite Co Ltd 電子デバイスおよびその製造方法
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
JP2007129166A (ja) * 2005-11-07 2007-05-24 Toshiba Corp 半導体装置及びその製造方法
JP2009182217A (ja) * 2008-01-31 2009-08-13 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2010003906A (ja) * 2008-06-20 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP2011035322A (ja) * 2009-08-05 2011-02-17 Panasonic Corp 半導体装置およびその製造方法
JP2012124484A (ja) * 2010-12-07 2012-06-28 Imec 分離トレンチの形成方法
JP2013201413A (ja) * 2012-02-21 2013-10-03 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2014047269A (ja) * 2012-08-30 2014-03-17 Toshiba Corp 自己組織化パターン形成用材料およびパターン形成方法
JP2014093369A (ja) * 2012-11-01 2014-05-19 Panasonic Corp エピタキシャルウェハ及びその製造方法

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