KR20180058834A - 국부적인 반도체 웨이퍼 박판화 - Google Patents

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이사벨라 파라
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Abstract

국부적인 박막화 공정은, 웨이퍼의 앞면 상에 또는 앞면 내에 구비된 전자 소자의 열적 성능을 향상시키기 위해, 웨이퍼와 같은 반도체 기판의 뒷면 상에 사용된다.

Description

국부적인 반도체 웨이퍼 박판화
본 발명은 국부적인 반도체 웨이퍼 박판화에 관한 것이다.
반도체 소자의 작동은 그 접합 온도에 민감하다. 접합 온도가 그 기능적 한계를 초과하면, 반도체 성능, 수명 및 신뢰성이 크게 저하될 수 있다.
반도체 소자의 작동 온도를 증가시키기 위해, 그 구성 요소들은 열 발산(thermal dissipation)을 증가시키도록 구성될 수 있다. 이러한 방식으로, 소자는 고온에서 작동할 수 있도록 또는 동일한 작동 온도를 유지하면서 최종적인 소자의 면적을 줄일 수 있도록 열을 더 잘 발산할 수 있다. 반도체 소자의 활성 영역은 일반적으로 그 표면 및 출발 반도체 벌크재(bulk material)의 일부(예를 들어, 통상적으로 출발 재료 두께보다 얇은 소자 벌크 드리프트 영역(device bulk drift region))로 한정되기 때문에, 대량의 미사용 재료(예를 들어, 소자의 뒷면에)가 있는데 이는 열 발산을 저해한다. 이 과잉 반도체 벌크재는 전용 기술이 필요한 반도체 박판화 공정으로 제거될 수 있다.
하나의 예시적인 제조 공정에서, 반도체 웨이퍼의 앞면(front side)은 전자 소자들이 웨이퍼의 앞면에 형성되도록 반도체 제조 공정을 거친다. 하나 이상의 금속화 층은 일반적으로 웨이퍼의 앞면에 형성되어 앞면 전극으로 기능한다. 예를 들면, 전자 소자가 전력 전계 효과 트랜지스터(power field effect transistor) 또는 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor, IGBT)인 경우, 제어 전극은 웨이퍼의 앞면에 있다. 전력(power) 다이오드의 경우, 애노드(anode)는 웨이퍼의 앞면에 있다.
소자의 형성에 수반되는 모든 확산 공정 단계를 포함하는, 소자 형성이 수행된 후에, 웨이퍼 박막화가 수행될 수 있다. 2 가지 상이한 웨이퍼 박막화 공정 중 하나가 일반적으로 사용된다.
제1 웨이퍼 박막화 공정에서, 웨이퍼는 뒤집히고, 웨이퍼의 뒷면의 중심부는 종종 타이코(Taiko) 연삭 공정으로 불리는 공정에서 박막화된다. 그러나, 웨이퍼의 뒷면의 외측 주변 가장자리 부분(outer peripheral rim portion)는 박막화되지 않는다. 결과적으로, 웨이퍼의 더 두꺼운 주변 에지(edge) 지지부가 웨이퍼의 더 얇은 중심부를 에워싸는 상태로 남는다. 더 두꺼운 주변 에지 지지부는, 더 얇은 중심부가 웨이퍼의 균열 없이 취급될 수 있도록 기계적 강성(stiffening)을 제공한다. 더 두꺼운 주변 에지 지지부는 또한 후속 공정 단계에서 웨이퍼 뒤틀림(warpage)을 감소시킨다.
뒷면 연삭 후에, 뒷면 금속화 층이 웨이퍼의 뒷면의 더 얇은 중심부에 형성된다. 금속화 층은 전력 소자의 뒷면에 전극을 형성한다. 이어서 웨이퍼의 주변 에지 지지부가 절단될 수 있고, 웨이퍼의 더 얇은 중심부는 다이싱(dicing) 되어 개별 소자 다이스(dice)를 형성할 수 있다.
때때로 임시 접착 공정으로 지칭되는 제2 웨이퍼 박막화 공정에서는, 웨이퍼의 앞면에 형성된 복수의 전자 소자들을 갖는 반도체 웨이퍼가 접착 층에 의해 제2 웨이퍼(캐리어 웨이퍼)에 접착된다.
반도체 웨이퍼는 원하는 목표 두께에 도달할 때까지 웨이퍼 뒷면으로부터 박막화된다. 반도체 소자 유형에 기초하여, 뒷면은 예를 들어 주입(implantation), 열처리, 금속화 등을 사용하여 소자 구조를 완성하도록 처리된다. 소자가 완성된 후, 캐리어 웨이퍼는 이제 박막화된 반도체 웨이퍼로부터 분리된다(de-bonded).
진행 중인 반도체 소자 성능 개선은 소자 크기(dimensions)를 줄이는 것(소자 리스케일링(rescaling))에 의해 달성되는데, 이 경우 소자의 열 발산을 최적화하기 위해 반도체 소자 두께를 더 감소시켜야 한다.
여기 개시된 주제의 일 측면에 따르면, 웨이퍼의 앞면 상에 또는 앞면 내에 구비된 전자 소자의 열적 성능을 향상시키기 위해 국부적인 박막화 공정이 웨이퍼와 같은 반도체 기판의 뒷면에 사용된다.
하나의 특정 구현예에서, 국부적인 웨이퍼 박막화는 반도체 웨이퍼의 뒷면에 마스크를 적용함으로써 달성된다. 마스크는 선택된 기하학적 패턴으로 패터닝 되고 반도체 웨이퍼의 뒷면은 식각되어 그 선택된 기하학적 패턴을 마스크로부터 반도체 웨이퍼의 뒷면에 전사한다. 우수한 열 전도도를 보장하기 위해, 패턴화된 뒷면 구조는 적절한 금속, 예를 들어 구리 또는 임의의 전도성 재료로, 적절한 관련 증착 공정, 예컨대 전기 도금, CVD, PVD 등을 사용하여 채워진다. 기하학적 패턴은 소자의 최종적인 열적 성능과 웨이퍼의 기계적 거동 (강건성(robustness) 및 뒤틀림 면에서)의 균형을 최적화하도록 선택될 수 있다.
도 1a 내지 도 1e는 반도체 웨이퍼의 뒷면을 국부적으로 박막화하기 위한 공정의 일례를 개략적으로 도시한다.
도 2a 내지 도 2c는 반도체 웨이퍼 국부 박막화가 수행된 후 공정의 일례를 개략적으로 도시한다.
도 3은 웨이퍼의 박막화된 뒷면 상에 형성된 금속화 스택(stack)을 갖는 국부적으로 박막화된 반도체 소자의 일례의 최종적인 구조를 개략적으로 도시한다.
도 4a 내지 도 4h는 웨이퍼 박막화 공정 동안 웨이퍼의 뒷면에 적용될 수 있는 예시적인 기하학적 패턴을 도시한다.
도 5a 및 도 5b는 활성 영역과 종단 영역에서 상이한 반도체 두께를 갖는 IGBT 또는 다른 소자의 평면도 및 단면도를 각각 도시한다.
도 6은 이론적인 계산으로 얻은 바이폴라 트랜지스터에 대한 비공핍(un-depleted) 기저부 폭과 도핑 농도의 함수로서 실리콘 항복 전압(breakdown voltage)을 도시한다.
전술한 종래의 반도체 웨이퍼 박판화 공정은 반도체 표면 전체에 수행된다. 또한, 이러한 공정은, 수율 문제 및/또는 소자의 전기적 성능 저하를 초래할 수 있는 어떠한 기계적 파손이나 변형도 피하기 위해 웨이퍼를 다루는 전용 장비를 사용한다.
여기 기술된 주제는 이들 및 다른 문제점을 해결한다. 예를 들어, 일 측면에서, 개시된 기술은 활성 영역 두께(얇은 영역) 및 종단 영역(두꺼운 영역) 모두를 최적화함으로써 외측 소자 영역(종단 영역)의 소자 차단 능력(blocking capability) 및 애벌런치 조도(avalanche roughness)가 개선될 수 있게 한다. 또한, 개시된 기술은 국부적인 박막화 공정 동안 생성된(defined) 트렌치 구조를 고 전도성 재료(예를 들어, 구리)로 채움으로써 최종적인 소자의 열적 및 전기적 특성을 더욱 향상시킬 수 있다.
여기에 사용된 바와 같이, "웨이퍼(wafer)"와 "기판(substrate)"이라는 용어는 각각 독립되고(free-standing), 자립적인(self-supporting) 구조를 지칭하며, 독립되고(free-standing), 자립적인(self-supporting) 구조 상에 형성된 박막 층으로 해석되어서는 안된다.
도 1a 내지 도 1e는 국부적인 웨이퍼 박막화 공정을 나타내는 반도체 소자의 연속(sequence) 단면도를 도시한다. 연속은 도 1a에서 시작하는데, 도 1a는 반도체 웨이퍼(1)(예를 들어, 실리콘 웨이퍼)와 같은 기저(base) 재료를 도시한다. 반도체 웨이퍼(1)는 앞면(front side, 2)(상면(upper side)이라고도 함) 및 뒷면(backside, 3)(하면(lower side)이라고도 함)을 갖는다. 하나 이상의 전자 소자(electronic devices, 4)가 반도체 웨이퍼(1)의 앞면(2) 내에 또는 앞면(2) 상에 형성된다. 그러한 전자 소자의 실례는 IGBT, MOSFET, 다이오드 또는 임의의 다른 능동 소자 구조체들(active device structures)을 포함하나 이에 한정되지는 않는다.
도 1b에 도시된 바와 같이, 뒷면(3) 상에 수행되는 후속 공정들 동안 전자 소자들(4)을 보호하기 위해, 선택적인(optional) 보호 층(5)(예를 들어, 테이프 층)이 반도체 웨이퍼(1)의 앞면(2) 상에 증착된다. 마찬가지로, 도 1c에 도시된 바와 같이, 후속 공정 단계들 동안 표면을 보호하기 위해, 반도체 웨이퍼(1) 뒷면(3) 상에 다른 선택적인 보호 층(6)(또는 적절한 재료 층들의 스택(stack))이 증착된다.
다음으로, 도 1d에 도시된 바와 같이, 제2 층(7)(예를 들어, 폴리머(polymer) 층)이 보호 층(6) 상에 증착된다. 제2 층(7)은 연속적인 공정 단계들을 위한 하드 마스크(hard mask)로서 기능한다. 제2 층(7)은, 예를 들어 포토리소그래피(photolithography)와 같은 적절한 공정 기술을 사용하여 원하는 기하학적 패턴으로 패터닝 된다. 기하학적 패턴은 웨이퍼(1)의 선택된 부분들의 제거에 의해 반도체 웨이퍼(1)의 뒷면(3)에 전사될 국부적인 박막화 패턴을 형성한다. 예시적인 기하학적 패턴들이 도 4a 내지 도 4h에 도시되는데, 여기서 어두운 영역(또는 밝은) 영역들은 국부적으로 박막화된 웨이퍼(1)의 뒷면(3) 상의 영역들을 나타낸다. 일반적으로, 기하학적 패턴은 홈(grooves), 트렌치(trenches), 구멍(holes) 등과 같은 복수의 오목부 또는 이들의 임의의 조합을 포함할 수 있다.
이제 도 1e을 참조하면, 식각 공정이 수행되어 제2 층(7)으로부터 반도체 웨이퍼(1)에 패턴을 전사한다. 도 1e에 도시된 바와 같이, 이 예에서 전사되는 패턴(9)은 웨이퍼(1)의 뒷면(3)에 오목부(13)를 형성하고 도 4e에 도시된 홈들의 패턴에 대응한다. 후속 처리 단계는 웨이퍼(1)의 현재 국부적으로 박판화된 뒷면(3)으로부터 제1 및 제2 층(6, 7)을 제거하는 것을 포함하는데, 그 후 전자 소자(4)의 뒷면을 형성하는 데 필요한 임의의 다른 처리 단계들 - 예컨대 증착, 포토리소그래피, 열적, 기계적 및 도핑 공정들을 포함함 - 이 이어진다.
예를 들어, 도 2a 내지 도 2c는 국부적인 박막화가 수행된 후 반도체 소자의 연속 단면도를 도시한다. 도 1 및 도 6과 후속 도면들에서, 동일한 구성 요소는 동일한 참조 번호로 표시될 것이다. 도 2a에 도시된 바와 같이, (버퍼(buffer) 영역의 형성을 포함하는) 절연 게이트 바이폴라 트랜지스터(IGBT)의 콜렉터(collector) 영역을 형성하기 위해, 또는 소자의 에미터(emitter) 영역을 형성하기 위해, 하나 이상의 도핑 증착 공정(예를 들어, 고체 또는 액체 소스로부터 또는 이온 주입에 의해)이 수행될 수 있다. 이어서, 소자의 뒷면(3)에서 도핑 종(doping species)을 활성화시키기 위해 열처리(thermal process)가 수행될 수 있다. 이어서, 도 2b에 도시된 바와 같이, 보호 층(5)이 제거되고, 도 2c에 도시된 바와 같이, 금속층(12)(또는 층들의 스택)이 웨이퍼(1)의 뒷면(3) 상에 증착되어 전기적 및 열적 접점(contact)을 형성한다. 이 예에서, 금속층(12)은 국부적인 박막화 공정 동안 식각에 의해 형성된 웨이퍼 뒷면(3)의 오목부(13)를 채운다는 것을 주목해야한다.
전술한 국부적인 웨이퍼 박막화 공정은 반도체 재료가 특정한 기하학적 패턴에 따라 웨이퍼의 뒷면으로부터 선택적으로 제거되도록 하여 결과적으로 최종적인 반도체 소자의 열적 저항을 감소시킨다. 또한, 이러한 방식으로 소자 뒷면을 구조화하면 전체적인 소자 성능을 더 잘 조정(tailor)할 수 있다. 또한, 국부적인 웨이퍼 박막화 공정은, 박막화 공정에 후속하는 공정 단계들을 수행하도록, 뒤틀림을 최소화하고, 반도체 웨이퍼의 강도를 향상시키며, 뒷면 표면(backside surface)의 전체적인 기계적 조도(roughness)를 최적화한다.
전술한 공정 단계들 중 일부의 예시적인 상세한 예가 다음에 제시될 것이다. 이 예들은 단지 예시의 목적으로 제시된 것이며 여기 개시된 주제에 대한 한정으로 해석되어서는 안된다는 점에 유의해야 한다.
일 실시예에서, 보호 층(5, 도 1 참조) - 예를 들어 적절한 테이프 재료 - 이 웨이퍼(1)의 앞면(2) 상에 증착되어, 웨이퍼(1) 내에 또는 웨이퍼(1) 상에 형성된 전자 소자들(4)을 연속적인 공정 단계 동안 보호한다. 물리 기상 증착 또는 임의의 다른 적절한 증착 공정에 의해 웨이퍼(1)의 뒷면(3) 상에 얇은 비-전도성 층(6)(예를 들어, 실리콘 산화물 또는 임의의 적절한 절연성 재료)(도 1 참조)이 증착된다. 비-전도성 층(6)은 예를 들어 후속하는 금속(예를 들어, 구리) 증착 공정 동안 관련되지 않아야 하는 반도체 영역을 보호한다.
하드 마스크로서 기능하는 제2 층(7)은 포토레지스트 또는 포토리소그래피 공정에 적합한 임의의 폴리머 재료일 수 있는데, 이는 웨이퍼 뒷면 상에 원하는 기하학적 패턴을 전사하기 위해 비-전도성 층(6) 상에 증착된다. 후속의 포토리소그래피 단계가 수행되어 웨이퍼(1)의 뒷면(3) 상에 기하학적 패턴들(8a, 8b)을 전사한다. 포토레지스트 층은 식각되지 않아야 할 반도체 영역을 보호하는 하드 마스크로서 기능한다.
깊은 반응성 이온 식각(deep reactive ion etching, DRIE) 공정이 반도체 웨이퍼(1)의 뒷면(3) 상에 기하학적 패턴들(8a, 8b)을 전사하기 위해 수행된다. DRIE는 고 종횡비(high aspect ratio)로 반도체 재료(예컨대 실리콘)를 깊이 식각하기 위해 플라즈마를 사용하는 이방성 건식 식각 공정이다. 이 식각의 결과는 웨이퍼(1) 내의 트렌치들이다. DRIE 공정은 단지 예시로서 제시되었으며, 더 일반적으로는, 임의의 다른 적절한 반도체 식각 공정이 이 목적을 위해 사용될 수 있음을 유의해야 한다.
플라즈마는 진공 챔버에서 생성되고, 이온은 거의 수직 방향으로 가속된다. 제1 식각 단계는 (선택된 기하학적 패턴(8a, 8b)에 따라) 포토레지스트에 의해 보호되지 않는 실리콘 산화물 층 영역을 제거하기 위해 사염화탄소(CF4) 및 산소 혼합물로 구성된 플라즈마를 사용한다. 임의의 다른 적절한 절연 층 식각 공정 방법이 이 목적을 위해 고려될 수 있다.
식각을 위해 사용되는 제2 식각 단계는 보쉬(Bosch) 공정이지만, 임의의 다른 적절한 반도체 식각 공정 방법이 이 목적을 위해 고려될 수 있다. 이 방법은, 직접 노출된 실리콘 영역을 공격하는 육불화황(Sulfur Hexafluoride)(SF6) 플라즈마를 사용하는 표준 실리콘 제거 단계(phase)와, 옥타플루오로시클로부탄(Octafluorocyclobutane)(C4F8)의 화학적으로 비활성인 패시베이션(passivation) 층이 증착되는 - 이는 재료 측벽들 상에 응축되어 횡방향 식각으로부터 그것들을 보호함 - 제2 단계(phase)의 두 단계 사이에서 반복적으로 교번한다. 이 식각 및 증착 연쇄(sequence)의 횟수는 실리콘 국부 두께로 최종 선택된 값(예를 들어, 목표 국부 두께에 도달하기 위해 제거될 재료의 양)에 따라 선택된다. C4F8 패시베이션 층 증착은 추가적인 화학적 공격으로부터 전체 웨이퍼를 보호하고 추가 식각을 방지한다. 그러나, 식각 단계 동안, 기판에 충돌하는 방향성(directional) 이온은 트렌치의 바닥에서(측면을 따라서가 아니라) C4F8 패시베이션 층을 공격한다. 이온은 재료 기판과 충돌하여 기판을 스퍼터링함으로써 기판을 화학 식각제(etchant)에 노출시킨다. 이 식각 및 증착 연쇄(sequences)는 일반적으로 수 초 동안 지속되고 여러 번 반복되어, 식각된 피트(pits)의 바닥에서만 많은 수의 매우 작은 등방성 식각 단계들을 일으킨다.
이들 두 단계(phase)의 조합을 사용하여, 매우 수직한 측벽을 갖는 깊은 트렌치가 (예를 들어, 높은 종횡비로) 형성될 수 있다. 식각 속도에 기초하여, 원하는 반도체 두께 감소(예를 들어, 목표 트렌치의 최종 깊이)를 얻기 위해 필요한 단계들의 수를 설정하는 것이 가능하다. 공정 동안, 플라즈마는 또한 하드 마스크(7)를 식각하지만(도 1 참조), 포토레지스트는 실리콘보다 작은 식각 속도를 갖는다. DRIE 후에 잔류하는 포토레지스트는 다음 공정을 위해 중요하며 최적화될 공정 파라미터(parameter)이다. 그러한 후속 증착 공정은, 예를 들어, 웨이퍼(1)의 뒷면(3)에서 도핑 종을 활성화시키기 위한 열처리 공정의 적용이 뒤따르는, 소자의 콜렉터 영역 또는 에미터 영역을 형성하기 위해 도 2에 언급된 단일 또는 다중 도핑 증착 공정을 포함할 수 있다.
일부 실시예들에서, 시드(seed) 층은 웨이퍼(1)의 식각된 뒷면(3) 전체에 증착될 수 있다. 시드 층은 구리 전기 도금과 같은 후속의 적절한 금속 증착 공정과 관련하여 사용되며, 이는 웨이퍼(1)의 뒷면(3) 상에 최종적인 오믹(ohmic) 접점을 형성한다. 시드 층은, 웨이퍼 상에서 우수한 접착력을 갖도록 그리고 벌크재 내부로의 확산을 방지하도록, 임의의 적절한 증착 공정(예를 들어, 전기 도금, CVD, PVD ?)에 의해 증착된, 티타늄, 니켈, 금 및 구리와 같은 재료로 형성된 상이한 박막들의 연쇄(sequence) 또는 임의의 적합한 재료 연쇄를 포함할 수 있다. 시드 층 내의 재료 층들의 연쇄는 반도체(예컨대, 실리콘)와 최종적인 금속 뒷면 접점의 신뢰성 있는 접착 및 저 저항 접점(오믹 접점)을 보장하도록 선택될 수 있다. 또한, 재료 층들의 연쇄는, 예를 들어, 반도체 재료 내부로의 구리의 확산 - 이는 전자 소자의 전기적 성능을 손상시킬 수 있다 - 을 방지하도록 선택되어야 한다.
시드 층은 포토레지스트 리프트 오프(lift-off) 공정에 의해 측벽 상부로부터 제거될 수 있다. 마지막으로, 트렌치의 바닥은 시드 층에 의해 완전히 덮일 수 있고, 측벽 상부는 구리 성장을 피하기 위해 실리콘 산화물 층에 의해 덮일 수 있다. 도 2c에 도시된 바와 같이, 전도성 층(12)(예를 들어, 구리 또는 임의의 적절한 금속)은 적절한 관련 증착 공정(예를 들어, 전기 도금, CVD, PVD ...)에 의해 웨이퍼(1)의 뒷면(3) 상에 증착되어 웨이퍼(1)의 앞면(2) 상에 존재하는 전자 소자의 캐소드(cathode) 접점을 형성한다.
전기 도금 공정은 균일한(coherent) 금속 코팅을 형성하기 위해 임의의 용해된 금속 양이온을 감소시키도록 전류를 사용하여 수행될 수 있다. 먼저, 반도체 웨이퍼는 회로의 캐소드(cathode)에 놓인다. 애노드는, 캐소드 반도체 기판 상에 증착될 구리로 제조된다. 두 구성 요소는 전기의 흐름을 허용하는 황산구리로 구성된 전해질 용액에 침지된다. 발전기가 애노드에 직류를 공급하여, 구리 원자가 두 개의 전자를 잃음으로써 Cu2+로 산화되게 하는데, 이는 용액에 존재하는 음이온과 결합한다. 캐소드에서, 전해질 용액 내의 용해된 구리 이온 Cu2+는 용액과 음극 사이의 계면에서 두 개의 전자를 얻음으로써 금속 구리로 환원된다. 애노드가 용해되는 속도는 캐소드가 도금되는 속도와 동일하다. 이러한 방식으로, 전해조 내의 이온은 애노드에 의해 연속적으로 보충된다. 그 결과 애노드 소스로부터 캐소드를 덮는 판까지 구리가 효과적으로 전달된다. 전기 도금 공정에 의해 오목부(13)(예컨대, 트렌치)가 구리로 채워지는데, 이에 따라 웨이퍼(1)의 뒷면(3) 상에 캐소드(12) 오믹 접점이 형성된다. 일부 실시예들에서, 전기 도금 공정 대신에, 예컨대 화학 기상 증착 공정(CVD) 또는 물리 기상 증착 공정(PVD)과 같은 임의의 적절한 금속 증착 공정 방법이 사용될 수 있다.
연성 백그라인더(back grinder) 공정 또는 임의의 적절한 공정이, 구멍 및 상부 벽과 절연 층(6)에서 금속 여분(excess)을 제거하기 위해 웨이퍼(1)의 뒷면(3) 상에 수행될 수 있다. 연성 백그라인더 공정으로 인해 웨이퍼 표면은 평탄하고 균일해진다. 추가적인 금속 스택이 금속층 상에 증착되어 캐소드 구조체(12)를 완성할 수 있다. 도 3에 도시된 바와 같이, 결과적인 최종 구조체는 뒷면 금속화 층(12), 오목부(13)에서 금속화 층(12) 아래에 놓인 시드 층(16) 및 앞면 금속화 층(14)을 나타낸다.
도 5a 및 도 5b는 국부적인 박막화 공정이 IGBT 소자(예를 들어, 웨이퍼(1)의 앞면(2) 상에 또는 앞면(2) 내에 위치하는 IGBT 구조체를 갖는 임의의 소자)에 적용되는 다른 실시예의 평면도 및 단면도를 각각 도시한다. 이 경우, IGBT(예를 들어, 평면(planar) 또는 트렌치 IGBT)가 위치하는 소자의 활성 영역(18)에서만 웨이퍼가 박판화되므로, 종단 영역(20)의 웨이퍼 두께는 초기 값과 동일하거나, 그 최초 값보다 작지만 활성 영역 두께보다 큰 다른 두께가 된다. 소자 구조체는 콜렉터 영역 및 버퍼 영역을 형성함으로써(예를 들어, n형 영역 및 p형 영역을 형성하기 위한 적절한 도핑 공정, 및 증착된 도핑 종을 활성화하는 열처리 공정을 사용하여) 그리고 뒷면 접점 금속(12)을 증착함으로써 완성된다. 활성 영역(18)과 종단 영역(20)의 웨이퍼 두께가 다르기 때문에, 최종적인 구조체는 종단 영역의 장-기저부(long-base) 트랜지스터와 활성 영역의 단-기저부(short-base) 트랜지스터로 특징 지워진다.
따라서, 활성 영역(18)에서 IGBT의 두께 및 바이폴라(bipolar) 효율은 종래의 박막화 기술에서와 같이 SOA, 스위칭 손실 및 도통 손실 사이의 균형(trade-off)을 조정함으로써 최적화될 수 있다. 또한, 국부적인 박막화 공정은 장-기저부 트랜지스터로 인해 낮은 바이폴라 효율로 소자 종단을 설계할 수 있게 하여, 바이폴라 효과로 인한 차단 능력(blocking capability)의 감소를 억제한다. 따라서, 국부적인 박막화 공정은, 활성 영역과 종단 영역 내의 웨이퍼가 동일한 최종적인 재료 두께를 갖는 종래의 박막화 공정과 비교할 때, 종단 애벌런치 조도(termination avalanche roughness) 및 차단 능력을 현저히 증가시킨다.
잘 알려진 바와 같이, 반도체 바이폴라 구조체의 차단 능력은 실리콘 도핑 농도, 소수 캐리어 수명 및 비공핍 기저 영역 폭에 강하게 의존한다. 간단한 계산 결과가 도 6에 도시되어 있는데, 이는 반도체(예컨대 실리콘) 차단 능력이 재료 두께에 따라, 예컨대 비공핍 기저 영역 폭에 따라 증가함을 보인다. 종단 영역의 기저 영역 두께를 증가시키면 종단 차단 능력과 애벌런치 조도가 크게 개선될 수 있다. 두꺼운 구리 콜렉터 금속 접점의 채택과 국부적인 박막화 공정을 결합하여 사용하면 IGBT의 단락 회로 능력(short circuit capability)에 유리한데, 이는, 단락될 때 IGBT 반도체 몸체(volume)에서 발생된 열을 추출할 수 있는 구리의 능력 때문이다.
다른 실시예에서, 국부적인 박막화 처리방법은 MOSFET - 임의의 적절한 MOS 구조체를 가지는 - 뿐만 아니라 다이오드에도 적용된다. 국부적인 박막화 처리방법은 종단 두께가 활성 영역 두께에 상대적으로 조절되도록 함으로써, 소자의 활성 영역의 성능에 영향을 미치지 않으면서 종단 차단 능력 및 애벌런치 조도를 최적화할 수 있다.
또한, 여기에 개시된 기술들은 여기에 예시된 특정한 전자 소자들에 한정되지 않지만, 더 일반적으로 전기적 및 열적 성능을 향상시키기 위해 광범위한 다른 전자 소자들에 적용될 수 있다.
본 발명이 구조적 특징들 및/또는 방법적 작용들에 특유한 언어로 기술되었지만, 첨부된 청구범위에 정의된 주제가 전술한 구체적인 특징들 또는 작용들에 반드시 한정되는 것은 아니라는 것을 이해해야 한다. 오히려, 기술된 구체적인 특징들 및 작용들은 청구범위를 구현하는 예시적인 형태로서 개시된다.

Claims (23)

  1. 반도체 기판을 박판화하는 방법으로서,
    앞면 - 그 위에 또는 그 내부에 적어도 하나의 전자 소자가 배치되는 - 을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 뒷면에 마스크를 적용하는 단계;
    선택된 기하학적 패턴으로 상기 마스크를 패터닝 하는 단계; 및
    상기 선택된 기하학적 패턴을 상기 마스크로부터 상기 반도체 기판의 상기 뒷면에 전사하기 위해 상기 반도체 기판의 상기 뒷면을 식각하는 단계
    를 포함하는, 방법.
  2. 제1항에서,
    상기 반도체 기판의 뒷면에 전사된 상기 선택된 기하학적 패턴은 복수의 오목부를 포함하는, 방법.
  3. 제2항에서,
    상기 복수의 오목부는 하나 이상의 홈, 트렌치, 구멍 또는 이들의 조합을 포함하는, 방법.
  4. 제1항에서,
    상기 마스크를 적용하는 단계 전에 상기 반도체 기판의 상기 앞면에 보호 층을 적용하는 단계를 더 포함하는, 방법.
  5. 제1항에서,
    상기 반도체 기판의 상기 뒷면에 보호 층을 적용하는 단계를 더 포함하고,
    상기 마스크를 적용하는 단계는 상기 보호 층에 상기 마스크를 적용하는 단계를 포함하는, 방법.
  6. 제1항에서,
    상기 마스크는 포토리소그래피 공정에 적합한 폴리머 재료를 포함하는, 방법.
  7. 제1항에서,
    상기 반도체 기판의 상기 뒷면을 식각하고 임의의 최종적인(eventual) 절연 보호 층을 식각하는 단계는, 깊은 반응성 이온 식각(deep reactive ion etching, DRIE) 공정을 사용하여 상기 반도체 기판의 상기 뒷면을 식각하는 단계를 포함하는, 방법.
  8. 제1항에서,
    상기 반도체 기판의 상기 뒷면을 식각하는 단계는, 보쉬(Bosch) 공정을 사용하여 상기 반도체 기판의 상기 뒷면을 식각하는 단계를 포함하는, 방법.
  9. 제1항에서,
    상기 전자 소자는 다이오드를 포함하는, 방법.
  10. 제1항에서,
    상기 전자 소자는 바이폴라 트랜지스터를 포함하는, 방법.
  11. 제1항에서,
    상기 전자 소자는 전력 전계 효과 트랜지스터를 포함하는, 방법.
  12. 제1항에서,
    상기 전자 소자는 MOSFET를 포함하는, 방법.
  13. 제1항에서,
    상기 반도체 기판의 상기 뒷면을 식각한 후 상기 반도체 기판의 상기 뒷면 상에 하나 이상의 추가 공정을 수행하는 단계를 더 포함하는, 방법.
  14. 제13항에서,
    상기 하나 이상의 추가 공정은, 증착, 포토리소그래피, 열적, 기계적 및 도핑 공정으로 이루어진 군에서 선택되는, 방법.
  15. 제13항에서,
    상기 하나 이상의 추가 공정은 금속 증착 공정을 포함하는, 방법.
  16. 제13항에서,
    상기 하나 이상의 추가 공정은, 상기 패터닝된 뒷면 구조체 내의 오목부를 채우기 위한 전도성 재료 증착 공정을 포함하는, 방법.
  17. 제16항에서,
    상기 전도성 재료 증착 추가 공정을 수행하기 전에 상기 반도체 기판의 상기 뒷면 상에 시드 층을 증착하는 단계를 더 포함하는, 방법.
  18. 제1항에서,
    상기 반도체 기판은 활성 영역 및 종단 영역을 포함하고, 상기 전자 소자는 상기 활성 영역 상에 또는 상기 활성 영역 내에 형성되고,
    상기 뒷면이 상기 활성 영역에서만 박막화되도록 상기 종단 영역이 아닌 상기 활성 영역에서 상기 반도체 기판의 상기 뒷면을 식각하는 단계를 더 포함하는, 방법.
  19. 제18항에서,
    상기 전자 소자는, 절연 게이트 바이폴라 트랜지스터(IGBT), 전계 효과 트랜지스터(FET), MOSFET 및 다이오드로 이루어진 군에서 선택되는, 방법.
  20. 제1항의 방법에 따라 제조된 반도체 기판.
  21. 제20항에서,
    상기 기판의 앞면 상에 배치된 전자 소자를 더 포함하는, 반도체 기판.
  22. 제16항에서,
    상기 도전성 재료는 구리이고, 상기 도전성 재료 증착 공정은 전기 도금 공정인, 방법.
  23. 제16항에서,
    상기 하나 이상의 추가 공정은, 상기 패터닝된 뒷면 구조체 내의 오목부를 채우기 위한 화학 기상 증착 공정(CVD) 또는 물리 기상 증착 공정(PVD)을 포함하는, 방법.
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