KR20120082441A - 개선된 트렌치 종단 구조 - Google Patents

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Abstract

트렌치 MOS 디바이스는 베이스 반도체 기판(12), 베이스 반도체 기판 상에 성장된 에피택셜층(14), 에피택셜층 내의 제 1 트렌치(36), 및 에피택셜층 내의 제 2 트렌치(16) 및 제 3 트렌치(40)를 포함하는 다단의 트렌치를 포함한다. 제 1 트렌치 및 다단의 트렌치 사이에 메사(34)를 포함한다. 제 2 트렌치의 측벽 상에 스페이서(22)를 포함하고, 제 3 트렌치는 스페이서 아래의 깊이를 갖는다. 제 2 트렌치 및 제 3 트렌치의 측벽 및 저벽을 따라 확장하는 유전체층(20)을 포함한다. 또한, 제 1 트렌치, 및 다단의 트렌치의 측벽과 다단의 트렌치의 저부의 일부 위에 확장하는 금속층(18)을 포함한다.

Description

개선된 트렌치 종단 구조{IMPROVED TRENCH TERMINATION STRUCTURE}
본 발명은 반도체 기판에서 전기적 컴포넌트를 형성하는 공정에 관한 것이다. 보다 구체적으로는, 본 발명은 역바이어스 누설 전류를 줄이기 위해 전하 커플링 및 전자기장 과밀(crowding)을 감소시키도록 개선된 트렌치형 전력 디바이스용 종단 구조를 형성하는 것에 관한 것이다.
MOS 디바이스는 준비된 반도체 기판에 의존한 쇼트키(Schottky) 다이오드, IGBT, 또는 DMOS 등의 디바이스를 포함한다. 참조에 의해 그 전체가 포함되는 미국 특허 제6,309,929호는 역바이어스 누설 전류를 최소화하는 종단 영역을 갖는 트렌치 MOS 디바이스를 설계하는 이전의 시도를 설명한다. 그 참조는 역바이어스 하에 잠재적인 윤곽을 매끄럽게 하지만 여전히 대략 8.2%의 누설 전류를 입증하는 것을 가능하게 한다. 그 설계의 컴퓨터 시뮬레이션은 디바이스에서의 최대 전자기장이 트렌치 종단 구조의 스페이서 아래에 집중되었다는 것을 나타낸다. 전하 커플링 및 전자기장 과밀이 상당한 역바이어스 누설 전류를 야기하는 최대 전자기장의 주요 원인으로서 확인되었다. 그러므로, 전하 커플링, 전자기장 과밀 및 역바이어스 누설 전류를 더욱 감소시키도록 개선된 트렌치 MOS 디바이스용 종단 구조가 본 분야에서 필요한 것이 인식되었다.
그러므로, 주요 목적은 전자기장 과밀을 더욱 감소시키는 트렌치 MOS 종단 구조를 제공하는 것이다.
다른 목적은 전하 커플링을 감소시키는 트렌치 MOS 종단 구조를 제공하는 것이다.
또 다른 목적은 역바이어스 누설 전류를 감소시키는 트렌치 MOS 종단 구조를 제공하는 것이다.
일양상에 의하면, 트렌치 MOS 디바이스가 제공된다. 디바이스는 베이스 반도체 기판, 베이스 반도체 기판 상에 성장된 에피택셜층, 에피택셜층 내의 제 1 트렌치, 및 에피택셜층 내의 제 2 트렌치 및 제 3 트렌치를 포함하는 다단의 트렌치(stepped trench)를 포함한다. 제 1 트렌치 및 다단의 트렌치 사이에 메사(mesa)를 포함한다. 제 2 트렌치의 측벽 상에 스페이서를 포함하고, 제 3 트렌치는 스페이서 아래의 깊이를 갖는다. 제 2 트렌치 및 제 3 트렌치의 측벽 및 저벽을 따라 확장하는 유전체층을 포함한다. 또한, 제 1 트렌치, 및 다단의 트렌치의 측벽과 다단의 트렌치의 저부의 일부 위에 확장되는 금속층을 포함한다.
다른 양상에 의하면, 트렌치 MOS 디바이스 및 종단 구조가 제공된다. 디바이스는 N+형 베이스 기판층, N형 에피택셜층, 및 에피택셜층 내의 제 1 트렌치를 포함하고, 제 1 트렌치의 내부 표면은 절연층으로 코팅되고 제 1 도전층으로 충진된다. 또한, 제 2 트렌치 및 제 3 트렌치를 포함하는 다단의 종단 트렌치를 포함하고, 제 1 단은 제 1 도전성 물질을 포함하는 스페이서로 부분적으로 충진된다. 또한, 적어도 스페이서의 일부, 및 제 3 트렌치의 측벽 및 저부 표면을 덮는 유전체층, 및 충진된 제 1 트렌치, 스페이서의 일부 및 유전체층의 일부를 덮는 제 2 도전층을 포함한다.
다른 양상에 의하면, 트렌치 MOS 디바이스를 제조하는 방법은 제 2 트렌치 및 제 3 트렌치를 포함하는 다단의 트렌치를 형성함으로써 다단의 트렌치 MOS 디바이스를 제공하도록 제 2 트렌치의 스페이서 사이의 제 3 트렌치를 에칭하는 단계를 포함한다.
또 다른 양상에 의하면, 트렌치 MOS 디바이스 및 종단 구조를 동시에 가공하는 방법이 제공된다. 그 방법은 제 1 층 및 제 2 층 - 제 2 층은 제 1 층 상에 에피택셜 형성되고, 제 1 층은 도전성 불순물 레벨로 하이 도핑되며 제 2 층은 더 낮은 도전성 불순물 레벨로 도핑됨 - 을 갖는 반도체 기판을 제공하는 단계, 하드 마스크층에서 제 2 층을 코팅하는 단계, 화학적 기상 증착에 의해 하드 마스크층 상에 산화물 - 산화물은 2,000Å 내지 10,000Å 사이임 - 을 형성하는 단계, 제 1 트렌치 및 제 2 트렌치 - 제 1 트렌치는 메사에 의해 제 2 트렌치로부터 분리되고, 제 2 트렌치는 활성 영역의 경계로부터 반도체 기판의 단부까지 신장됨 - 를 에칭하는 단계, 산화물을 제거하는 단계, 및 고온 산화 공정을 통하여 제 1 트렌치 및 제 2 트렌치의 측벽 및 저부 상에 150Å 내지 3,000Å 사이의 두께를 갖는 게이트 산화물층을 성장시키는 단계를 포함한다. 방법은 메사보다 높은 레벨로 제 1 트렌치 및 제 2 트렌치를 충진하는 게이트 산화물 상에 CVD를 통하여 제 1 도전층을 증착하는 단계를 더 포함한다. 방법은 제 2 트렌치의 측벽 및 저부의 일부 상에 제 1 도전층의 스페이서를 남기는 제 2 트렌치의 중앙부로부터 메사 표면 위의 제 1 도전층의 부분을 이방성으로 에칭하는 단계, 제 2 트렌치의 스페이서 사이에 제 3 트렌치를 에칭하는 단계, 제 3 트렌치의 측벽과 저부 및 스페이서의 일부 위에 유전체층을 증착하는 단계, 및 적어도 유전체층의 일부 위에 스퍼터링 공정을 통하여 제 2 도전층을 증착하는 단계를 더 포함한다.
도 1 및 도 2는 종래 기술의 디바이스의 단면도이다.
도 3은 본 발명의 실시형태의 단면도이다.
본 발명은 종단 스페이서 근방의 전기장의 강도 및 전기장 과밀에 의해 야기된 전하 커플링을 감소시키기 위한 추가의 트렌치 에칭에 대해 제공한다. 이하에 개시된 실시형태는 추가의 마스크층을 포함하지 않지만, 시뮬레이션에서 나타낸 바와 같이 대안의 구조보다 30% 이상 만큼 역바이어스 누설 전류를 감소시킬 수 있다. 종단 영역은 활성 영역의 경계로부터 반도체 기판의 단부까지 신장하는 다단의 트렌치(stepped trench)를 형성하기 위해 트렌치 내의 트렌치를 포함한다. 이 다단의 트렌치 구조는 전하 커플링 및 전자기장 과밀을 감소시키고 결과적으로 역바이어스 누설 전류를 상당히 감소시킬 수 있다.
도 1은 미국 특허 제6,309,929호에 나타내어진 것과 유사한 트렌치 MOS 디바이스의 단면도를 제공한다. 트렌치 MOS 디바이스(10)는 예를 들면 n+의 높은 도전성 불순물 레벨로 도핑되는 베이스 반도체 기판(12)을 갖는다. 에피택셜층(14)은 예를 들면 n의 제 2 도전성 불순물 레벨로 도핑되고, 베이스 반도체 기판(12) 상에 성장된다. 제 1 트렌치(36)가 나타내어진다. 이러한 예에 있어서, 제 1 트렌치(36)는 절연층(32)(예를 들면, 게이트 산화물층) 및 도전층(30)(예를 들면, 폴리실리콘, 아모퍼스 실리콘...)을 갖는다. 제 1 트렌치(36)는 메사(34)에 의해 제 2 트렌치(16)로부터 분리된다. 제 2 트렌치(16)의 측벽(26, 28) 상에 형성된 스페이서(22)가 나타내어진다. TEOS를 함유한 유전체층과 같은 유전체층(20)은 제 2 트렌치(16)의 저부에 존재하고, 제 2 트렌치(16)의 측벽(28) 위에 상향 확장하는 것으로 나타내어진다. 금속층(18)은 제 1 트렌치(36) 위에 확장하고, 제 2 트렌치(16)의 측벽 위에 및 그것을 넘어서 확장한다.
도 2는 도 1과 동일한 종래의 디바이스를 종단에 중점을 두어 예시한다. 도 1 및 도 2에 나타낸 디바이스는 어떤 누설 제어 문제를 입증할 것이다. 동작에 있어서, 도 1 및 도 2의 디바이스는 트렌치의 제 1 측벽(26)에 위치된 스페이서(22) 아래의 영역에 높은 전기장을 발생할 것이다. 추가적으로, 도 1 및 도 2의 디바이스는 제 2 트렌치(16) 내에서 끝나는 금속층(18)의 단부에서 높은 전자기장을 발생할 것이다.
도 3은 본 실시형태의 종단을 예시한다. 도 3에서, 종단의 지오메트릭 구조는 제 2 트렌치(16) 및 더 깊은 트렌치(40)에 의해 형성된 다단의 트렌치를 제공한다. 더 깊은 트렌치(40)는 제 2 트렌치(16)를 넘어서는 깊이(42)를 갖는다. 트렌치(40)의 저부는 스페이서(22) 및 제 1 트렌치(36)의 깊이를 넘어서 확장한다. 그 결과, 구조는 개선된 누설 제어를 갖는다. 특히, 도 3의 실시형태에 있어서, 스페이서(22)의 측벽(26) 근방에만 높은 전기장이 발생하고, 스페이서(22)의 저부 및 금속층(18)의 단부 모두에서는 상대적으로 낮은 전기장이 발생한다. 충격 이온화는 전기장 강도에 양성으로(positively) 비례하므로 더 적은 전기장 과밀이 더 낮은 누출을 초래한다. 본 실시형태는 추가의 트렌치 깊이가 누설 제어를 위한 타겟 및 공정 능력에 의거하여 변할 수 있다는 것을 고려한다. 시뮬레이션을 목적으로 깊이(42)에 대하여 추가의 2미크론이 사용되었다.
동일한 조건하에 도 1에 나타낸 바와 같은 설계에 대한 본 실시형태의 시뮬레이션의 비교는 누설 제어에서 상당한 개선을 나타내었다. 예를 들어, 0.6미크론의 TEOS층에 대하여 400k의 주변 온도에서 역 100V의 조건 하의 종래 기술 종단은 2.27E-8A/um2(표 1 참조: 테스트 사례-Fox 0.6)의 누설을 갖는다. 동일한 조건하에, 도 3에 나타낸 실시형태의 종단은 단지 1.57E-8 A/um2(표 1 참조: 테스트 사례-New Ter Fox 0.6)의 누설 레벨을 갖았고, 이것은 단지 원래의 변경되지 않은 트렌치 종단의 69%이다. 그러므로, 본 실시형태는 대안의 구조보다 30% 이상 만큼 역바이어스 누설 전류를 감소시킬 수 있다.
표 1은 상이한 역전압 하에 3개의 상이한 TEOS층 두께(이 사례에서, 0.4, 0.6 및 0.8미크론)를 갖는 도 1에 나타낸 바와 같은 설계(Fox 0.x) 및 도 3에 나타낸 실시형태(New Ter Fox 0.x)에 대한 누설에 대한 상이한 시뮬레이션 결과를 요약한다. 표 1은 또한 미국 특허 제6,309,929호에 개시된 유형과 같은 "Active Cell" 구조에 대한 시뮬레이션 결과를 포함한다.
Figure pct00001
그러므로, 본 실시형태는 전하 커플링, 전자기장 과밀, 및 역바이어스 누설 전류를 더욱 감소시킬 수 있도록 개선된 트렌치 MOS 디바이스용 종단 구조를 제공함으로써 트렌치 디바이스에서 이점을 제공한다.
트렌치 디바이스를 제조하는 방법이 또한 제공된다. 제조 방법에 따르면 트렌치 종단은 추가의 마스크없이 에칭된다. 종단 스페이서 근방의 전기장의 강도 및 전기장 과밀에 의해 야기되는 전하 커플링을 감소시키기 위한 추가의 트렌치 에칭 갖는 자기-정렬된 트렌치 종단이 제공된다.
새로운 종단을 형성하기 위한 추가의 트렌치 에칭을 위해 에피택셜층(에피 웨이퍼)는 가공 이전에 다른 하드 마스크층(예를 들면, 질화물)로 캐핑된다. 종래의 트렌치 에칭 공정은 폴리실리콘의 제 2 에칭의 종료까지 적용된다. 메사 표면은 질화물에 의해 캐핑된다는 것과 트렌치는 밀봉된다는 것(예를 들면, 폴리실리콘에 의해) 모두 때문에 단지 개방 영역이 저부에서 게이트 산화물로 덮여진 종단 트렌치이다. 건식 에칭에 대한 선택적인 에칭을 통하여 폴리 및 질화물 모두는 산화물 및 실리콘 에칭을 제거하는 하드 마스크가 될 것이다.
본 실시형태는 수많은 이점을 제공한다. 예를 들면, 추가의 트렌치를 형성할 때 여분의 포토(photo) 공정은 필요하지 않다. 종단은 종단 저부에서 감소된 전기장 과밀을 제공한다. 종단은 감소된 누설을 제공한다. 추가적으로, 설계는 디바이스 응용 온도를 더 높아지도록 허용한다.
개선된 종단 구조를 갖는 트렌치 MOS 디바이스는 예를 들면 n+의 높은 도전성 불순물 레벨로 베이스 반도체 구조(12)를 도핑함으로써 가공된다. 에피택셜층(14)은 예를 들면 n의 제 2 도전성 불순물 레벨로 도핑되고, 베이스 기판(12) 상에 성장된다. 에피택셜층(14)은 질화물과 같은 하드 마스크층에 의해 캐핑된다. 산화물층은 약 2,000Å 내지 10,000Å까지 화학적 기상 증착(chemical vapor deposition; CVD) 공정에 의해 하드 마스크층 상에 형성된다.
포토레지스트가 산화물층 상에 코팅되어 제 1 트렌치 및 제 2 트렌치를 규정한다. 제 1 트렌치는 약 0.2 내지 2.0um의 폭을 갖는다. 제 2 트렌치는 메사에 의해 제 1 트렌치로부터 분리되고, 활성 영역의 경계의 단부로부터 반도체 기판의 단부까지 도달한다. 산화물층이 제거된 후 고온 산화 공정이 제 1 트렌치 및 제 2 트렌치의 측벽, 저부 및 메사의 표면 상에 약 150Å 내지 3,000Å 사이의 두께를 갖는 게이트 산화물층을 형성한다. 대안적으로, 게이트 산화물층은 고온 산화물(high temperature oxide; HTO)층을 형성하기 위한 고온 증착에 의해 형성될 수 있다. 게이트 산화물층의 증착에 이어서, 제 1 도전층이 게이트 산화물층 상에 CVD에 의해 형성되고 메사보다 큰 높이로 제 1 트렌치 및 제 2 트렌치를 충진한다. 또한, 제 1 도전층은 CVD 공정의 효과로서 반도체 기판의 뒤측에 형성된다. 제 1 도전층은 금속, 폴리실리콘, 아모퍼스 실리콘을 포함하는 집합으로부터 선택될 수 있다. 제 1 도전층의 깊이는 0.5 내지 3.0um인 것이 바람직하다.
이방성 에칭은 에칭 정지층으로서 메사 상의 게이트 산화물층을 사용하여 메사 표명 위에 과잉 제 1 도전층을 제거하기 위해 행해진다. 제 2 트렌치의 폭 및 깊이에 가까운 스페이서가 제 2 트렌치의 측벽 상에 형성된다. 이 시점에서, 멘사의 표면은 하드 마스크층에 의해 여전히 캐핑되고 제 1 트렌치, 및 제 2 트렌치의 측벽은 제 1 도전층으로 덮여진다.
측벽을 덮는 스페이서 사이의 제 2 트렌치의 부분이 노출된다. 그 부분은 다단의 트렌치 구조를 생성하기 위해 측벽을 덮는 스페이서 사이의 제 2 트렌치 내의 제 3 트렌치를 생성하도록 건식 에처(etcher)에 의해 선택적으로 에칭된다. LPTEOS, PETEOS, 03-TEOS의 TEOS 유전체층 또는 HTO층은 스페이서의 일부, 및 제 3 트렌치의 측벽 및 저부 위에 형성된다.
포토레지스트 패턴이 유전체층 상에 코팅되어 콘택트를 규정한다. 건식 에칭은 멘사 표면 및 제 1 트렌치의 제 1 도전층을 노출시킨다. 포토레지스트 패턴이 박리되고 열 산화 또는 CVD로 인해 기판의 뒤측 상에 성장된 층(에피택셜층과 반대)은 제거된다. 스퍼터링 공정은 콘택트 영역을 형성하고 캐소드를 형성하기 위해 제 2 도전층을 증착한다. 마지막으로, 포토레지스트 패턴이 제 2 도전층 상에 형성되어 애노드를 규정한다. 바람직한 실시형태에 있어서, 애노드는 활성 영역으로부터 제 2 트렌치까지 확장하여 형성되고, 공핍 영역의 벤딩 영역이 활성 영역으로부터 멀어지도록 활성 영역으로부터 적어도 2.0um 이격된다.
본 실시형태는 역바이어스 누설 전류를 감소시키고 추가의 마스크층을 필요로하지 않는 트렌치 MOS 디바이스용 트렌치 종단 구조의 가공 장치 및 방법이다.
전체적으로 특정 개시가 이루어졌지만 여기에 개시된 실시형태는 다양한 변경 및 대안을 포함한다. 예를 들면, 트렌치 디바이스와 연관되어 사용된 물질, 사이즈, 형상 및 지오메트리에서의 변경 및 다른 변경들이다.

Claims (10)

  1. 트렌치 MOS 디바이스로서:
    베이스 반도체 기판;
    상기 베이스 반도체 기판 상에 성장된 에피택셜층;
    상기 에피택셜층 내의 제 1 트렌치;
    상기 에피텍셜층 내의 제 2 트렌치 및 제 3 트렌치를 포함하는 다단의 트렌치(stepped trench);
    상기 제 1 트렌치와 상기 다단의 트렌치 사이의 메사(mesa);
    상기 제 2 트렌치의 측벽 상의 스페이서로서, 상기 제 3 트렌치는 상기 스페이서 아래의 깊이를 갖는 것인, 스페이서;
    상기 제 2 트렌치 및 상기 제 3 트렌치의 측벽 및 저벽을 따라 확장된 유전체층; 및
    제 1 트렌치, 및 상기 다단의 트렌치의 측벽과 상기 다단의 트렌치의 저부의 일부 위에 확장된 금속층
    을 포함하는, 트렌치 MOS 디바이스.
  2. 제 1 항에 있어서,
    상기 제 3 트렌치는 상기 제 2 트렌치 아래에 약 2마이크로미터 하향 확장하는 것인, 트렌치 MOS 디바이스.
  3. 제 2 항에 있어서,
    상기 베이스 반도체 기판은 N+형 베이스 기판인 것인, 트렌치 MOS 디바이스.
  4. 제 3 항에 있어서,
    상기 에피택셜층이 N형 에피택셜층인 것인, 트렌치 MOS 디바이스.
  5. 트렌치 MOS 디바이스 및 종단 구조로서:
    N+형 베이스 기판층;
    N형 에피택셜층;
    상기 에피택셜층 내의 제 1 트렌치로서, 상기 제 1 트렌치의 내부 표면은 절연층으로 코팅되고 제 1 도전층으로 충진되는 것인 제 1 트렌치;
    제 2 트렌치 및 제 3 트렌치로 구성된 다단의 종단 트렌치로서, 제 1 단은 제 1 도전성 물질로 구성된 스페이서로 부분적으로 충진되는 것인 다단의 종단 트렌치;
    적어도 상기 스페이서의 일부, 및 상기 제 3 트렌치의 측벽 및 저부 표면을 덮는 유전체층; 및
    상기 충진된 제 1 트렌치, 상기 스페이서의 일부 및 상기 유전체층의 일부를 덮는 제 2 도전층
    을 포함하는 것인, 트렌치 MOS 디바이스 및 종단 구조.
  6. 제 5 항에 있어서,
    상기 제 2 트렌치는 거의 상기 스페이서의 깊이까지 하향 확장하고, 상기 제 3 트렌치는 상기 스페이서로부터 상당히 하향 확장함으로써 상기 스페이서 아래의 전기장을 감소시키는 것인, 트렌치 MOS 디바이스.
  7. 제 5 항에 있어서,
    상기 제 3 트렌치는 상기 제 2 트렌치 아래에 약 2마이크로미터 하향 확장하는 것인, 트렌치 MOS 디바이스.
  8. 제 5 항에 있어서,
    적어도 상기 제 2 도전층의 일부를 덮는 애노드층을 더 포함하는 것인, 트렌치 MOS 디바이스.
  9. 트렌치 MOS 디바이스를 제조하는 방법으로서, 제 2 트렌치 및 제 3 트렌치를 포함하는 다단의 트렌치를 형성함으로써 다단의 트렌치 MOS 디바이스를 제공하도록 제 2 트렌치의 스페이서 사이의 제 3 트렌치를 에칭하는 단계를 포함하는, 트렌치 MOS 디바이스를 제조하는 방법.
  10. 트렌치 MOS 디바이스 및 종단 구조를 동시에 가공하는 방법으로서:
    제 1 층 및 제 2 층 - 상기 제 2 층은 상기 제 1 층 상에 에피택셜 형성되고, 상기 제 1 층은 도전성 불순물 레벨로 하이 도핑되며 상기 제 2 층은 더 낮은 도전성 불순물 레벨로 도핑됨 - 을 갖는 반도체 기판을 제공하는 단계;
    하드 마스크층에서 제 2 층을 코팅하는 단계;
    화학적 기상 증착에 의해 상기 하드 마스크층 상에 산화물 - 상기 산화물은 2,000Å 내지 10,000Å 사이임 - 을 형성하는 단계;
    제 1 트렌치 및 제 2 트렌치 - 상기 제 1 트렌치는 메사에 의해 상기 제 2 트렌치로부터 분리되고, 상기 제 2 트렌치는 활성 영역의 경계로부터 상기 반도체 기판의 단부까지 신장됨 - 를 에칭하는 단계;
    상기 산화물을 제거하는 단계;
    고온 산화 공정을 통하여 상기 제 1 트렌치 및 상기 제 2 트렌치의 측벽 및 저부 상에 150Å 내지 3,000Å 사이의 두께를 갖는 게이트 산화물층을 성장시키는 단계;
    상기 메사보다 높은 레벨로 상기 제 1 트렌치 및 상기 제 2 트렌치를 충진하는 상기 게이트 산화물 상에 CVD를 통하여 제 1 도전층을 증착하는 단계;
    제 2 트렌치의 측벽 및 저부의 일부 상에 상기 제 1 도전층의 스페이서를 남기는 상기 제 2 트렌치의 중앙부로부터 상기 메사 표면 위의 제 1 도전층의 부분을 이방성으로 에칭하는 단계;
    상기 제 2 트렌치의 스페이서 사이에 제 3 트렌치를 에칭하는 단계;
    상기 제 3 트렌치의 측벽과 저부 및 스페이서의 일부 위에 유전체층을 증착하는 단계; 및
    적어도 상기 유전체층의 일부 위에 스퍼터링 공정을 통하여 제 2 도전층을 증착하는 단계
    를 포함하는, 트렌치 MOS 디바이스 및 종단 구조를 동시에 가공하는 방법.
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