DE102004040523B4 - Verfahren zur Herstellung von Feldringen - Google Patents

Verfahren zur Herstellung von Feldringen Download PDF

Info

Publication number
DE102004040523B4
DE102004040523B4 DE102004040523A DE102004040523A DE102004040523B4 DE 102004040523 B4 DE102004040523 B4 DE 102004040523B4 DE 102004040523 A DE102004040523 A DE 102004040523A DE 102004040523 A DE102004040523 A DE 102004040523A DE 102004040523 B4 DE102004040523 B4 DE 102004040523B4
Authority
DE
Germany
Prior art keywords
semiconductor
zone
semiconductor body
etching
semiconductor zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004040523A
Other languages
English (en)
Other versions
DE102004040523A1 (de
Inventor
Elmar Dr. Falck
Franz-Josef Dr. Niedernostheide
Hans-Joachim Dr. Schulze
Reiner Dr. Barthelmess
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004040523A priority Critical patent/DE102004040523B4/de
Priority to US11/207,525 priority patent/US7268079B2/en
Publication of DE102004040523A1 publication Critical patent/DE102004040523A1/de
Application granted granted Critical
Publication of DE102004040523B4 publication Critical patent/DE102004040523B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thyristors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Verfahren zur Herstellung wenigstens einer Feldzone (13) eines Halbleiterbauelementes mit folgenden Schritten:
– Bereitstellen eines Halbleiterkörpers (1), der einen Innenbereich (40), einen in lateraler Richtung des Halbleiterkörpers (1) an den Innenbereich (40) angrenzenden Randbereich (41) sowie eine erste Seite (10) aufweist, wobei der Halbleiterkörper (1) im Innenbereich (40) eine erste Halbleiterzone (12) eines ersten Leitungstyps und im Randbereich (41) wenigstens eine zweite Halbleiterzone (13) vom ersten Leitungstyp umfasst, wobei die zweite Halbleiterzone (13) eine bestimmte Abmessung (d13) in vertikaler Richtung des Halbleiterkörpers (1) aufweist und sich ausgehend von der ersten Seite (10) in den Halbleiterkörper (1) hinein erstreckt,
– strukturiertes Ätzen des Halbleiterkörpers (1) ausgehend von der ersten Seite (10) bis zu einer vorgegebenen Ätztiefe (t1) wenigstens im Randbereich (41), um die wenigstens eine zweite Halbleiterzone (13) teilweise zu entfernen und Ihre Dicke (d13) in vertikaler Richtung zu reduzieren.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung von Feldringen bei Halbleiterbauelementen wie beispielsweise Thyristoren, Dioden, MOSFETs oder IGBTs.
  • Halbleiterbauelemente der genannten Art weisen in der Regel einen pn-Übergang zwischen zwei komplementär zueinander dotierten Halbleiterbereichen auf. Dabei bildet sich im Bereich des pn-Übergangs eine Verarmungszone aus, die nur wenige freie Ladungsträger aufweist. Diese Verarmungszone wird auch als Sperrschicht oder als Raumladungszone bezeichnet. Je nachdem, ob der Übergang in Durchlass- oder in Sperrrichtung betrieben wird, verkleinert bzw. vergrößert sich die Raumladungszone.
  • In der Raumladungszone bildet sich ein elektrisches Feld aus, dessen Stärke von der an den Übergang angelegten Spannung abhängt. Insbesondere bei in Sperrrichtung betriebenem Übergang und einer hohen an den Übergang angelegten Sperrspannung kann das elektrische Feld der Raumladungszone sehr hohe Werte erreichen, was zu Spannungsdurchbrüchen im Halbleiterbauelement führen kann.
  • Der Verlauf des elektrischen Feldes ergibt sich aus dem Gradienten seines elektrischen Potentials und wird deshalb häufig anhand von Äquipotentiallinien, d. h. Linien, die Punkte gleichen (hier: elektrischen) Potentials verbinden, dargestellt.
  • Stellt man die sich in einem elektrischen Bauelement in einem bestimmten Zustand einstellenden elektrischen Verhältnisse anhand derartiger Äquipotentiallinien dar, so finden sich die Bereiche mit erhöhter Gefahr für Spannungsdurchbrüche dort, wo die Äquipotentiallinien sich stark verdichten.
  • Typischerweise entstehen derartige Bereiche mit erhöhter Gefahr für das Auftreten von Spannungsdurchbrüchen an Inhomogenitäten des Bauelementes wie beispielsweise an Ober- bzw. Grenzflächen, und dort insbesondere an Stellen mit Ecken, Kanten oder starken Krümmungen. Hierzu zählen insbesondere auch Halbleiterübergänge, wie sie z. B. bei der Herstellung dotierter Bereiche entstehen.
  • Die Gefahr für das Auftreten von Spannungsdurchbrüchen, durch die das Halbleiterbauelement zerstört oder zumindest beschädigt wird, ist insbesondere im Randbereich des Halbleiterbauelementes besonders hoch.
  • Zur Vermeidung solcher Probleme wurden für Planarstrukturen verschiedene Lösungsansätze entwickelt, um das elektrische Feld möglichst gleichmäßig innerhalb des Randbereiches abzubauen. Man spricht daher bei einer entsprechenden Anordnung auch von einem "Randabschluss" oder einer "Randstruktur".
  • Einer dieser Lösungsansätze sieht sogenannte "Feldringe" vor. Hierbei handelt es sich um wenigstens eine dotierte Zone des Halbleiterkörpers eines Halbleiterbauelementes, die in dessen Randbereich angeordnet ist und die den "Haupt- oder Lastübergang" ringförmig umgibt. Da jedoch das Prinzip einer Feldring-Anordnung nicht auf eine ringförmige Ausgestaltung der Feldringe beschränkt ist, werden diese verallgemeinernd im Folgenden als "Feldzonen" bezeichnet.
  • Typische Ausführungsbeispiele solcher Feldzonen-Anordnungen sind beispielsweise in B. Jayant Baliga: "Power Semiconductor Devices", Verlag PWS Publishing Company, Boston, 1996, Seite 82–99, dargestellt.
  • Die eingangs erwähnte Verdichtung der Äquipotentiallinien und damit einhergehend das Risiko eines Spannungsdurchbruchs im Halbleiter, das vor allem im Sperrzustand des Halbleiterbauelementes besteht, wird infolge einer Anbringung zusätzlicher Ladungen im Bereich der Feldzonen verringert.
  • 1 zeigt am Beispiel einer Diode eine typische Feldzonen-Anordnung gemäß dem Stand der Technik. Ein Abschnitt der Diode ist im Querschnitt dargestellt. Die Diode weist einen Halbleiterkörper 1 mit einem Innenbereich 40 und einem sich in lateraler Richtung an den Innenbereich 40 anschließenden Randbereich 41 auf.
  • Der Halbleiterkörper 1 umfasst eine im Innenbereich 40 angeordnete erste, p-dotierte Halbleiterzone 12, die den p-dotierten Emitter der Diode bildet, sowie eine Anzahl im Randbereich 41 angeordneter und in lateraler Richtung voneinander sowie von der ersten Halbleiterzone 12 beabstandeter zweiter Halbleiterzonen 13. Die Halbleiterzonen 13 stellen Feldringe bzw. Feldzonen der Diode dar.
  • Zwischen einer dritten Halbleiterzone 11, die die n-dotierte Basis der Diode darstellt, und der ersten Halbleiterzone 12 ist ein pn-Übergang ausgebildet, der einen Lastübergang der Diode bildet.
  • Die erste Halbleiterzone 12 sowie die zweiten Halbleiterzonen 13 wurden aus fertigungstechnischen Gründen während derselben Verfahrensschritte, d. h. dem Aufbringen einer strukturierten Dotiermaske und dem Einbringen dotierender Teilchen in den Halbleiterkörper unter Verwendung der Dotiermaske, gemeinsam hergestellt und erstrecken sich daher ausgehend von einer ersten Seite des Halbleiterkörpers 1 in vertikaler Richtung des Halbleiterkörpers 1 gleich tief in diesen hinein, d. h. die Abmessung d12 der ersten Halbleiterzone 12 in vertikaler Richtung des Halbleiterkörpers 1 und die Abmessung d13 der zweiten Halbleiterzonen 13 in vertikaler Richtung des Halbleiterkörpers 1 sind gleich.
  • Dieses Herstellungsverfahren weist den Nachteil auf, dass die Abmessung d13 und der Erstreckungsbereich der Feldzonen 13 in vertikaler Richtung des Halbleiterkörpers 1 durch die Abmessung d12 der ersten Halbleiterzone 12 in vertikaler Richtung des Halbleiterkörpers 1 vorgegeben ist.
  • Aus der WO 00/38242 A1 ist ein Leistungshalbleiterbauelement mit einem eine Grunddotierung aufweisenden Halbleiterkörper bekannt, in dem zur Ausbildung eines pn-Übergangs ein komplementär zur Grunddotierung dotierter Bereich angeordnet ist. An diesen Bereich schließt sich ein schwächer dotierter weiterer Bereich vom selben Leitungstyp an. Innerhalb des schwächer dotierten Bereichs erstreckt sich ein mit Dielektrikum gefüllter Graben ausgehend von der Oberfläche des Halbleiterkörpers in diesen hinein.
  • Die WO 02/49114 A2 zeigt einen Halbleiterkörper, der auf einer Seite einen erhabenen Abschnitt mit einer p-dotierten Zone aufweist, die mit einer schwach n-dotierten Zone einen innerhalb des erhabenen Abschnitts angeordneten pn-Übergang ausbildet. Die Vorderseite des in lateraler Richtung neben dem erhabenen Abschnitt angeordneten Bereichs des Halbleiterkörpers ist in vertikaler Richtung weiter von der Vorderseite des erhabenen Abschnitts beabstandet als der pn-Übergang. Der erhabene Abschnitt wird durch maskiertes Zurückätzen des Halbeiterkörpers hergestellt. In dem neben dem erhabenen Abschnitt angeordneten Bereich weist der Halbleiterkörper eine durch Implantation erzeugte, p-dotierte Randabschlusszone auf.
  • Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung wenigstens einer Feldzone bereitzustellen, bei dem die Abmessung und der Erstreckungsbereich der wenigstens einen Feldzone in vertikaler Richtung des Halbleiterkörpers eines Halbleiterbauelements, und damit auch zum Teil deren laterale bzw. seitliche Ausdehnung, flexibel eingestellt werden kann.
  • Diese Aufgabe wird erfindungsgemäß durch Verfahren gemäß den Ansprüchen 1 und 12 gelöst. Vorteilhafte Ausführungsformen und Weiterbildungen des erfindungsgemäßen Verfahrens sind Gegenstand von Unteransprüchen.
  • Bei einem ersten erfindungsgemäßen Verfahren zur Herstellung wenigstens einer Feldzone eines Halbleiterbauelementes wird zunächst ein Halbleiterkörper bereitgestellt. Der Halbleiterkörper weist einen Innenbereich, einen in lateraler Richtung des Halbleiterkörpers an den Innenbereich angrenzenden Randbereich sowie eine erste Seite auf. Des Weiteren umfasst der Halbleiterkörper im Innenbereich eine erste Halbleiterzone eines ersten Leitungstyps und im Randbereich wenigstens eine zweite Halbleiterzone ebenfalls vom ersten Leistungstyp. Die zweite Halbleiterzone weist eine bestimmte Abmessung in vertikaler Richtung des Halbleiterkörpers auf und erstreckt sich ausgehend von der ersten Seite in den Halbleiterkörper hinein.
  • Nach dem Bereitstellen eines derartigen Halbleiterkörpers wird dieser ausgehend von seiner ersten Seite wenigstens im Randbereich bis zu einer vorgegebenen Ätztiefe strukturiert geätzt, um die wenigstens eine zweite Halbleiterzone teilweise zu entfernen.
  • Durch das teilweise Entfernen der wenigstens einen zweiten Halbleiterzone, die einen Feldring bzw. eine Feldzone bildet, können deren Eigenschaften wie z. B. die Anzahl der Dotierstoffatome innerhalb der betreffenden Halbleiterzone oder deren Ausdehnung in vertikaler und lateraler Richtung des Halbleiterkörpers, gezielt eingestellt werden.
  • Gemäß einem weiteren erfindungsgemäßen Verfahren zur Herstellung wenigstens einer Feldzone eines Halbleiterbauelementes wird zunächst ebenfalls ein Halbleiterkörper bereitgestellt, der einen Innenbereich und einen in lateraler Richtung des Halbleiterkörpers an den Innenbereich angrenzenden Randbereich sowie eine erste Seite aufweist. In seinem Innenbereich umfasst der Halbleiterkörper eine erste Halbleiterzone eines ersten Leitungstyps, die eine bestimmt Abmessung in vertikaler Richtung des Halbleiterkörpers aufweist und sich ausgehend von der ersten Seite in den Halbleiterkörper hineinerstreckt.
  • Nach dem Bereitstellen des Halbleiterkörpers wird dieser wenigstens im Randbereich ausgehend von seiner ersten Seite bis zu einer vorgegebenen Ätztiefe geätzt, um den Halbleiterkörper teilweise zu entfernen.
  • Des Weiteren wird wenigstens eine zweite Halbleiterzone vom ersten Leitungstyp mit einer vorgegebenen Abmessung in vertikaler Richtung des Halbleiterkörpers durch Einbringen von Dotierstoffen in den Randbereich des Halbleiterkörpers erzeugt.
  • Bei diesem zweiten Verfahren werden die zweiten Halbleiterzonen, die die Feldzonen des Halbleiterbauelements bilden, unabhängig von der ersten Halbleiterzone hergestellt. Dadurch ist es möglich, die räumliche Anordnung und die Abmessung der wenigstens einen zweiten Halbleiterzone unabhängig von der ersten Halbleiterzone zu wählen.
  • Die erfindungsgemäßen Verfahren werden nachfolgend anhand von Zeichnungen beschrieben. In diesem zeigen:
  • 1 einen Abschnitt eines Halbleiterbauelements gemäß dem Stand der Technik im Querschnitt,
  • 2 einen Abschnitt eines Halbleiterbauelements, das erste und zweite Halbleiterzonen aufweist, die durch eine Implantation von Dotierstoffen in den Halbleiterkörper unter Verwendung einer strukturierten Dotiermaske und einem sich optional anschließenden Diffusionsschritt hergestellt wurden, im Querschnitt,
  • 3a den Abschnitt des Halbleiterbauelements gemäß 2, bei dem der Halbleiterkörper in seinem Randbereich mittels eines ätztechnischen Verfahrens unter Verwendung einer strukturierten Ätzmaske teilweise entfernt wurde, im Querschnitt,
  • 3b der Abschnitt des Halbleiterbauelements gemäß 3a nach dem Entfernen der strukturierten Ätzmaske im Querschnitt,
  • 4a der Abschnitt des Halbleiterbauelements entsprechend 3a, bei dem während des Ätzverfahrens die erste Halbleiterzone teilweise entfernt wurde,
  • 4b der Abschnitt des Halbleiterbauelements gemäß 4a nach dem Entfernen der Ätzmaske im Querschnitt,
  • 5 einen Abschnitt eines Halbleiterbauelements mit einem Innenbereich und einem Randbereich, wobei der Innenbereich eine erste Halbleiterzone aufweist, im Querschnitt,
  • 6 der Abschnitt des Halbleiterbauelements gemäß 5, bei dem der Halbleiterkörper nach dem Aufbringen einer strukturierten Ätzmaske in seinem Randbereich teilweise entfernt wurde, im Querschnitt,
  • 7 den Abschnitt des Halbleiterbauelements gemäß 6, bei dem nach dem Entfernen der strukturierten Ätzmaske eine Anzahl zweiter Halbleiterzonen unter Verwendung einer strukturierten Dotiermaske im Randbereich des Halbleiterkörpers erzeugt wurde, im Querschnitt,
  • 8 den Abschnitt des Halbleiterbauelements gemäß 7 nach dem Entfernen der strukturierten Dotiermaske im Querschnitt,
  • 9 einen Abschnitt eines Halbleiterbauelements entsprechend 6, bei dem während des ätztechnischen Verfahrens die zweite Halbleiterzone teilweise entfernt wurde, im Querschnitt,
  • 10 den Abschnitt des Halbleiterbauelements gemäß 9, bei dem nach dem Entfernen der Ätzmaske eine Anzahl zweiter Halbleiterzonen unter Verwendung einer strukturierten Dotiermaske erzeugt wurde, im Querschnitt, und
  • 11 den Abschnitt des Halbleiterbauelements gemäß 10 nach dem Entfernen der strukturierten Ätzmaske im Querschnitt.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
  • 2 zeigt einen Querschnitt durch einen Abschnitt der Randstruktur eines Halbleiterbauelements. Das Halbleiterbauelement weist einen Halbleiterkörper 1 mit einer ersten Seite 10 auf, auf die eine strukturierte Dotiermaske 21 aufgebracht ist. Durch das Einbringen dotierender Teilchen, von der ersten Seite 10 des Halbleiterkörpers 1 aus, beispielsweise durch die Implantation, wurden im Halbleiterkörper 1 unter Verwendung der strukturierten Dotiermaske 21 eine p-dotierte erste Halbleiterzone 12 sowie eine Anzahl ebenfalls p-dotierter zweiter Halbleiterzonen 13 geschaffen.
  • Nach einem optionalen Temperschritt, bei dem der Halbleiterkörper 1 auf eine erhöhte Temperatur gebracht wird, kommt es in Folge von Diffusionsvorgängen, bei denen sich die eingebrachten dotierenden Teilchen im Halbleiterkörper 1 ausbreiten, zu einer Vergrößerung des dotierten Gebiets, d. h. der ersten und zweiten Halbleiterzonen 12, 13 sowohl in lateraler als auch in vertikaler Richtung des Halbleiterkörpers 1. Dadurch sind die lateralen Abmessungen der ersten und zweiten Halbleiterzonen 12, 13 jeweils größer als die lateralen Abmessungen der Öffnungen der strukturierten Dotiermaske 21 in derselben lateralen Richtung des Halbleiterkörpers 1, wie dies in 2 dargestellt ist.
  • Nach dem Temperschritt weisen die erste Halbleiterzone 12 eine Dicke d12' und die zweiten Halbleiterzonen 13 Dicken d13' auf. Am Ende des Temperschrittes sind die Dicken d12' und d13' bevorzugt gleich groß. In diesem Fall erstrecken sich die erste Halbleiterzone 12 und die zweiten Halbleiterzonen 13 ausgehend von der ersten Seite 10 des Halbleiterkörpers 1 gleich weit in diesen hinein. Nach dem Entfernen der strukturierten Dotiermaske 21 wird auf die erste Seite 10 des Halbleiterkörpers 1 eine strukturierte Ätzmaske 22 aufgebracht. Die Ätzmaske 22 ist derart strukturiert, dass der Halbleiter körper bei dem nachfolgenden Ätzvorgang in seinem Randbereich 41 bis zu einer Ätztiefe t1 teilweise entfernt wird und dass die erste Halbleiterzone 12 vollständig erhalten bleibt. Die Ätzung erfolgt bevorzugt mittels eines nasschemischen Ätzverfahrens. Allerdings können auch trockenchemische Ätzverfahren oder andere Verfahren verwendet werden, die geeignet sind, Material des Halbleiterkörpers 1 abzutragen. Das Ergebnis dieses Ätzverfahrens ist in 3a dargestellt.
  • Nach dem Entfernen der strukturierten Ätzmaske 22, wie dies in 3b gezeigt ist, weist die erste Halbleiterzone 12 ihre endgültige Dicke d12 auf. Entsprechend weisen die zweiten Halbleiterzonen 13 ihre endgültigen Dicken d13 auf. Die Dicken d13 der zweiten Halbleiterzonen 13 sind kleiner als die Dicken d12 der ersten Halbleiterzone 12. Die ursprünglichen Dicken d13' der zweiten Halbleiterzonen 13 wurden durch das Ätzen des Halbleiterkörpers 1 um die Ätztiefe t1 auf die Dicken d13 reduziert. Damit ist die Summe aus der Ätztiefe t1 und der endgültigen Dicke d13 der zweiten Halbleiterzone 13 gleich der endgültigen Dicke d12 der ersten Halbleiterzone. Somit lassen sich die Eigenschaften der Feldringe bzw. Feldzonen, die durch die zweiten Halbleiterzonen 13 gebildet sind, durch geeignete Wahl der Ätztiefe t1 in weiten Grenzen beeinflussen.
  • 4a zeigt einen Abschnitt eines Halbleiterbauelements entsprechend 3a, wobei der Halbleiterkörper 1 durch das Ätzverfahren nicht nur in seinem Randbereich 41, sondern auch in seinem Innenbereich 40, insbesondere im Bereich der ersten Halbleiterzone 12, teilweise entfernt wurde.
  • 4b zeigt den Abschnitt des Halbleiterbauelements gemäß 4a nach dem Entfernen der Dotiermaske 22. Durch das teilweise ätztechnische Entfernen der ersten Halbleiterzone 12 können auch deren Eigenschaften angepasst werden. Durch das teilweise Entfernen der ersten Halbleiterzone 12 werden Ladungen aus der p-dotierten Wanne entfernt, was zu einer geringeren Dichte der Äquipotentiallinien und damit zu einer reduzierten Feldstärke im Bereich der p-dotierten Wanne 12 führt.
  • Die Anzahl der mittels des anhand der 2 bis 4b beschriebenen Verfahrens verkleinerten zweiten Halbleiterzonen 13 ist prinzipiell beliebig. Insbesondere ist es auch möglich, unterschiedlich dicke zweite Halbleiterzonen 13 herzustellen. Beispielsweise kann die Dicke d13 einer zweiten Halbleiterzone 13 abhängig von deren Abstand von der ersten Halbleiterzone 12 in lateraler Richtung des Halbleiterkörpers 1 gewählt werden. Die Dicke d13 der zweiten Halbleiterzonen 13 kann dabei mit wachsendem Abstand in lateraler Richtung des Halbleiterkörpers 1 insbesondere zu- oder abnehmen.
  • Mittels dem gezeigten ersten Verfahren lassen sich auch die Abmessungen der zweiten Halbleiterzonen 13 in lateraler Richtung des Halbleiterkörpers 1 reduzieren, da diese ausgehend der ersten Seite 10 des Halbleiterkörpers 1, wo ihre Abmessungen in lateraler Richtung des Halbleiterkörpers 1 am größten sind, geätzt werden.
  • Im Folgenden wird das zweite erfindungsgemäße Verfahren anhand der 5 bis 11 erläutert.
  • Wie in 5 gezeigt, wird zunächst ein Halbleiterkörper 1 bereitgestellt. Der Halbleiterkörper 1 weist einen Innenbereich 40 sowie einen sich in lateraler Richtung des Halbleiterkörpers 1 an den Innenbereich 40 anschließenden Randbereich 41 auf. In seinem Innenbereich 40 umfasst der Halbleiterkörper 1 eine erste p-dotierte Halbleiterzone 12, die sich ausgehend von einer ersten Seite 10 des Halbleiterkörpers 1 in den Halbleiterkörper 1 hineinerstreckt. Die erste Halbleiterzone 12 weist eine Dicke d12, d. h. ihre Abmessung in vertikaler Richtung des Halbleiterkörpers 1, auf.
  • Wie im Ergebnis in 6 dargestellt ist, wird der Halbleiterkörper 1 nach seiner Bereitstellung auf seiner ersten Seite 10 mit einer strukturierten Ätzmaske 22 versehen, die den Innenbereich 40, insbesondere die erste Halbleiterzone 12, abdeckt. Bei einem Ätzschritt wird der Halbleiterkörper 1 ausgehend von seiner ersten Seite 10 an den nicht von der Ätzmaske bedeckten Bereichen bis zu einer Ätztiefe t1 geätzt. Die Ätzung kann sich dabei vollständig über den Außenbereich 41 erstrecken. Ebenso ist es jedoch möglich, dass der Außenbereich 41 strukturiert geätzt wird. Die erste Seite 10 des Halbleiterkörpers 1 ist nach dem Ätzvorgang bevorzugt stufig ausgebildet.
  • Nach dem Entfernen der Ätzmaske 22 wird auf die erste Seite 10 des Halbleiterkörpers 1 eine strukturierte Dotiermaske 21 aufgebracht. Die strukturierte Dotiermaske 21 weist zumindest im Außenbereich 41 eine oder mehrere Aussparungen auf, durch die Dotierstoffe mittels eines Implantationsschrittes ausgehend von der ersten Seite 10 in den Halbleiterkörper 1 eingebracht werden.
  • Nach einem Temperschritt, bei dem der Halbleiterkörper 1 auf eine erhöhte Temperatur aufgeheizt wird, kann es infolge von Diffusionsvorgängen – zu einer Ausbreitung der implantierten Gebiete – wie bereits anhand von 2 erläutert – kommen. Nach dem Temperschritt, sofern ein solcher vorgesehen ist, weisen die erste Halbleiterzone 12 und die zweiten Halbleiterzonen 13, wie in 6 gezeigt, ihre endgültigen Dicken d12 bzw. d13 auf. Die Temperatur während des optionalen Temperschrittes beträgt vorzugsweise wenigstens 800°C bei Verwendung von Bor als Dotierstoffmaterial.
  • Wie anhand von 7 dargestellt ist, sind die Abmessungen der zweiten Halbleiterzonen 13 in lateraler Richtung des Halbleiterkörpers 1 größer als die Abmessungen der betreffenden Öffnungen der Dotiermaske 21 in derselben lateralen Richtung.
  • Optional kann die Dotiermaske 21 auch in ihrem Innenbereich 40, insbesondere im Bereich der zweiten Halbleiterzone 12 Aussparungen aufweisen, durch die bei dem vorgenannten Im plantationsschritt auch in den Innenbereich 40, insbesondere in die erste Halbleiterzone 12, Dotierstoffe eingebracht werden. Damit lässt sich das Dotierungsprofil bzw. die Dotierstoffmenge im Innenbereich 40 bzw. in der ersten Halbleiterzone 12 einstellen. Die fertig prozessierte Randstruktur des Halbleiterbauelements gemäß 7 nach dem Entfernen der Dotiermaske 21 ist in 8 dargestellt.
  • 9 zeigt ein Halbleiterbauelement entsprechend 6 im Querschnitt, wobei die Ätzmaske 22 im Innenbereich 40, insbesondere im Bereich der ersten Halbleiterzone 12, Aussparungen aufweist, so dass bei dem bereits anhand von 6 geschilderten Ätzverfahren der Halbleiterkörper 1 auch im Innenbereich, bevorzugt im Bereich der ersten Halbleiterzone 12, teilweise entfernt wird.
  • 10 zeigt das Halbleiterbauelement gemäß 9, bei dem nach dem Entfernen der Ätzmaske 22 eine strukturierte Dotiermaske 21 auf die erste Seite 10 des Halbleiterkörpers 1 aufgebracht wurde. Die Dotiermaske 21 weist zumindest im Außenbereich 41 des Halbleiterkörpers 1 eine oder mehrere Öffnungen auf, durch die Dotierstoffe wie z. B. das p-dotierende Bor, in den Halbleiterkörper 1 eingebracht werden. Nach einem Temperschritt, bei dem der Halbleiterkörper 1 auf eine erhöhte Temperatur gebracht wird, dehnen sich in Folge von Diffusionsvorgängen die implantierten Bereiche des Halbleiterkörpers in lateraler und vertikaler Richtung des Halbleiterkörpers 1 aus, so dass letztlich die erste Halbleiterzone 12 und die zweiten Halbleiterzonen 13 wie in 10 gezeigt vorliegen.
  • Da die zweiten Halbleiterzonen 13 unabhängig von der ersten Halbleiterzone 12 hergestellt wurden, kann deren Eindringtiefe t13 unabhängig von der entsprechenden Eindringtiefe t12 der ersten Halbleiterzone 12 gewählt werden. Dabei beziehen sich die Eindringtiefen t12, t13 jeweils auf die in 5 dargestellte, d. h. auf die noch nicht geätzte erste Seite 10 des Halbleiterkörpers 1.
  • Mit diesem Verfahren ist es möglich, die Eindringtiefen t13 der zweiten Halbleiterzonen 13 kleiner oder gleich, bevorzugt größer als die Eindringtiefe t12 der ersten Halbleiterzone 12 zu wählen.
  • Die einzelnen zweiten Halbleiterzonen 13 können untereinander sowohl die gleiche als auch unterschiedliche Eindringtiefen t13 aufweisen. Beispielsweise kann die Eindringtiefe t13 einer zweiten Halbleiterzone 13 umso größer oder umso kleiner gewählt sein, je weiter diese von der ersten Halbleiterzone 12 in lateraler Richtung des Halbleiterkörpers 1 entfernt ist.
  • In entsprechender Weise können auch die endgültigen Dicken d13 der zweiten Halbleiterzonen 13 gleich oder unterschiedlich sein und beispielsweise von deren Abstand von der ersten Halbleiterzone 12 in lateraler Richtung des Halbleiterkörpers 1 abhängen und z. B. mit wachsendem Abstand zu- oder abnehmen.
  • 11 zeigt einen Abschnitt des Halbleiterbauelements gemäß 10 nach dem Entfernen der strukturierten Dotiermaske 21. Die anhand der 2, 7 und 10 erläuterten Temperschritte können sowohl – wie dargestellt – vor, jedoch auch nach dem Entfernen der Dotiermaske 21 durchgeführt werden.
  • Dadurch, dass die zweiten Halbleiterzonen 13 mittels dem anhand der in den 1 bis 11 beschriebenen Verfahren unabhängig von der ersten Halbleiterzone 12 erzeugt werden, ist es möglich, den Abstand benachbarter zweiter Halbleiterzonen 13 in lateraler Richtung des Halbleiterkörpers 1 gegenüber dem Stand der Technik zu reduzieren, da die durch den Temperschritt bedingte laterale Vergrößerung einer zweiten Halbleiterzone 13 infolge von Diffusion von deren Dicke in verti kaler Richtung des Halbleiterkörpers 1 abhängt. Werden für die zweiten Halbleiterzonen 13 nur geringe Dicken d13 gewählt, so gehen damit auch geringe Abmessungen in lateraler Richtung der betreffenden Halbleiterzonen 13 einher. Somit können mittels der erfindungsgemäßen Verfahren bei einer vorgegebenen Breite des Randbereiches 41 mehr zweite Halbleiterzonen 13 in den Randbereich 41 eingebracht werden als mit einem Verfahren gemäß dem Stand der Technik.
  • Bauelementsimulationen am Beispiel einer 1700 V-Diode haben ergeben, dass die statische Durchbruchspannung von 2150 V auf 2625 V angehoben werden kann, wenn man die Anzahl der zweiten Halbleiterzonen 13 von drei nach konventionellem Design in der hier vorgeschlagenen Weise auf fünfzehn erhöht.
  • Der erste Leitungstyp der mittels der vorangehend beschriebenen Verfahren hergestellten Feldzonen bzw. Feldringe kann sowohl vom Leitungstyp n als auch vom Leitungstyp p sein. Eine Feldzone bzw. ein Feldring ist bevorzugt in eine komplementär dotierte dritte Halbleiterzone 11 eingebettet, so dass zwischen der zweiten Leitungszone und der dritten Halbleiterzone ein pn-Übergang ausgebildet ist.
  • Die erfindungsgemäßen Verfahren lassen sich insbesondere zur Herstellung von zweiten Feldzonen 13 bei einer Diode anwenden, bei dem die erste Halbleiterzone 12 den p-dotierten Emitter der Diode bildet.
  • Wenngleich die vorliegende Erfindung anhand einer Diode beschrieben wurde, sei darauf hingewiesen, dass das Verfahren selbstverständlich nicht auf die Herstellung von Randabschlüssen für Dioden beschränkt ist, sondern bei der Herstellung von Randabschlüssen beliebiger vertikaler Leistungsbauelemente, insbesondere Thyristoren, IGBTs oder MOSFETs angewendet werden kann.
  • Die erste p-dotierte Halbleiterzone 12 bildet bei einer Diode dessen p-Emitter. Bei einem Thyristor bildet die zuvor erläuterte erste Halbleiterzone 12 dessen p-Basis, in der in hinlänglich bekannter Weise ein n-dotierter Emitter (in den Figuren nicht dargestellt, angeordnet ist. Die zuvor erläuterte n-dotierte Halbleiterzone 11 bildet bei einem Thyristor dessen n-Basis.
  • Bei einem IGBT bildet die erste Halbleiterzone dessen p-Basis oder Body-Zone, in der in hinlänglich bekannter Weise ein n-dotierter Emitter (in den Figuren nicht dargestellt) angeordnet ist. Die zuvor erläuterte n-dotierte Halbleiterzone 11 bildet bei einem IGBT dessen n-Basis bzw. dessen Driftzone.
    • 1
    Halbleiterkörper
    10
    Erste Seite des Halbleiterkörpers
    11
    Dritte Halbleiterzone
    12
    Erste Halbleiterzone
    13
    Zweite Halbleiterzone
    21
    Dotiermaske
    22
    Ätzmaske
    31
    Lastübergang
    40
    Innenbereich
    41
    Randbereich
    d12'
    Abmessung der ersten Halbleiterzone in vertikaler Richtung des Halbleiterkörpers nach Temperschritt
    d13'
    Abmessung der zweiten Halbleiterzone in vertikaler Richtung des Halbleiterkörpers nach Temperschritt
    d12
    endgültige Abmessung der ersten Halbleiterzone in vertikaler Richtung des Halbleiterkörpers
    d13
    endgültige Abmessung der zweiten Halbleiterzone in vertikaler Richtung des Halbleiterkörpers
    t1
    Ätztiefe
    t12
    Eindringtiefe der ersten Halbleiterzone
    t13
    Eindringtiefe der zweiten Halbleiterzonen

Claims (23)

  1. Verfahren zur Herstellung wenigstens einer Feldzone (13) eines Halbleiterbauelementes mit folgenden Schritten: – Bereitstellen eines Halbleiterkörpers (1), der einen Innenbereich (40), einen in lateraler Richtung des Halbleiterkörpers (1) an den Innenbereich (40) angrenzenden Randbereich (41) sowie eine erste Seite (10) aufweist, wobei der Halbleiterkörper (1) im Innenbereich (40) eine erste Halbleiterzone (12) eines ersten Leitungstyps und im Randbereich (41) wenigstens eine zweite Halbleiterzone (13) vom ersten Leitungstyp umfasst, wobei die zweite Halbleiterzone (13) eine bestimmte Abmessung (d13) in vertikaler Richtung des Halbleiterkörpers (1) aufweist und sich ausgehend von der ersten Seite (10) in den Halbleiterkörper (1) hinein erstreckt, – strukturiertes Ätzen des Halbleiterkörpers (1) ausgehend von der ersten Seite (10) bis zu einer vorgegebenen Ätztiefe (t1) wenigstens im Randbereich (41), um die wenigstens eine zweite Halbleiterzone (13) teilweise zu entfernen und Ihre Dicke (d13) in vertikaler Richtung zu reduzieren.
  2. Verfahren nach Anspruch 1, bei dem die erste Halbleiterzone (12) beim strukturierten Ätzen des Halbleiterkörpers (1) vollständig erhalten bleibt.
  3. Verfahren nach Anspruch 1, bei dem die erste Halbleiterzone (12) durch das strukturierte Ätzen abschnittweise entfernt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem das Ätzen des Halbleiterkörpers (1) unter Verwendung einer auf die erste Seite (10) aufgebrachten strukturierten Ätzmaske (22) erfolgt.
  5. Verfahren nach Anspruch 4, bei dem die strukturierte Ätzmaske (22) nach dem Ätzen zumindest abschnittweise von der ersten Seite (10) entfernt wird.
  6. Verfahren nach einem der vorangehenden Ansprüche, bei dem die Ätztiefe (t1) geringer ist als die vertikale Dicke (d13) der wenigstens einen zweiten Halbleiterzone (13).
  7. Verfahren nach einem der vorangehenden Ansprüche, bei dem jede der wenigstens einen zweiten Halbleiterzonen (13) dieselbe vertikale Dicke (d13) aufweist.
  8. Verfahren nach einem der vorangehenden Ansprüche, bei dem die wenigstens eine zweite Halbleiterzone (13) als floatend ausgebildete Halbleiterzone hergestellt wird.
  9. Verfahren nach einem der vorangehenden Ansprüche, bei dem die wenigstens eine zweite Halbleiterzone (13) ringförmig ausgebildet und um die erste Halbleiterzone (12) herum angeordnet wird.
  10. Verfahren nach einem der vorangehenden Ansprüche, bei dem der erste Leitungstyp p-leitend gewählt ist.
  11. Verfahren nach einem der Ansprüche 1 bis 9, bei dem der erste Leitungstyp n-leitend gewählt ist.
  12. Verfahren zur Herstellung wenigstens einer Feldzone (13) eines Halbleiterbauelementes mit folgenden Schritten: – Bereitstellen eines Halbleiterkörpers (1), der einen Innenbereich (40), einen in lateraler Richtung des Halbleiterkörpers (1) an den Innenbereich (40) angrenzenden Randbereich (41) sowie eine erste Seite (10) aufweist, wobei der Halbleiterkörper (1) im Innenbereich (40) eine erste Halbleiterzone (12) eines ersten Leitungstyps umfasst, die eine bestimmte Abmessung (d12) in vertikaler Richtung des Halbleiterkörpers (1) aufweist und sich ausgehend von der ersten Seite (10) in den Halbleiterkörper (1) hinein erstreckt, – Strukturiertes Ätzen des Halbleiterkörpers (1) wenigstens im Randbereich (41) ausgehend von der ersten Seite (10) bis zu einer vorgegebenen Ätztiefe (t1) derart, dass die erste Halbleiterzone (12) vollständig erhalten bleibt, – Erzeugen wenigstens einer zweiten Halbleiterzone (13) vom ersten Leitungstyp mit einer vorgegebenen Abmessung (d13) in vertikaler Richtung des Halbleiterkörpers (1) durch Einbringen von Dotierstoffen in den Randbereich des Halbleiterkörpers (1), wobei die Abmessung (d13) der zweiten Halbleiterzone (13) größer oder gleich der Differenz zwischen der Abmessung (d12) der ersten Halbleiterzone (13) in der vertikalen Richtung des Halbleiterkörpers (1) und der Ätztiefe (t1) gewählt wird, – Erhitzen des Halbleiterkörpers (1) nach dem Einbringen der Dotierstoffe auf mehr als 800°C.
  13. Verfahren nach Anspruch 12, bei dem das Ätzen des Halbleiterkörpers (1) unter Verwendung einer auf die erste Seite (10) aufgebrachten strukturierten Ätzmaske (22) erfolgt.
  14. Verfahren nach Anspruch 13, bei dem die strukturierte Ätzmaske (22) nach dem Ätzen zumindest abschnittweise von der ersten Seite (10) entfernt wird.
  15. Verfahren nach einem der Ansprüche 12 bis 14, bei dem das Einbringen von Dotierstoffen in den Halbleiterkörper (1) ausgehend von der ersten Seite (10) unter Verwendung einer auf die erste Seite (10) aufgebrachten strukturierten Dotiermaske (21) erfolgt.
  16. Verfahren nach Anspruch 15, bei dem die strukturierte Dotiermaske (21) nach dem Einbringen der Dotierstoffe zumindest abschnittweise von der ersten Seite (10) entfernt wird.
  17. Verfahren nach einem der Ansprüche 12 bis 16, bei dem die wenigstens eine zweite Halbleiterzone (13) als floatend ausgebildete Halbleiterzone hergestellt wird.
  18. Verfahren nach einem der Ansprüche 12 bis 17, bei dem die wenigstens eine zweite Halbleiterzone (13) ringförmig ausgebildet und um die erste Halbleiterzone (12) herum angeordnet wird.
  19. Verfahren nach einem der Ansprüche 12 bis 18, bei dem der erste Leitungstyp p-leitend gewählt ist.
  20. Verfahren nach einem der Ansprüche 12 bis 18, bei dem der erste Leitungstyp n-leitend gewählt ist.
  21. Verfahren nach Anspruch 11 oder 20, bei dem das Halbleiterbauelement ein Thyristor ist und bei dem die erste Halbleiterzone (12) die p-dotierte Basis des Thyristors bildet.
  22. Verfahren nach Anspruch 11 oder 20, bei dem das Halbleiterbauelement ein IGBT ist und bei dem die erste Halbleiterzone (12) die p-Basis oder Body-Zone des IGBT bildet.
  23. Verfahren nach Anspruch 11 oder 20, bei dem das Halbleiterbauelement eine Diode ist und bei dem die erste Halbleiterzone (12) den p-Emitter der Diode bildet.
DE102004040523A 2004-08-20 2004-08-20 Verfahren zur Herstellung von Feldringen Expired - Fee Related DE102004040523B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102004040523A DE102004040523B4 (de) 2004-08-20 2004-08-20 Verfahren zur Herstellung von Feldringen
US11/207,525 US7268079B2 (en) 2004-08-20 2005-08-19 Method for fabricating a semiconductor having a field zone

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004040523A DE102004040523B4 (de) 2004-08-20 2004-08-20 Verfahren zur Herstellung von Feldringen

Publications (2)

Publication Number Publication Date
DE102004040523A1 DE102004040523A1 (de) 2006-02-23
DE102004040523B4 true DE102004040523B4 (de) 2008-10-02

Family

ID=35721542

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004040523A Expired - Fee Related DE102004040523B4 (de) 2004-08-20 2004-08-20 Verfahren zur Herstellung von Feldringen

Country Status (2)

Country Link
US (1) US7268079B2 (de)
DE (1) DE102004040523B4 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008098530A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 半導体装置の製造方法
DE102006055151B4 (de) * 2006-11-22 2011-05-12 Infineon Technologies Austria Ag Halbleiterbauelement mit Halbleiterzone sowie Verfahren zu dessen Herstellung
EP2118933A1 (de) * 2007-01-10 2009-11-18 Freescale Semiconductor, Inc. Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
US20110084332A1 (en) * 2009-10-08 2011-04-14 Vishay General Semiconductor, Llc. Trench termination structure
WO2012137412A1 (ja) * 2011-04-05 2012-10-11 三菱電機株式会社 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5975658A (ja) * 1982-10-25 1984-04-28 Nec Corp 高耐圧半導体装置
WO2000038242A1 (de) * 1998-12-18 2000-06-29 Infineon Technologies Ag Leistungshalbleiterbauelement
WO2002049114A2 (en) * 2000-12-12 2002-06-20 The Kansai Electric Power Co., Inc. High withstand voltage semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110763A (en) * 1997-05-22 2000-08-29 Intersil Corporation One mask, power semiconductor device fabrication process
US6162695A (en) * 1999-08-18 2000-12-19 Taiwan Semiconductor Manufacturing Company Field ring to improve the breakdown voltage for a high voltage bipolar device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5975658A (ja) * 1982-10-25 1984-04-28 Nec Corp 高耐圧半導体装置
WO2000038242A1 (de) * 1998-12-18 2000-06-29 Infineon Technologies Ag Leistungshalbleiterbauelement
WO2002049114A2 (en) * 2000-12-12 2002-06-20 The Kansai Electric Power Co., Inc. High withstand voltage semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
B.J. Baliga: Power Semiconductor Devices. PWS Publishing Company, Boston 1996, S. 82-99 *

Also Published As

Publication number Publication date
US20060051923A1 (en) 2006-03-09
DE102004040523A1 (de) 2006-02-23
US7268079B2 (en) 2007-09-11

Similar Documents

Publication Publication Date Title
DE60225768T2 (de) LDMOS-Feldeffekttransistoren
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE112012004043B4 (de) Halbleitereinrichtung
DE102015204636B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE112013005062B4 (de) Siliciumcarbid-Halbleitereinrichtung und Herstellungsverfahren einer solchen
DE112017000297T5 (de) Halbleiterbauteil und Herstellungsverfahren eines Halbleiterbauteils
DE102012111503B4 (de) Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
DE112012000755T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung
DE102018203693A1 (de) Halbleitervorrichtung
DE102014218903A1 (de) Halbleitereinrichtung
DE112012004579T5 (de) Halbleitervorrichtung
DE102005059534A1 (de) Halbleitervorrichtung und Herstellungsverfahren der gleichen
DE19526183C1 (de) Verfahren zur Herstellung von mindestens zwei Transistoren in einem Halbleiterkörper
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE112011100533T5 (de) Halbleitervorrichtung
DE102018124708B4 (de) Schaltelement und Verfahren zum Herstellen desselben
DE102014114312A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102013217850A1 (de) Siliziumcarbid-Halbleitervorrichtung
DE112018003459T5 (de) Halbleitervorrichtung und verfahren zum herstellen derselben
DE102014013947A1 (de) Halbleiterbauelement
DE102021113288A1 (de) Leistungshalbleitervorrichtung und verfahren zu dessen herstellung
EP0853819B1 (de) Mos-transistor mit hoher ausgangsspannungsfestigkeit
DE102014107721B4 (de) Leistungshalbleiter und zugehöriges Herstellungsverfahren
DE102004040523B4 (de) Verfahren zur Herstellung von Feldringen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee