JP2006049896A - ハイパフォーマンスメタライゼーションキャップ層 - Google Patents

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Abstract

【課題】 ハイパフォーマンスメタライゼーションキャップ層を提供する。
【解決手段】 非導電性のキャップ層を有する半導体デバイス１００の、第一金属成分からなる非導電性のキャップ層１１２は、導電線と導電線間の絶縁材料上の、第一窒化金属、第一酸化金属、或いは、酸窒化金属からなる。界面領域１１４は、導電線の上表面上に形成され、界面領域１１４は、キャップ層の金属成分を含む。キャップ層１１２は、導電線中の導電材料が、近接する絶縁材料層中に移動、或いは、拡散するのを防止する。キャップ層１１２は、エッチ停止層としても機能する。
【選択図】 図４ｃ

Description

本発明は、半導体デバイスの製造方法に関するものであって、特に、半導体デバイスの導電線上に、キャップ層を形成する方法に関するものである。
半導体デバイスは、多くの電子アプリケーションに用いられている。半導体デバイスは、半導体ワークピース、或いは、ウエハ上に、一つ、或いは、それ以上の導電層、絶縁層、及び、半導体層を、成膜、パターン化、及び、エッチングすることにより製造される。半導体デバイスは、例えば、集積回路IC金型上に形成されるアナログ、或いは、デジタル回路、メモリデバイス、ロジック回路、周辺サポートデバイス、或いは、それらの組み合わせからなる。
より小さいICを提供し、高速化、低消費電力化等のパフォーマンスを改善するために、半導体産業は、集積回路の小型化、或いは、縮小化の趨勢にある。アルミニウム、及び、アルミニウム合金が、集積回路中の導電線の材料として、従来では最もよく使用されていていたが、現在では、抵抗が少ない、導電性が高い、融点が高いなどのメリットがあるので、銅が使用される傾向にある。半導体デバイス製造に用いられる材料の他の変化としては、導電線間の絶縁材料は、二酸化ケイ素から、低誘電率材料が使用されるようになったことである。低誘電率材料の誘電率（k）は、二酸化ケイ素の誘電率より低く、約４．０〜４．５である。
半導体デバイスの導電線材料と絶縁材料の変化は、製造プロセスに新しい挑戦をもたらした。例えば、銅は酸化しやすく、隣接する絶縁材料中に拡散する。特に、低誘率材料、或いは、他の多孔性絶縁体が、層間誘電（ILD）材料として用いられる時に顕著である。
銅の拡散と、他の金属が、近接する絶縁層に転移、及び、汚染するのを防止するため、バリア層、或いは、キャップ層が、拡散防止のために用いられる。例えば、Huらによる２００３年８月４日のApplied Physics Lettersの、“様々なキャップによりコートされた銅相互連接の銅エレクトロマイグレーション寿命の比較”で記述されるように、下導電線と同じパターンを有するSiNx、SiCxNyHz、及び、Ta／TaNの2層膜は、エッチ停止層、及び、拡散バリアとして用いられる。他には、下のリセスを有する導電線と同じパターンを有する金属キャップ層を提供するソリューションが提供され、Ningにより２００４年３月２３日に発表された米国特許第６７０９８７４号で記述されるように、金属キャップ層は、W、Ti、TiN、Ta、TaN、TiW、Al、CoWP、或いは、CoPからなる。Lowらによる２００４年１月２０日の米国特許第６６８０５００号でも、SiN、SiO2からなる絶縁キャップ層が提案されている。２００３年のKoらによる“ハイパフォーマンス／信頼性のCuと選択的CoWPキャップの相互接続”というタイトルのVLSI技術ダイジェストにも、導電線上のCoWPの選択的な形成が記されている。
技術的に、導電線材料の近接する絶縁材料への表面マイグレーションと拡散を防止する改善方法が必要である。
米国特許第６７０９８７４号 米国特許第６６８０５００号 Ko et al. "High Performance/reliability Cu Interconnect with Selective CoWP Cap" 2003 Symposium on VLSI Technology Digest of Technical Papers. Hu et al. "Comparison of Cu Electromigration Lifetime in Cu Interconnects Coated With Various Caps" Applied Physics Letters 4.2003
上述の問題を解決するため、本発明は、ハイパフォーマンスメタライゼーションキャップ層を提供することを目的とする。
上述の問題は、導電線と導電線がその中に形成される絶縁層上に、被覆層として成膜されるキャップ層を提供して改善される。キャップ層は非導電性で、且つ、非導電性、或いは、絶縁状態の金属成分、例えば、酸化金属、窒化金属、酸窒化金属、或いは、それらの組み合わせからなる。界面領域は、キャップ層内に形成され、導電線に隣接する。
本発明の好ましい具体例によると、半導体デバイスは、ワークピースと、ワークピース上の第一絶縁層と、第一絶縁層中の少なくとも一つの第一導電線と、第一絶縁層と少なくとも一つの第一導電線上の第一キャップ層と、からなる。第一キャップ層は、非導電性で、少なくとも一つの第一金属成分からなる。
本発明の好ましい具体例によると、半導体デバイスは、ワークピースと、ワークピース上の第一絶縁層と、第一絶縁層中に形成された少なくとも一つの第一導電線と、第一絶縁層と前記少なくとも一つの第一導電線上の第一キャップ層と、からなる。第一キャップ層は、MOx Nyからなり、Mは少なくとも一つの第一金属素子からなる。
本発明のもう一つの好ましい具体例によると、半導体デバイスの製造方法は、ワークピースを提供する工程と、ワークピース上に第一絶縁層を形成する工程と、第一絶縁層に、少なくとも一つの第一導電線を形成する工程と、第一絶縁層と少なくとも一つの第一導電線上に、第一キャップ層を形成する工程と、からなる。第一キャップ層の形成は、第一金属からなる非導電材料を形成する工程を含む。
本発明の好ましい実施例の長所は、半導体デバイスの導電線に用いる銅と他の金属の表面拡散を抑制するキャップ層を提供することである。キャップ層の形成は、現在の製造プロセス中で容易に実行でき、ハイパフォーマンスで、高歩留りの集積回路装置が得られる。キャップ層により、信頼性が改善された導電線構造の製造方法が得られる。キャップ層は、バリア層として機能し、金属が導電線から、隣接する絶縁材料層に拡散するのを防止し、また、例えば、ダマシンプロセスのエッチ停止層としても機能する。キャップ層は、導電線のエレクトロマイグレーション耐性を増加させる。下の導電線上のキャップ層の任意の界面領域は、導電性、或いは、非導電性で、キャップ層と導電線との接着性を改善することにより、構造に、強いローバスト性を提供する。
公知の導電線のキャップ層は、導電線とキャップ層の界面で、信頼問題を生じるという弱点がある。不良解析は、SiCxNyHz等の公知のキャップ層は、弱い表面拡散経路となり、格子拡散や粒界拡散経路より小さい活性化エネルギーを有することを示す。
銅相互接続エレクトロマイグレーションの実効活性化エネルギーは、銅の表面拡散エネルギーに非常に近いことが分かっている。高温（２５０〜３５０℃）加速試験と、特に、典型的な半導体デバイスの約１００℃で動作でのダマシンプロセスの特徴により、銅の表面拡散経路は、より臨界的であり、銅の格子拡散や粒界拡散経路より、信頼性に支配的影響を有することが分かっている。
半導体デバイスは、更に小さいゲートサイズに縮小されて、銅のダマシン相互接続の層数は増え続ける。例えば、１０層、或いは、さらに多層の銅の相互接続が、半導体デバイス設計に用いられる。弱い表面拡散経路を有する公知のキャップ層は、デバイスがストレスにされられた後、キャップ層界面でボイドが発生しやすい傾向があり、半導体デバイスの信頼性の問題を引き起こす。
本発明の具体例は、確固たる銅信頼性と表面拡散経路を抑制するチップ製造プロセスを提供し、ハイパフォーマンス、高歩留りの集積回路を達成する。本発明の好ましい具体例は、シングルダマシンプロセス、サブトラクティブエッチプロセスとデュアルダマシンプロセスで記述され、その後、実験テスト結果が考察される。
図１〜図４ｃは、シングルダマシン製造プロセスに取り入れられる本発明の好ましい具体例による断面図である。図１を参照すると、ワークピース１０２が提供される。ワークピース１０２は、シリコン、或いは、絶縁層により被覆される他の半導体材料からなる半導体基板からなる。ワークピース１０２は、図示されない他のアクティブ素子、或いは、回路も含んでいる。ワークピース１０２は、単結晶シリコン上に、シリコン酸化膜を有する。ワークピース１０２は、他の導電層、或いは、他の半導体素子、例えば、トランジスタ、ダイオード、等を有する。化合物半導体、GaAs、InP、Si／Ge、或いは、SiC等が、シリコンの場所に用いられる。
第一絶縁層１０４がワークピース１０２上に形成される。第一絶縁層１０４は、シリコン酸化膜、或いは、二酸化物等の誘電材料からなり、誘電率は約４．０である。更に好ましくは、第一絶縁層１０４は、誘電率（k）が４．０（或いは、二酸化シリコンの誘電率）以下の低誘電率材料からなる。低誘電率材料は、Applied Materials社のBlack Diamond（登録商標）のようなダイヤモンド状カーボン、フッ化珪酸塩ガラス(FSG)、SiOxCy、スピンオンガラス、スピンオンポリマー、Dow Chemical社のSILK（登録商標）、Trikon Technologies社のOrion（登録商標）、Honeywell社のFLAME（登録商標）、JSR Micro社のLKD（低K誘電）、シリコン炭素材料、それらの化合物、及び／又は、それらの組み合わせである。第一絶縁層１０４は、一つ、或いは、それ以上の低k材料の組み合わせ、或いは、シリコン酸化膜からなる。第一絶縁層１０４は、他の厚さでもよいが、好ましくは、厚さ約３０００Åである。
第一絶縁層１０４は、図２で示されるように、パターン１０６により、少なくとも一つの第一導電線のためにパターンされる。パターン１０６は、長くて厚いトレンチ、つまり直線、或いは、曲線、或いは、折れ曲がるか、他のパターンからなる（図２で示されない）。パターン１０６は、例えば、ビアのホールからなる。
第一絶縁層１０４は、電子ビームリソグラフィ（EBL）により、直接、パターン化されるか、第一絶縁層１０４上に、フォトレジスト（図示しない）を成膜し、リソグラフィマスク（図示しない）により、フォトレジストをパターン化し、第一絶縁層１０４の一部がエッチされる間、フォトレジストをマスクとしてパターン化される。フォトレジストは、その後、除去工程により、第一絶縁層１０４上から除去される。
図３で示されるように、第一導電材料１０８が、パターン化された第一絶縁層１０４、及び、ワークピース１０２の露出部分上に成膜される。第一導電材料１０８は、好ましくは、銅、アルミニウム、銀、タングステン、或いは、それらの混合物からなる。或いは、第一導電材料１０８は、他の導電材料からなる。例えば、第一導電材料１０８は、これに限定されないが、窒化金属、金属合金、銅、銅合金、アルミニウム、アルミニウム合金、それらの化合物、或いは、混合物等、様々な導電材料から形成される。
第一導電材料１０８の超過分が、成膜工程の後、図３で示されるように、第一絶縁層１０４の上表面上に存在する。第一導電材料１０８の超過分は、化学機械研磨（CMP）、或いは、エッチ工程により、第一絶縁層１０４上の上表面から除去され、図４ａで示されるように、第一絶縁層１０４内に少なくとも一つの第一導電線１１０が形成される。少なくとも一つの第一導電線１１０は、複数の第一導電線１１０（図示しない）を有する。
本発明の好ましい具体例において、第一キャップ層１１２が成膜、或いは、形成されて、図４ａで示されるように、少なくとも一つの第一導電線１１０に隣接し、第一絶縁層１０４の上表面にも隣接する。第一キャップ層１１２は、好ましくは、全面を被覆し、少なくとも一つの第一導電線１１０と第一絶縁層１０４の上表面全体を被覆する。一具体例の第一キャップ層１１２は、好ましくは、第一窒化金属（MNy、Mは金属、Nは窒素、yは１以上）、第一酸化金属（MOx、Oは酸素）、或いは、第一酸窒化金属（MOx Ny）からなる。第一キャップ層１１２は、好ましくは、非導電金属からなり、少なくとも一つの第一導電線１１０は、二つ、或いは、それ以上の第一導電線１１０からなり、二つ、或いは、それ以上の第一導電線１１０がショートするのを防止する。一具体例において、第一キャップ層１１２の金属Mは、Ta、Ti、W、Ru、Mo、Sc、V、Cr、Ce、Y、In、Al、或いは、Ga等の耐熱性金属からなる。
一具体例において、第一キャップ層１１２は、Ta、Sc、Ti、V、Cr、Ce、Y、Mo、Ru、W、In、Al、Ga、或いは、それらの組み合わせからなる。もう一つの具体例において、第一キャップ層１１２は、Ta Ox Ny、Ti Ox Ny、W Ox Ny、或いは、Ru Ox Nyからなる。或いは、第一金属Mと第一キャップ層１１２は、他の金属からなる。更に、第一キャップ層１１２は、二層、或いは、多層の異なる材料からなる。
第一キャップ層１１２が、第一窒化金属M Nyからなる場合、yは、好ましくは、１以上である。言い換えると、N：M＝１：１以上であるか、或いは、原子百分率で、窒素Nの比率は、第一金属Mの比率より大きい。一具体例において、第一キャップ層は、５×１０μオームセンチ以上の抵抗を有する。
第一キャップ層１１２は、他の厚さでもよいが、好ましくは、約１０〜６００Åの厚さである。一具体例において、第一キャップ層１１２は、好ましくは、３０Åである。
一具体例において、少なくとも一つの第一導電線１１０の上表面と第一絶縁層１０４の上表面は、N2、NH3、或いは、H2プラズマにより、１分以下、３５０℃以下の温度で、第一キャップ層１１２を成膜する前に、任意の前処理により前処理される。或いは、他の前処理や、熱、プラズマ、或いは、溶液処理等の方法が用いられる。
任意の前処理は、“in situ”、或いは、“ex situ”状態である。例えば、ワークピース１０２は、処理チャンバにワークピース１０２を残すことにより“in situ”で前処理される。或いは、ワークピース１０２は、ワークピース１０２を別の前処理用の処理チャンバ、或いは、ツール移動させることにより、“ex situ”状態で前処理されて、その後、ワークピース１０２を、残りの製造工程のために、処理チャンバに戻す。
第一キャップ層１１２は、他の方法で成膜してもよいが、好ましくは、原子層成膜（ALD）、物理成膜（PVD）、化学的成膜（CVD）、或いは、無電解、電気化学、或いは、化学溶液堆積法により成膜される。
製造プロセスが続行されて、半導体デバイス１００（図４aには図示しない）の製造が完成する。例えば、第一キャップ層１１２がパターン化されて、少なくとも一つの第一導電線１１０の上表面を露出し、電気的接続が、成膜されたビア層、相互接続層、或いは、接続パッド層中の少なくとも一つの第一導電層１１０に形成される。
本発明の一具体例において、図４ｂで示されるように、第一導電線上に第一キャップ層１１２を成膜、或いは、形成する初期段階で、第一界面領域１１４が、第一キャップ層１１２内に形成される。第一界面領域１１４は、第一キャップ層１１２を堆積する適切な材料選択、特定の温度、及び、成膜条件により形成することができる。例えば、ALDは、２００〜３５０℃で、金属前駆体、NH3ガスソークが併用される。
第一界面領域１１４は、好ましくは、第一キャップ層１１２内に、金属Mを有する。第一界面領域１１４の厚さｔ2は、好ましくは、ｔ1の三分の一、或いは、それ以下で、ｔ1は、第一キャップ層１１２の厚さである。第一界面領域１１４は、少なくとも一つの第一導電線１１０の上表面で、金属と金属の接着を形成する。第一界面領域１１４は、本発明の具体例において、ほぼ純粋な金属、或いは、導電相で、第一キャップ層１１２の第一金属Mからなる。もう一つの具体例において、第一界面領域１１４は、非導電性で、５×１０μオームセンチ以上の抵抗を有する。
本具体例によると、CMP工程、或いは、エッチ工程で、第一導電材料１０８の超過分を、第一絶縁層１０４の上表面から除去した後、図４ｃで示されるように、少なくとも一つの第一導電線１１０は、第一絶縁層１０４の上表面より下に僅かに窪む。例えば、少なくとも一つの第一導電線１１０は、数オングストロームあるいはそれ以上、第一絶縁層１０４の上表面より下に窪む。本具体例において、第一キャップ層１１２の成膜の間に形成される任意の第一界面領域１１４は、第一絶縁層１０４の上表面より下で、僅かに窪む。第一界面領域１１４が形成されない場合、第一キャップ層１１２が、少なくとも一つの導電線１１０上のリセス（図示しない）に延伸する。
図５〜図７は、本発明の具体例による断面図であり、導電線は、サブトラクティブエッチ工程で形成される。類似した符号は、図１〜図４ｃで用いられた種々の要素を示す。重複を避けるため、図で示された符号はここで詳述しない。相似材料x０２、x０４、x０６等は、好ましくは材料層に用いられて、図１〜図４ｃと同様の材料プロパティを有し、図１〜図４ｃでx＝１、図５〜図７でx＝２である。例えば、図１〜図４ｃの第一絶縁層１０４にリストされる材料は、図６、及び、図７の第一絶縁層２０４にも用いられる。
図５〜図７の断面図で示される本具体例において、サブトラクティブ法が用いられて、少なくとも一つの第一導電線２１０を形成する。例えば、第一導電線２１０は、アルミニウム、或いは、アルミニウム合金からなる場合、サブトラクティブ法が用いられて、少なくとも一つの第一導電線２１０を形成する。本具体例において、第一導電材料２０８は、図５で示されるように、ワークピース２０２上に成膜される。第一導電材料２０８は、直接、或いは、フォトレジスト、及び、リソグラフィマスクを用いて、フォトリソグラフィによりパターン化される。フォトレジストは、第一導電材料２０８の一部がエッチされる間、マスクとして用いられ、図６で示されるように、ワークピース２０２上に形成された少なくとも一つの第一導電線２１０を残す。
第一絶縁層２０４は、その後、図６で示されるように、パターン化された少なくとも一つの導電線２１０上に成膜される。CMP工程、或いは、他のエッチ工程が用いられて、図７で示されるように、少なくとも一つの第一導電線２１０の上表面から、超過した第一絶縁層２０４を除去する。
図７で示されるように、その後全面成膜工程により、第一キャップ層２１２が、少なくとも一つの第一導電線２１０上に形成され、第一絶縁層２０４の上表面と接する。図１〜図４ｃで示される具体例で示されるように、導電、或いは、非導電状態で、第一キャップ層２１２の金属からなる任意の第一界面領域２１４（透視で示される）は、第一キャップ層２１２内に形成される。
本発明の第一キャップ層１１２と２１２は、図８、及び、図９の３１２で示されるデュアルダマシン構造に用いられる。類似符号は、図１〜図４ｃ、図５〜図７で用いられた種々の要素を示す。重複を避けるため、図で示された符号はここで詳述しない。相似材料x０２、x０４、x０６等は、好ましくは、図１〜図４ｃで示される材料層に用いられて、図１〜図４ｃでx＝１、図５〜図７でx＝２、図８、及び、図９でx＝３である。
デュアルダマシン工程において、図８で示されるように、まず、第一絶縁層３０４がワークピース３０２上に成膜される。第一絶縁層３０４は、他の厚さでもよいが、例えば、厚さが約３５００Å以上である。
本具体例において、二つのパターンが、第一絶縁層３０４内に形成されるので、第一絶縁層３０４は、好ましくは、前述の具体例の第一絶縁層２０４と１０４より厚い。例えば、第一絶縁層３０４は、パターン３０６により、少なくとも一つの第一導電線にパターンされ、パターン３１６により、少なくとも一つの第一導電線のパターン３０６の真下に存在するビアにパターンされる。
第一導電材料は、第一絶縁層３０４上に成膜され、第一導電線パターン３０６とビアパターン３１６を充填し、図９で示されるように、少なくとも一つの第一導電線３１０と、少なくとも一つの第一導電線３１０上の第一ビア３１８を形成する。導電材料の超過分は、第一絶縁層３０４の上表面から除去される。
図９で示されるように、第一キャップ層３１２は、その後、第一絶縁層３０４と少なくとも一つの第一導電線３１０上に成膜される。第一キャップ層３１２は、少なくとも一つの第一導電線３１０の金属の拡散バリアとして機能し、エッチ停止層としても働く。導電、或いは、非導電状態で、第一キャップ層３１２の金属からなる任意の第一界面領域３１４（透視で示される）は、第一キャップ層３１２内に形成され、少なくとも一つの第一導電線３１０の上表面に接する。
図１０は、本発明の具体例の断面図で、キャップ層４１２、４２６は、半導体デバイス４００のエッチメタライゼーション層M２、及び、M１上に形成される。重複を回避するため、図中の符号は、ここで詳述しないが、同様の符号は、前の図に用いられている種々の要素を示す。
第一キャップ層４１２は、メタライゼーション層M１の第一導電線４１０上に形成され、第二キャップ層４２６は、半導体デバイス４００の多層相互連接領域で、第二導電線４２４上に形成される。ビアレベルV１のビア４２２、及び、メタライゼーション層M２の第二導電線４２４は、シングル、或いは、デュアルダマシン工程により、第二絶縁層４２０内に形成される。第一キャップ層４１２は、少なくとも一つの第一導電線４１０の一部上にパターン化され、ビア４２２を、下の第一導電線４１０と電気的接続させる。
半導体デバイス４００の製造プロセスは以下のようである。少なくとも一つの第一導電線４１０は、半導体デバイス４００の第一メタライゼーション層M１で、第一絶縁層４０４内に形成される。第一キャップ層４１２は、第一絶縁層４０４上と、少なくとも一つの第一導電線４１０上にも形成される。
第一キャップ層４１２をパターン化して、少なくとも一つの第一導電線４１０の一部を露出した後、第二絶縁層４２０は、第一キャップ層４１２上に成膜、形成される。第二絶縁層４２０は、好ましくは、図４ａ〜図４ｃ中の第一絶縁層１０４と同様の材料からなる。第二絶縁層４２０は、パターンにより、少なくとも一つの第二導電線と、少なくとも一つの第二導電線の真下の少なくとも一つのビアにパターン化される。一具体例において、例えば、第一キャップ層４１２は、第二絶縁層４２０のパターン化の間、つまり、ビア４２２をパターンする間に、パターン化される。
第二導電材料は、その後、第二絶縁層４２０上に成膜されて、ビアパターンと、少なくとも一つの第二導電線パターンを充填し、半導体デバイス４００のビアメタライゼーション層V１で、第一ビア４２２を形成し、第二メタライゼーション層M２で、少なくとも一つの第二導電線４２４を形成する。第二導電材料は、好ましくは、図４ａ〜図４ｃ中の第一導電線１１０と同様の材料からなる。第二導電材料の超過分は、その後、CMP、或いは、エッチ工程により、第二絶縁層４２０の上表面から除去され、少なくとも一つの第二導電線４２４と少なくとも一つのビア４２２を形成する。
本発明の具体例において、図１０で示されるように、第二キャップ層４２６が、少なくとも一つの第二導電線４２４と第二絶縁層４２０の露出した上表面上に形成される。第二キャップ層４２６は、好ましくは、図４ａ〜図４ｃ中の第一キャップ層１１２と同様の材料からなり、同様の材料特性を有する。追加の多層絶縁層と導電線とビアが、同様の方法で形成され、少なくとも一つのメタライゼーション層の上表面にあるキャップ層４１２と４２６を有し、導電線の金属が、隣接する絶縁層に拡散するのを防止する。
図１０で示されないが、界面領域が、第一キャップ層４１２、第二キャップ層４２６、或いは、両方の中に形成され、少なくとも一つの導電線４１０と４２４に隣接する。界面領域は、導電、或いは、非導電性で、好ましくは、第一キャップ層４１２と第二キャップ層４２６の金属からなる。一具体例において、界面領域は、５×１０μオームセンチ以上の抵抗を有する。
実験結果は、本発明の具体例で示される、酸化金属、窒化金属、或いは、酸窒化金属からなるキャップ層が、長い故障寿命である頑丈なメタライゼーション構造を形成することを示し、これにより、半導体デバイスの寿命が延びる。図１１、及び、図１２は、本発明の具体例によるキャップ層を利用したテスト結果を示すグラフで、公知のSiCxNyHzからなるキャップ層と比較する。
図１１は、SiCxNyHzキャップ層５４０、ALDにより成膜され、N：Ta>１のTaNxからなる非導電キャップ層５４２、ALDにより成膜されるTa Nx Oyからなるキャップ層５４４の累積故障時間のグラフである。実験は、銅導電線とBlack Diamond（登録商標）からなる誘電材料により行われた。TaNxは、SiCxNyHzより好ましく機能し、Ta Nx Oyは、TaNx、或いは、SiCxNyHzより好ましく機能する。表１は、図１１のグラフで示されるテスト結果の詳細である。
表１から分かるように、半導体デバイスの不具合は、SiCxNyHzからなるリファレンスで早く生じる。よって、本発明の具体例により、半導体デバイスは長い寿命と改善された信頼性を有することになる。三つの改善は、平均故障時間（mean time to failure、MTTF）とJmax、Ta Nx Oyキャップ層のデバイス動作温度での最大許容電流密度で見られる。
図１２は、公知のSiCxNyHzキャップ層５４６とALD Ta Nx Oyキャップ層５４８の比較結果を示す。銅導電線とOrion（登録商標）からなる低誘電率材料が、実験で用いられた。表２は、本発明Ta Nx Oyキャップ層が、公知のキャップ層よりパフォーマンスが優れていることを示す。
本発明の好ましい具体例の長所は、半導体デバイス１００、２００、３００、４００の導電線１１０、２１０、３１０、４１０、４２４に用いられる銅とほかの金属の表面拡散を抑制するキャップ層１１２、２１２、３１２、４１２、４２６を提供することにある。キャップ層１１２、２１２、３１２、４１２、４２６の形成は、現在の製造プロセスフローで容易に実施でき、ハイパフォーマンスで、且つ、高い歩留りの集積回路製品が得られる。キャップ層１１２、２１２、３１２、４１２、４２６は、信頼性の高い頑強なダマシン導電線構造の製造をもたらす。キャップ層１１２、２１２、３１２、４１２、４２６はバリア層として機能し、導電線から隣接する絶縁層に、金属が拡散するのを防止し、また、あるアプリケーションで、ダマシン工程のエッチ停止層としても機能する。キャップ層１１２、２１２、３１２、４１２、４２６は、導電線１１０、２１０、３１０、４１０、４２４に、更に高いエレクトロマイグレーション耐性を提供する。キャップ層１１２、２１２、３１２の任意の界面領域１１４、２１４、３１４は、構造に強いローバスト性を提供し、キャップ層１１２、２１２、３１２と下の導電線１１０、２１０、３１０の接着性を改善する。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更や置換、代替をすることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
シングルダマシン製造プロセスに取り入れられる本発明の好ましい具体例による断面図である。 シングルダマシン製造プロセスに取り入れられる本発明の好ましい具体例による断面図である。 シングルダマシン製造プロセスに取り入れられる本発明の好ましい具体例による断面図である。 シングルダマシン製造プロセスに取り入れられる本発明の好ましい具体例による断面図である。 シングルダマシン製造プロセスに取り入れられる本発明の好ましい具体例による断面図である。 シングルダマシン製造プロセスに取り入れられる本発明の好ましい具体例による断面図である。 キャップ層がサブストラクティブエッチ工程で形成される導電線上に位置する本発明の具体例による断面図である。 キャップ層がサブストラクティブエッチ工程で形成される導電線上に位置する本発明の具体例による断面図である。 キャップ層がサブストラクティブエッチ工程で形成される導電線上に位置する本発明の具体例による断面図である。 導電線を形成するために、デュアルダマシン製造プロセスで実行される本発明の好ましい具体例によるキャップ層の断面図である。 導電線を形成するために、デュアルダマシン製造プロセスで実行される本発明の好ましい具体例によるキャップ層の断面図である。 半導体デバイスの多層相互連接で、第一キャップ層が第一導電線上に形成され、第二キャップ層が第二導電線上に形成される本発明の好ましい実施例による断面図である。 本発明の具体例によるキャップ層と公知のキャップ層と比較した実験結果を示すグラフである。 本発明の具体例によるキャップ層と公知のキャップ層と比較した実験結果を示すグラフである。
符号の説明
１００、２００、３００、４００…半導体デバイス
１０２、２０２、３０２、４０２…ワークピース
１０４、２０４、３０４、４０４…第一絶縁層
１０６、３０６、３１６…パターン
１０８、２０８…第一導電材料
１１０、２１０、３１０、４１０…第一導電線
１１２、２１２、３１２、４１２、４２６…第一キャップ層
１１４、２１４、３１４…第一界面領域
３１８、４２２…第一ビア
４２０…第二絶縁層
４２４…第二導電線
M１、M２…エッチメタライゼーション層
V１…ビアレベル
５４０…SiCxNyHzキャップ層
５４２…N：Ta>１のALD TaNxキャップ層
５４４…ALD Ta Nx Oyキャップ層
５４６…SiCxNyHzキャップ層
５４８…ALD Ta Nx Oyキャップ層

Claims (19)

  1. 半導体デバイスであって、
    ワークピースと、
    前記ワークピース上の第一絶縁層と、
    前記第一絶縁層中の少なくとも一つの第一導電線と、
    前記第一絶縁層と前記少なくとも一つの第一導電線上の第一キャップ層と、
    からなり、
    前記第一キャップ層は、非導電性で、少なくとも一つの第一金属成分からなることを特徴とする半導体デバイス。
  2. 前記第一キャップ層は、第一窒化金属MNyからなり、Mは第一金属成分で、Nは窒素、yは１以上であることを特徴とする請求項１に記載の半導体デバイス。
  3. 前記第一キャップ層は、第一酸化金属か、第一酸窒化金属からなることを特徴とする請求項１に記載の半導体デバイス。
  4. 前記第一キャップ層の前記第一金属成分は、Ta、或いは、Ruからなることを特徴とする請求項１に記載の半導体デバイス。
  5. 前記第一キャップ層の前記第一金属成分は、Sc、Ti、V、Cr、Ce、Y、Mo、W、In、Al、及び、Gaからなる群から選択されることを特徴とする請求項１に記載の半導体デバイス。
  6. 前記第一キャップ層は、前記少なくとも一つの第一導電線上に第一界面領域を有し、前記第一界面領域は、導電相で、前記第一キャップ層の前記第一金属成分からなり、前記第一界面領域は、非導電相で、前記第一キャップ層の前記第一金属成分からなり、前記第一界面領域は、５×１０μオームセンチ以上の抵抗で、前記第一キャップ層は、第一厚さを有し、前記第一界面領域は、第二厚さを有し、前記第二厚さは、前記第一厚さの三分の一かそれ以下であることを特徴とする請求項１に記載の半導体デバイス。
  7. 更に、
    前記第一キャップ層上の少なくとも一つの第二絶縁層と、
    前記第二絶縁層に形成される少なくとも一つの第二導電線と、
    前記第二絶縁層と前記第二導電線上の少なくとも一つの第二キャップ層と、
    からなり、
    前記少なくとも一つの第二キャップ層は、非導電性で、少なくとも一つの第二金属成分からなることを特徴とする請求項１に記載の半導体デバイス。
  8. 前記第二キャップ層は、第二窒化金属MNyからなり、Mは第二金属成分で、Nは窒素、yは１以上であることを特徴とする請求項７に記載の半導体デバイス。
  9. 前記第二キャップ層は、第二酸化金属、或いは、第二酸窒化金属からなることを特徴とする請求項７に記載の半導体デバイス。
  10. 前記第二キャップ層は、５×１０μオームセンチ以上の抵抗を有し、前記少なくとも一つの第二キャップ層の前記少なくとも一つの第二金属成分は、Ta、或いは、Ruからなることを特徴とする請求項７に記載の半導体デバイス。
  11. 前記第二キャップ層の前記第二金属成分は、Sc、Ti、V、Cr、Ce、Y、Mo、W、In、Al、及び、Gaからなる群から選択されることを特徴とする請求項７に記載の半導体デバイス。
  12. 前記第二キャップ層は、前記少なくとも一つの第二導電線上に、第二界面領域を有し、前記第二界面領域は、導電相で、前記第二キャップ層の前記少なくとも一つの第二金属成分からなり、前記第二キャップ層は、５×１０μオームセンチ以上の抵抗で、前記第二キャップ層は、第一厚さを有し、前記第二界面領域は、第二厚さを有し、前記第二厚さは、前記第一厚さの三分の一かそれ以下であることを特徴とする請求項７に記載の半導体デバイス。
  13. 前記第一キャップ層は、Ta Ox Ny、或いは、Ru Ox Nyからなることを特徴とする請求項１に記載の半導体デバイス。
  14. 半導体デバイスであって、
    ワークピースと、
    前記ワークピース上の第一絶縁層と、
    前記第一絶縁層中に形成された少なくとも一つの第一導電線と、
    前記第一絶縁層と前記少なくとも一つの第一導電線上の第一キャップ層と、
    からなり、
    前記第一キャップ層は、MOx Nyからなり、Mは少なくとも一つの第一金属成分からなることを特徴とする半導体デバイス。
  15. 前記第一キャップ層の前記第一金属成分は、Ta、或いは、Ruからなることを特徴とする請求項１４に記載の半導体デバイス。
  16. 前記第一キャップ層の前記第一金属成分は、Sc、Ti、V、Cr、Ce、Y、Mo、W、In、Al、及び、Gaからなる群から選択されることを特徴とする請求項１４に記載の半導体デバイス。
  17. 前記第一キャップ層は、約１０〜６００Åの第一厚さを有し、前記第一キャップ層は、前記少なくとも一つの第一導電線上に、第一界面領域を有し、前記第一界面領域は、第二厚さを有し、前記第二厚さは、前記第一厚さの三分の一、或いは、それ以下であることを特徴とする請求項１４に記載の半導体デバイス。
  18. 前記第一キャップ層は、非導電性で、前記第一キャップ層は、前記少なくとも一つの第一導電線上に、第一界面領域を有し、前記第一界面領域は、導電相で、前記第一キャップ層の前記第一金属成分からなり、前記第一界面領域は、非導電相で、前記第一キャップ層の前記第一金属成分からなり、前記第一界面領域は、５×１０オームセンチ以上の抵抗で、前記第一キャップ層は、５×１０μオームセンチ以上の抵抗を有することを特徴とする請求項１４に記載の半導体デバイス。
  19. 前記第一キャップ層は、Ta Ox Ny、或いは、Ru Ox Nyからなることを特徴とする請求項１４に記載の半導体デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203197A (ja) * 2005-01-18 2006-08-03 Internatl Business Mach Corp <Ibm> １ないし５ｎｍの厚さの金属キャップを用いる改良されたオンチップＣｕ相互接続

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808601B1 (ko) * 2006-12-28 2008-02-29 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
DE102007004867B4 (de) * 2007-01-31 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erhöhen der Zuverlässigkeit von kupferbasierten Metallisierungsstrukturen in einem Mikrostrukturbauelement durch Anwenden von Aluminiumnitrid
US8525339B2 (en) 2011-07-27 2013-09-03 International Business Machines Corporation Hybrid copper interconnect structure and method of fabricating same
US9312203B2 (en) 2013-01-02 2016-04-12 Globalfoundries Inc. Dual damascene structure with liner
US9490209B2 (en) 2013-03-13 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Electro-migration barrier for Cu interconnect
US20150087144A1 (en) * 2013-09-26 2015-03-26 Taiwan Semiconductor Manufacturing Company Ltd. Apparatus and method of manufacturing metal gate semiconductor device
US9659857B2 (en) * 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US20150206798A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure And Method of Forming
US9437484B2 (en) * 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
CN108573942B (zh) * 2017-03-09 2021-09-14 联华电子股份有限公司 内连线结构及其制作方法
US11075113B2 (en) 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal capping layer and methods thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0148325B1 (ko) * 1995-03-04 1998-12-01 김주용 반도체 소자의 금속 배선 형성방법
US5892281A (en) * 1996-06-10 1999-04-06 Micron Technology, Inc. Tantalum-aluminum-nitrogen material for semiconductor devices
US6153519A (en) * 1997-03-31 2000-11-28 Motorola, Inc. Method of forming a barrier layer
US6074960A (en) * 1997-08-20 2000-06-13 Micron Technology, Inc. Method and composition for selectively etching against cobalt silicide
US6255217B1 (en) * 1999-01-04 2001-07-03 International Business Machines Corporation Plasma treatment to enhance inorganic dielectric adhesion to copper
US6727588B1 (en) * 1999-08-19 2004-04-27 Agere Systems Inc. Diffusion preventing barrier layer in integrated circuit inter-metal layer dielectrics
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer
JP3851752B2 (ja) * 2000-03-27 2006-11-29 株式会社東芝 半導体装置の製造方法
US6709874B2 (en) * 2001-01-24 2004-03-23 Infineon Technologies Ag Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation
US6566242B1 (en) * 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
JP2003068848A (ja) * 2001-08-29 2003-03-07 Fujitsu Ltd 半導体装置及びその製造方法
US6680500B1 (en) * 2002-07-31 2004-01-20 Infineon Technologies Ag Insulating cap layer and conductive cap layer for semiconductor devices with magnetic material layers
US7105429B2 (en) * 2004-03-10 2006-09-12 Freescale Semiconductor, Inc. Method of inhibiting metal silicide encroachment in a transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203197A (ja) * 2005-01-18 2006-08-03 Internatl Business Mach Corp <Ibm> １ないし５ｎｍの厚さの金属キャップを用いる改良されたオンチップＣｕ相互接続

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