KR20120052190A - 반도체 디바이스들의 금속화 시스템에서 우수한 전자이주 성능 제공 및 민감성 로우-ｋ 유전체의 열화 감소 - Google Patents

반도체 디바이스들의 금속화 시스템에서 우수한 전자이주 성능 제공 및 민감성 로우-ｋ 유전체의 열화 감소 Download PDF

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올리버 아우벨
요에르그 호하제
프랑크 페우스텔
아셀 프레우제
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
에이엠디 팹 36 리미티드 라이어빌리티 컴퍼니 & 코. 카게
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Abstract

복합 금속화 시스템들의 형성 중에, 전도성 캡 층(122C)이 전체 전도성에 부정적으로 영향을 미침이 없이 전자이주 작용(electromigration behaviour)을 향상시키기 위해서 구리-함유 금속 영역(122A) 상에 형성될 수 있다. 동시에, 열 화학적 처리는 민감성 유전체 물질(121)의 우수한 표면 상태들을 제공하도록 그리고 또한 탄소 공핍을 억제하도록 수행될 수 있는바, 이는 통상적으로 민감성 ULK 물질들의 물질 특성들의 상당한 변동성을 가져올 수 있다.

Description

반도체 디바이스들의 금속화 시스템에서 우수한 전자이주 성능 제공 및 민감성 로우-ｋ 유전체의 열화 감소{PROVIDING SUPERIOR ELECTROMIGRATION PERFORMANCE AND REDUCING DETERIORATION OF SENSITIVE LOW-K DIELECTRICS IN METALLIZATION SYSTEMS OF SEMICONDUCTOR DEVICES}
일반적으로, 본 개시 내용은 진보된 집적 회로들과 같은 마이크로구조들(microstructures)에 관한 것이며, 보다 구체적으로는 정교한 유전체 및 전도성 물질들을 포함하는 금속화 시스템들에 관한 것이다.
집적 회로들과 같은 현대의 마이크로구조들의 제조에서, 마이크로구조 소자들의 피처 크기들(feature sizes)을 꾸준히 감소시키기 위한 지속적인 드라이브가 있으며, 그럼으로써 이러한 구조들의 기능을 강화한다. 예를 들어, 현대의 집적 회로들에서, 전계 효과 트랜지스터들의 채널 길이와 같은 최소한의 피처 크기들이 딥 서브-마이크론 범위(deep sub-micron range)에 도달했으며, 그럼으로써 속도 및/또는 전력 소비 및/또는 기능들의 다이버서티(diversity)의 관점에서 이러한 회로들의 성능을 증가시킨다. 개별 회로 소자들의 크기가 모든 새로운 회로 세대에서 감소함에 따라, 그럼으로써 예를 들어 트랜지스터 소자들의 스위칭 속도를 개선하고, 개별 회로 소자들을 전기적으로 연결하는 배선 라인들을 위한 이용 가능한 층간(floor space)이 또한 감소된다. 결론적으로, 전형적으로 요구된 상호연결들의 수가 회로 소자들의 수보다 더욱 빠르게 증가함에 따라, 이러한 상호연결 라인들의 치수들(dimensions)이 이용가능한 층간의 감소된 양을 보상하기 위해 그리고 유닛 다이 영역(unit die area) 당 제공되는 회로 소자들의 증가된 수를 보상하기 위해 또한 감소된다. 따라서, 또한 금속화 층들(metallization layers)이라 부르는 보통 복수의 적층된 "와이어링(wiring)" 층들이 제공되며, 여기서 하나의 금속화 층의 개별 금속 라인들은 소위 비아들(vias)에 의해 오버라잉 또는 언더라잉 금속화 층의 개별 금속 라인들에 연결된다. 복수의 금속화 층들의 제공에도 불구하고, 상호연결 라인들의 감소된 치수들은 예를 들어, 현대의 CPUs, 메모리 칩들, ASICs(application specific ICs) 등의 거대한 복잡성을 따를 필요가 있다.
따라서, 0.05㎛ 이하의 임계 치수(critical dimension)를 갖는 트랜지스터 소자들을 포함하는 개선된 집적 회로들은 단위 면적당 증가된 수의 회로 소자들 때문에 상대적으로 큰 수의 금속화 층들의 제공에도 불구하고, 개별 상호연결 구조들에서 ㎠당 수 kA까지 상당히 증가된 전류 밀도로 전형적으로 동작하게 될 수 있다. 결론적으로, 알루미늄과 같은 잘-확립된(well-established) 물질들은 알루미늄과 비교하여 상당히 높은 전류 밀도에서도 전자이주(electromigration)에의 상당히 낮은 전기 저항률(electrical resistivity) 및 개선된 저항을 갖는 물질인 구리 및 구리 합금으로 대체된다. 마이크로구조들과 집적 회로들의 제조에 구리의 도입은 실리콘 이산화물에서 빠르게 확산시키기 위해서 구리의 특성 내에 존재하는 복수의 엄한 문제점들과 복합 금속화 층들 내에서 기생 커패시턴스(parasitic capacitance)를 감소시키기 위해서 전형적으로 구리와 결합하여 사용되는 복수의 로우-k 유전 물질들과 더불어 온다. 필요한 접착을 제공하고 민감성 디바이스 영역 내로의 구리 원자들의 원하지 않는 확산을 회피하기 위해서, 따라서, 일반적으로 상호연결 구조들을 기반으로 한 구리는 임베디드되는 구리와 유전 물질 사이에 장벽 층(barrier layer)을 제공할 필요가 있다. 비록 실리콘 질화물이 구리 원자들의 확산을 효과적으로 방지하기 위한 유전 물질일지라도 층간(interlayer) 유전 물질과 같은 실리콘 질화물을 선택하는 것이 보다 덜 바람직한바, 이는 실리콘 질화물이 적당히 높은 유전율(permittivity)을 나타내며, 그럼으로써 비-허용할 수 있는 신호 전파 지연들을 초래할 수 있는 이웃한 구리 라인들의 기생 커패시턴스를 증가시키기 때문이다. 따라서, 구리에 요구되는 기계적인 안정성 또한 부여하는 얇은 도전성 장벽 층이, 벌크 구리를 주변 유전 물질로부터 분리함으로써, 유전 물질들 내의 구리 확산을 감소시키고 또한 구리 내의 산소(oxygen), 불소(fluorine) 등과 같은 원하지 않은 종들의 확산을 감소시키도록 일반적으로 형성된다. 더욱이, 도전성 장벽 층들이 구리와 강한 계면(interface)들을 형성함으로써, 전류 유도되는 물질 확산을 촉진할 수 있는 증가된 확산 경로들의 관점에서 전형적으로 임계 영역(critical region)인 상기 계면에서의 상당한 물질 이주(migration)를 유도할 가능성을 감소시킨다. 일반적으로, 탄탈륨(tantalum), 티타늄(titanium), 텅스텐(tungsten) 및 그들과 질소와 실리콘 등과의 화합물들은 도전성 장벽 층을 위한 바람직한 후보들이며, 여기서 장벽 층은 확산 억제(diffusion suppressing) 및 접착 특성들의 관점에서 요구사항들을 충족시킬 수 있도록 다른 조성물의 두 개 이상의 서브-층들을 포함할 수 있다.
알루미늄과 크게 구별되는 구리의 다른 특성은 구리가 화학적 및 물리적인 기상 증착 기술들에 의해 많은 양으로 쉽게 증착될 수 없고, 그럼으로써 다마신(damascene) 또는 상감(inlaid) 기술이라고 일반적으로 부르는 공정 방식을 요구한다는 사실이다. 다마신 공정에서, 먼저 유전 층이 형성되며, 이는 그 다음에 후속적으로 구리로 채워지는 트렌치들 및/또는 비아들을 포함하도록 패터닝되며, 여기서, 앞서 언급된 바와 같이 구리를 채우기 이전에, 도전성 장벽 층이 트렌치들과 비아들의 측벽들(sidewalls) 상에 형성된다. 트렌치들과 비아들 내로의 벌크 구리 물질의 증착은 전기도금(electroplating)과 무전해 도금(electroless plating)과 같은 습식 화학적 증착 공정들에 의해 일반적으로 달성되며, 그럼으로써 5의 종횡비(aspect ratio)를 갖으며, 0.1㎛로부터 수 ㎛까지 범위의 폭을 갖는 트렌치들과 결합하여 0.3㎛ 이하의 지름을 갖는 비아들의 신뢰성 있는 채움(filling)을 요구한다. 구리에의 전기화학적 증착 공정들은 전기 회로 기판 제조의 분야에서 잘 알려져 있다. 그러나 반도체 디바이스들에서 금속 영역들의 치수들에 대해서는, 높은 종횡비 비아들의 보이드 프리 필링(void free filling)이 매우 복잡하고 도전적인 업무이며, 여기서 상호연결 구조를 기반으로 한 최종적으로 획득된 구리의 특성은 상당히 공정 파라미터들, 물질들 및 중요한 구조의 기하(geometry)에 의존한다. 상호연결 구조들의 기하가 설계 요구사항들에 의해 실질적으로 결정되고 따라서 주어진 마이크로구조를 상당히 변경하지 않을 수 있기 때문에, 높은 수율(high yield)과 요구된 생산 신뢰성 모두를 전체적으로 보증하도록 상호연결 구조의 특성에의 구리 마이크로구조 및 그들의 상호적인 상호작용의 도전성 및 비도전성 장벽 층들, 유전체 물질 등과 같은 물질들의 충격을 추정하고 제어하는 것이 더욱 중요하다. 특히, 모든 새로운 디바이스 세대 또는 기술 노드에의 디바이스 신뢰도를 유지하도록 다양한 구성들에의 금속화 시스템에서 저하 및 고장 메커니즘들(failure mechanisms)을 확인하고, 감시하고 감소시키는 것이 중요하다.
따라서,낮은 전체 유전율 및 우수한 신뢰도를 가진 구리 기반의 라인들 및 비아들을 형성하기 위한 새로운 물질들 및 공정 방식들을 찾기 위해서, 로우-k 유전체 물질들 3.0 또는 그 이하의 상대적인 유전율을 갖는 또는 울트라 로우-k (ultra low-k : ULK) 물질들과 특히 결합하여, 구리 배선들의 저하를 조사하는데 있어 많은 노력들이 행해지고 있다.
조기의(premature) 디바이스 고장에 상당히 기여하는 것으로 여겨지는 하나의 고장 메커니즘은 특히 구리와 유전체 캡 층 사이에 형성되는 계면을 따른 전자이주에 의해-유도되는 물질 전달이며, 이는 트렌치들 및 비아 개구들에 구리 물질을 채우는 단계 이후에 제공될 수 있으며, 이것의 측벽들은 전도성 장벽 물질들에 의해 코팅된다. 구리 무결성을 유지하는 것에 추가하여, 유전체 캡 층은 일반적으로 층간(interlayer) 유전체에서 비아 개구들의 형성 중에 에칭 중지 층으로서 역할을 할 수 있다. 자주 사용되는 물질들은 복수의 로우-k 유전체 물질들과 같은 전형적으로 사용되는 층간 유전체들에의 적당히 높은 에칭 선택성을 나타내며, 또한 층간 유전체 쪽으로 구리의 확산을 억제하는 예를 들어, 실리콘 질화물과 질소 함유 실리콘 카바이드이다. 최근 연구 결과들은 하지만, 구리와 유전체 캡 층 사이에 형성되는 계면이 금속 배선의 오퍼레이션 중에 물질 전달을 위한 주요한 확산 경로인 것을 나타내는 것 같다.
결론적으로, 복수의 대안들이 구리 및, 구리를 믿음직하게 제한하고 그것의 완전성을 유지하는 능력을 갖는 캡 층 사이에 계면 특성들을 향상시키기 위한 시도로 개발되어 왔다. 예를 들어, 구리-함유 영역의 상부에 전도성 물질들을 선택적으로 제공하는 것이 제안되어 왔으며, 이 구리-함유 영역은 대응하는 금속 라인의 전체 저항을 과도하게 감소시키지 않으면서 우수한 전자이주 성능을 나타낼 수 있다. 예를 들어, 코발트/텅스텐/인의 화합물(CoWP), 니켈/몰리브덴/인의 화합물(NiMoP) 등과 같은 다양한 합금들이 대응하는 금속 라인 내의 전자이주 영향들을 상당히 감소시킬 수 있는, 전도성 캡 층들을 위한 유망한 후보들인 것으로 입증되었다.
비록 이러한 화합물들이 우수한 전자이주 성능을 제공할지라도, 복합 금속화 시스템들을 형성하기 위한 잘 확립된 공정 방식들로 적절한 제조 공정 흐름의 구현이 대응하는 전자이주 증착 공정을 위한 노출된 표면을 준비하는 것에 대하여 상당한 노력들과 관련된다. 더욱이, 흔히 엄한 결점들이 전기화학적 증착 기법들을 근거로 형성되는 전도성 캡 층을 가진 구리 라인들을 포함하는 금속화 시스템들에서 관찰될 수 있으며, 이는 증가된 누설 전류들 및 유전체 브레이크다운 이벤트들이 유전체 캡 층을 근거로 금속화 시스템을 갖는 디바이스와 비교하여 이러한 디바이스들에서 일어날 수 있기 때문이다.
다른 방식들에서, 구리 표면 안으로 어떤 종들의 통합은 예를 들어, 대응하는 캡 또는 에칭 중지 층과 결합하여, 전체 전자이주 작용(electromigration behaviour)을 향상시키기 위한 실행 가능한 기법인 것으로 입증되었다. 따라서, 일부 통상적인 공정 방식들에서, 구리 라인들의 노출된 표면이 캡 또는 에칭 중지 물질을 증착시키기 이전에 금속 라인들의 표면 특성들을 향상시키기 위한 실리콘, 질소 등을 통합시키기 위해서 반응성 주변(reactive ambient)에 노출될 수 있다. 예를 들어, 실리콘 및/또는 질소 함유 종들이 실리콘, 질소 등의 상호-확산(inter-diffusion)을 개시하기 위해서 플라즈마를 기반으로 한 세정 공정의 반응성 주변으로 공급될 수 있으며, 그럼으로써 전체 표면 특성들을 상당히 향상시킬 수 있는 대응하는 구리 화합물을 형성할 수 있다. 예를 들어, 실란이 실리콘/구리 화합물을 형성하기 위해서 대응하는 플라즈마 처리에서 사용될 수 있는바, 이는 또한 구리 실리사이드라고도 부를 수 있고 우수한 전자이주 작용을 제공할 수도 있다.
비록 구리 표면의 전자이주 작용이 구리 물질의 표면 영역 안으로 실리콘/질소 확산을 개시함으로써 유전체 캡 층과 결합하여 향상될 수 있을지라도, 하지만 상호-확산의 정도는 제어하기 어려울 수 있으며, 특히, ULK 물질들이 정교한 애플리케이션들에서 사용될 때, 또한 반응성 플라즈마 주변이 민감성 유전체 물질들의 노출된 표면 영역들의 상당한 손상을 가져올 수 있는 것으로 밝혀진다. 이러한 이유로, 열 화학적 처리들(thermo chemical treatments)이 우수한 전자이주 작용을 획득하기 위해서 예를 들어, 노출된 구리 표면을 세정하기 위해 그리고 구리 표면 안으로 실리콘 확산을 개시하기 위해 사용되어 왔으며, 민감성 유전체 물질들의 지나친 손상을 방지하거나 적어도 감소시킨다. 한편으로는, 구리 표면에 그리고 구리 표면의 건너편에 형성하는 구리/실리콘 화합물은 상당한 신호 전파 지연들을 가져올 수 있는 감소된 단면 영역으로 인해 고전류 밀도들을 요구하는 특히 금속화 시스템들에서, 금속 라인의 전체 전도성에 악영향을 가질 수 있다.
전술한 상황을 고려해서, 본 개시 내용은 향상된 전자이주 작용 및 진보된 전기적 성능과 유전체 물질들의 높은 브레이크다운 전압들을 가지며, 앞서 확인된 문제점들 중 하나 이상의 영향들을 방지하거나 또는 적어도 감소시키는 복합 금속화 층들을 형성하기 위한 기법들에 관한 것이다.
일반적으로, 본 개시 내용은 전자이주에 대하여 우수한 성능이 획득될 수 있으며, 동시에 금속화 시스템의 전체 전기적 성능이 향상될 수 있는 공정 기법들에 관한 것이다. 이러한 목적을 위해서, 고도로 민감성 로우-k 및 ULK 물질들의 물질 특성들이 열 화학적 처리를 근거로 어떤 공정 단계들 이후에 과도하게 악화되지 않을 수 있거나 또는 재-확립까지도 될 수 있다. 많은 정교한 로우-k 유전체 물질들에 대해서, 이러한 물질들의 전체 작용이 탄소 함유량에 임계적으로 의존할 수 있으며, 이 탄소 함유량은 대응하는 세정 공정들 중에 그리고 흔히 또한 노출된 표면 영역들(surface areas) 안으로 실리콘 종의 통합 중에 전형적으로 적용될 수 있음에 따라, 반응성 플라즈마 주변들에의 노출로 상당히 감소될 수 있는 것으로 인식되었다. 결론적으로, 본 명세서에서 개시되는 일부 예시적인 양상들에서, 열 화학적 처리는 민감성 로우-k 유전체 물질들과 상호 작용으로 상당히 감소된 정도의 탄소 공핍을 가져올 수 있게 적용될 수 있으며, 우수한 전자이주 성능을 가져올 수 있고 또한, 열 화학적 처리 중에 효율적인 마스크로서 역할을 할 수 있는 전도성 캡 층을 구리-함유 금속 영역 위에 형성할 수 있다. 결론적으로, 전체 전도성을 희생함이 없는 우수한 전자이주 성능의 장점이 전도성 캡 층을 제공함으로써 달성될 수 있으며, 동시에 열 화학적 처리는 로우-k 유전체 물질의 우수한 특성들을 가져올 수 있다. 여기서, 본 명세서에 개시되는 일부 예시적인 실시예들에서, 추가적인 열 화학적 처리가 유전체 물질의 표면 특성의 대응하는 개선을 가져올 수 있는 실리콘-함유 주변과 같은 적절한 공정 주변을 근거로 수행될 수 있다. 예를 들어, 민감성 로우-k 유전체 물질의 어느 정도의 에칭-관련된 손상이 "수리될(repaired)" 수 있으며, 그럼으로써 예를 들어, 에칭 중지 물질 또는 그 위에 추가적인 로우-k 유전체 물질을 형성하기 위한 임의의 다른 전이 물질과 같은 추가적인 유전체 물질을 증착하는 것을 고려해서, 반도체 디바이스의 추가적인 과정을 위한 표면 상태들을 향상시킬 수 있다.
본 명세서에서 개시되는 하나의 예시적인 방법은 반도체 디바이스를 위한 금속화 층을 형성하는 것과 관련이 있다. 방법은 금속화 층의 제1 유전체 물질에 측면으로 임베디드되는 금속 영역의 표면 상에서 전도성 캡 층을 형성하는 단계를 포함한다. 추가로, 본 방법은 전도성 캡 층의 존재 하에서 제1 유전체 물질의 노출된 표면 상에 열 화학적 세정 처리를 수행하는 단계를 포함한다. 또한, 방법은 제1 유전체 물질의 노출된 표면 및 전도성 캡 층 상에 제2 유전체 물질을 형성하는 단계를 포함한다.
본 명세서에서 개시되는 추가 예시적인 방법은 반도체 디바이스의 금속화 층의 금속 영역의 구리-함유 표면 상에서 전도성 캡 물질을 형성하는 단계를 포함하며, 여기서 금속 영역은 금속화 층의 로우-k 유전체 물질에서 형성된다. 방법은 구리 산화물 환원 작용 가스(copper oxide reducing process gas)를 근거로 로우-k 유전체 물질의 노출된 표면 상에서 제1 열 화학적 처리를 수행하는 단계를 더 포함한다. 방법은 제1 열 화학적 처리를 수행하는 단계 이후에, 실리콘-함유 공정 주변을 근거로 노출된 표면 상에서 제2 열 화학적 처리를 수행하는 단계를 추가로 포함한다. 더욱이, 방법은 전도성 캡 층 및 로우-k 유전체 물질의 노출된 표면 상에 유전체 물질 층을 형성하는 단계를 포함한다.
본 명세서에 개시되는 추가 예시적인 방법은 반도체 디바이스의 금속화 층을 형성하는 것과 관련이 있다. 방법은 금속 영역을 형성하도록 로우-k 유전체 층에서 개구를 형성하는 단계와, 개구를 구리-함유 물질로 채우는 단계를 포함한다. 또한, 전도성 캡 층은 금속 영역의 표면 상에 형성되며, 세정 공정은 플라즈마 없이 구리-환원 가스 주변을 근거로 수행된다. 추가로, 본 방법은 실리콘-함유 공정 주변에서 플라즈마 없이 실리콘-함유 공정 주변을 근거로 표면 개질 공정(surface modification process)을 수행하는 단계를 포함한다.
본 명세서에 개시되는 주요 목적의 추가 실시예들이 첨부되는 특허 청구 범위들에서 정의되고, 첨부한 도면들을 참조할 때 다음의 상세하게 설명되는 설명과 함께 더욱 분명해질 것이다.
도 1a, 1b 및 1d는 금속화 층들을 형성하는 다양한 제조 단계들 중에 반도체 디바이스의 횡단면도들을 도식적으로 나타내며, 여기서 열 화학적 처리는 예시적인 실시예들에 따른 전도성 캡 층을 근거로 수행될 수 있다.
도 1c는 추가 예시적인 실시예에 따른 반도체 디바이스를 도식적으로 나타내며, 여기서 추가적인 열 화학적 처리는 추가 예시적인 실시예들에 따른 민감성 로우-k 유전체 물질의 특성을 더 향상시키도록 수행될 수 있다.
본 명세서에 개시되는 주요 목적이 도면들뿐만 아니라 다음의 상세한 설명에 예시된 바와 같이 실시예들을 참조하여 설명되지만, 도면들뿐만 아니라 다음의 상세한 설명은 개시되는 특정한 실시예들에 대해 본 개시 내용을 제한하는 것으로 의도되어서는 안 되지만, 설명되는 예시적인 실시예들은 본 개시 내용의 다양한 양상들을 단순히 예를 드는 것이며, 본 개시 내용의 범위는 첨부되는 특허 청구 범위들에 의해 정의되는 것으로서 이해되어야 한다.
일반적으로, 본 개시 내용은 공정 기법들을 제공하며, 여기서 우수한 전자이주 특성들이 전도성 캡 물질을 근거로 정교한 금속화 시스템들에서 금속 영역들을 위해 달성될 수 있으며, 탄소 공핍, 에칭-관련된 손상 등과 같은 민감성 로우-k 유전체 물질들의 추가로 지나친 열화는 금속화 시스템의 전체 성능이 예를 들어, 더 높은 브레이크다운 전압 등의 관점에서 유전체 물질의 더욱 안정적이고 균일한 특성들로 원하는 높은 전도성을 가진 우수한 전자이주로 인해 향상될 수 있도록 감소될 수 있다. 이것을 위하여, 노출된 금속 영역 상에 선택적으로 전도성 캡 층을 형성한 이후에, 적어도 세정 공정이 열 화학적 처리로서 수행될 수 있는바, 이 열 화학적 처리는 플라즈마 없이, 즉 이온화된 입자들의 높은 부분없이 확립되는 공정 주변에서 수행되는 처리로서 이해될 수 있다. 열 화학적 공정 주변(thermo chemical process ambient)은 이온화된 입자들의 부분이 지정된 압력 및 온도 조건들에 따라 분자들 및 원자들의 열적 이동에 의해 획득될 수 있는 부분들에 실질적으로 대응하는 주변으로서 이해될 수 있는 것으로 이점에서는 인식되어야만 한다. 따라서, 전자기장과의 상호 작용에 의해 야기되는 이온화된 입자들의 더 높은 부분은 열 화학적 공정 주변으로서 고려되지 않을 수 있다.
본 명세서에 개시되는 일부 예시적인 실시예들에서, 열 화학적 세정 공정은 암모니아 가스 및/또는 질소 가스와 같은 산화물-환원 가스들(oxide-reducing gases)을 근거로 수행될 수 있으며, 구리 증착, 과잉 물질들의 화학적 기계적 연마, 전도성 캡 층의 증착 등과 같은 이전 공정들 중에 생성되는 오염물질들의 효율적인 제거를 가져올 수 있으며, 또한 로우-k 물질의 전체 특성들에 상당히 영향을 줄 수 있는 탄소 종들의 외부 확산을 위한 민감성 로우-k 유전체 물질의 성향을 감소시킬 수 있다. 결론적으로, 추가적인 과정 중에, 예를 들어, 이전의 열 화학적 처리와 결합하여 인 시츄 공정을 근거로 달성될 수 있는 추가적인 유전체 물질의 증착 중에, 향상된 표면 상태들이 결과로서 생긴 금속화 시스템의 우수한 신뢰도에 기여할 수 있는 유전체 물질의 증가된 유전 강도(dielectric strength)를 가져올 수 있게 제공될 수 있다. 다른 예시적인 실시예들에서, 추가적인 열 처리가 실리콘-함유 공정 주변을 근거로 수행될 수 있으며, 이 실리콘-함유 공정 주변에서 어느 정도의 표면 개질이 예를 들어, 민감성 로우-k 유전체 물질의 노출된 표면 영역들을 경화시키거나 또는 밀도를 높임으로써 달성될 수 있으며, 그럼으로써 추가적인 과정 중에 추가 향상된 표면 상태들을 제공할 수 있거나, 또는 이전에 수행된 에칭 및 레지스트 스트립 공정들의 손상 정도까지도 감소시킬 수 있으며, 그럼으로써, 또한 우수한 신뢰도 및 따라서 유전 강도에 기여할 수 있다. 일부 예시적인 실시예들에서, 열 화학적 처리는 따라서 가능하게는 실리콘 질화물 물질, 질소-함유 실리콘 카바이드 물질 등과 같은 추가적인 유전체 물질을 형성하기 위한 증착 공정과 결합하여, 세정 단계 및 후속적인 "실리콘 확산(silicon diffusion)" 단계를 가진 인 시츄 공정 시퀀스로서 수행될 수 있다. 따라서, 가깝게 배치된 금속 영역들 사이에 추가로 감소된 기생 커패시턴스 값들조차 요구하는 정교한 금속화 시스템들에서, 3.0 또는 2.0 이하 조차의 유전 상수를 갖는 민감성 유전체 물질들이 사용될 수 있으며, 여기서 상응하는 공정 시퀀스는 물질들을 손상시키는 중요한 정도를 가져올 수 있으며, 그럼으로써 유전 강도 등의 면에서 감소된 신뢰도에 기여할 수 있다. 따라서, 플라즈마-프리 처리를 근거로 노출된 표면 영역들 안으로의 효율적인 실리콘 확산이 원하는 분자 구조를 어느 정도로 재-확립할 있거나 또는 표면 영역의 향상된 경도 또는 밀도를 제공할 수 있으며, 이 표면 영역은 이러한 물질들에의 기계적 안정성을 또한 일부 향상시킬 수 있으며, 이러한 물질들은 다공성 물질 시스템의 형태로 흔히 제공될 수 있다. 예를 들어, 이러한 민감성 유전체 물질들의 노출된 표면 영역들에서의 다공성의 정도는 HMDS(hexamethyldisilazane) 등의 형태로 실리콘-함유 물질들을 근거로 열 화학적 처리 중에 공정 주변을 확립함으로써 감소될 수 있다. 일부 예시적인 실시예들에서, 열 화학적 처리는 또한 민감성 유전체 물질에서 금속 영역들을 실제로 형성하기 이전에, 즉 유전체 물질을 패터닝한 이후 및 전도성 장벽 물질을 형성하고 구리-함유 금속을 증착하기 이전에 수행될 수 있다. 또한, 이 경우에서, 플라즈마를 기반으로 한 공정들의 악영향이 방지될 수 있으며, 그럼에도 불구하고 후속적인 공정 단계들을 위한 우수한 표면 상태들을 획득할 수 있다.
첨부한 도면들을 참조하여, 추가 예시적인 실시예들이 이제 더욱 상세하게 설명될 것이다.
도 1a는 기판(101)을 포함하는 반도체 디바이스(100)의 단면도를 도식적으로 나타내며, 이 기판(101)에서 그리고 이 기판(101) 위에서 디바이스(100)의 전체 회로 구성에 의해 요구됨에 따라 트랜지스터 등과 같은 회로 소자들이 형성될 수 있다. 앞서 나타낸 바와 같이, 현재 대략 50 nm 이하일 수 있는 디바이스의 트랜지스터 레벨에서 임계 피처 크기들의 지속적인 줄어듦은 또한 디바이스(100)의 금속화 시스템(130)에서 금속 라인들 및 비아들의 피처 크기들의 상응하는 적응을 요구한다. 도 1a에 도시된 실시예에서, 금속화 시스템(130)은 제1 금속화 층(110) 및 제2 금속화 층(120)에 의해 나타낼 수 있다. 하지만, 금속화 시스템(130)이 디바이스(100)의 전체 복잡성의 관점에서 필요함에 따라 임의의 수의 금속화 층들을 포함할 수 있는 것으로 인식되어야만 한다. 설명의 편의를 위해, 층(120) 위에 형성될 수 있거나 또는 금속화 층(110) 아래에 배치될 수 있는 임의의 추가적인 금속화 층들이 도시되지 않는다. 금속화 층(110)은 3.0 이하의 유전 상수를 갖는 로우-k 유전체 물질과 같은 유전체 물질(111)을 포함할 수 있으며, 더욱 정교한 애플리케이션들에서 유전 상수는 대략 2.0 이하일 수 있는바, 이 경우에 상응하는 물질들이 또한 본 명세서에서 울트라 로우-k (ultra low-k : ULK) 물질들이라고도 부를 수 있다. 더욱이, 금속화 층(110)은 금속 영역 또는 금속 라인(112)을 포함할 수 있으며, 여기서 전형적으로 다수의 적절한 금속 영역들이 금속화 층(110)에 제공될 수 있는 것으로 인식되어야만 한다. 금속 라인 또는 금속 영역(112)은 구리, 은 등을 근거로 고도의 전도성 코어 물질(112a)을 포함할 수 있으며, 전도성 장벽 물질(conductive barrier material)(112b)은 예를 들어, 주변 유전체 물질 안으로의 확산에 대해 및 유전체 물질(111)에서 존재할 수 있는 산소, 플루오르 등과 같은 반응성 컴포넌트들의 결합(혼합)에 대해, 코어 물질들(112a)을 가둘 수 있다. 또한, 전술한 바와 같이, 전도성 장벽 물질(112b)은 주변 유전체 물질(111)에 코어 물질(112a)의 원하는 접착력을 제공할 수 있으며, 또한 원하는 전자이주 작용을 제공하기 위해서 고도의 전도성 코어 물질(112a)을 가진 강력한 계면을 형성할 수 있다. 예를 들어, 탄탈륨, 탄탈륨 질화물 등은 잘-확립된 장벽 물질들이다. 또한, 도시된 실시예에서, 전도성 캡 층(112c)이 코어 물질(112a) 상에 형성될 수 있으며, 예를 들어 또한 전술한 바와 같이 CoWP 혼합물들 등과 같은 임의의 적절한 물질로 구성될 수 있다. 하지만, 다른 예시적인 실시예들에서(도시되지 않음), 만일 금속화 층(110)에 적절한 것으로 고려되면, 전도성 캡 층(112c)이 제공되지 않을 수 있으며, 하지만 층(120)과 같은 다른 금속화 층들에서 우수한 전자이주 작용이 높은 전기의 전도성과 결합하여 요구될 수 있는 것으로 인식되어야 한다. 또한, 실리콘 카바이드, 질소-함유 실리콘 카바이드, 실리콘 질화물 등으로 구성될 수 있는 유전체 에칭 중지 또는 캡 층(113)이 유전체 물질(111) 상에서 그리고 금속 영역(112) 상에서(예를 들어, 전도성 캡 층(112c) 상에서) 형성될 수 있으며, 다른 경우들에서, 유전체 층(113)은 요구된 구리 컨파인먼트(copper confinement) 및 전자이주 작용을 제공할 수 있다.
금속화 층(120)은 전술한 바와 같이 다소간의 다공성 상태를 가질 수 있는 로우-k 유전체 물질 또는 ULK 물질을 또한 나타낼 수 있는 유전체 물질(121)을 포함할 수 있다. 또한, 금속 영역(122)은 유전체 물질(121)에 측면으로 임베디드될 수 있으며, 전도성 장벽 물질(122b)과 결합하여, 구리 물질과 같은 코어 물질(122a)을 포함할 수 있다. 도시된 실시예에서, 금속 영역(122)은 금속화 층(110)의 금속 영역(112)에 연결하는 금속 라인(122I) 및 비아(122v)를 포함할 수 있다. 또한, 이러한 제조 단계에서, 임의의 적절한 금속 또는 금속 혼합물로 형성되는 전도성 캡 층(122c)은 우수한 전자이주 작용을 제공하도록 적어도 코어 물질(122a) 상에서 형성될 수 있으며, 금속 영역(122)의 전체 전도성에 과도하게 영향을 주지 않을 수 있다.
도 1a에 예시된 바와 같은 반도체 디바이스(100)는 다음의 공정들을 근거로 형성될 수 있다. 트랜지스터들과 같은 상응하는 회로 소자들을 형성한 이후에, 기판(101) 위에 제공되는 반도체 물질에서, 콘택 구조(도시되지 않음)가 반도체 물질에 그리고 반도체 물질 위에 형성되는 회로 소자들과 금속화 시스템(130) 사이에 계면을 제공하기 위해서 잘-확립된 공정 기법들을 근거로 형성될 수 있다. 그 후에, 하나 이상의 금속화 층들이 층(110)과 같이 형성될 수 있다. 이러한 목적을 위해서, 증착되어야 하는 물질의 유형에 따라, 유전체 물질(111)이 CVD, 스핀-온(spin-on) 기법들 등과 같은 임의의 적절한 증착 기법을 근거로 증착될 수 있다. 전술한 바와 같이, 물질(111)은 전체 물질 특성들에 상당히 영향을 줄 수 있는 탄소 종들의 어느 정도의 부분을 포함할 수 있다. 예를 들어, 실리콘, 탄소, 수소 및 산소를 근거로 하는 물질이 다소간의 다공성 상태에서 흔히 사용될 수 있으며, 다른 경우들에서, 폴리머 물질들 등이 사용될 수 있다. 그 후에, 유전체 물질(111)이 또한 금속화 층(120)을 참조하여 설명될 바와 같이, 정교한 리소그래피 및 에칭 방식들을 근거로 패터닝될 수 있다. 마지막으로, 금속 영역(122)에 대응하는 각각의 개구들이 금속-함유 물질로 채워질 수 있으며, 그것의 임의의 과잉 물질이 유전체 물질(111)에 전기적으로 절연된 금속 영역들을 제공하도록 예를 들어, CMP(화학적 기계적 연마)에 의해 제거될 수 있다. 그 후에, 전도성 캡 층(112c)이 요구되는 경우, 유전체 층(113)의 증착에 뒤이어 형성될 수 있다. 그 후에, 유전체 물질(121)이 전술한 바와 같이 물질(111)을 참조하여 증착될 수 있으며, 상응하는 패터닝 시퀀스가 금속 라인(122I) 및 비아(122t)를 위한 트렌치 및 비아 개구를 개별적으로 획득하도록 수행될 수 있다. 잘-확립된 에칭 기법들을 근거로 유전체 물질(121)의 패터닝 이후에, 일부 예시적인 실시예들(도시되지 않음)에서, 적절한 열 화학적 처리가 도 1b 및 1c를 참조하여 이후에 설명될 바와 같이 수행될 수 있다. 그 후에, 전도성 장벽 물질(122b)이 코어(122a)의 증착 및 그것의 임의의 과잉 물질의 제거에 뒤이어 증착될 수 있다. 다음으로, 디바이스(100)가 전기화학적 증착 주변 또는 기체 주변(예를 들어 CVD 앰비언트, 스퍼터 증착 등과 같은 물리적인 기상 증착을 위한 앰비언트)을 나타낼 수 있는 증착 주변(102)에 노출될 수 있다. 예를 들어, 복수의 금속 물질들이 예를 들어 무전해 도금인 전기화학적 증착 기법들을 근거로 효율적으로 증착될 수 있으며, 여기서 코어 물질(122a)의 노출된 표면은 적절한 전해질 용액으로부터 물질의 증착을 개시하기 위한 촉매 물질로서 역할을 할 수 있다. 결론적으로, 매우 선택적인 물질 증착이 전도성 캡 층(122c)을 금속 라인(122I)으로 제한하기 위한 임의의 추가적인 패터닝 방식들을 요구함이 없이 달성될 수 있다. 다른 경우들에서, 임의의 다른 적절한 증착 방식이 사용될 수 있으며, 예를 들어 선택적인 CVD형 증착 기법들(cvd-like deposition techniques)에서, 코어 물질(122a)이 유전체 물질(121)의 노출된 표면 영역들(121s)과 비교하여 상당히 높은 증착율을 가질 수 있다.
도 1b는 제1 열 화학적 처리(103a)의 공정 주변에 노출될 때에 반도체 디바이스(100)를 도식적으로 나타낸다. 만일 예를 들어, 추가적인 유전체 물질의 증착이 인 시츄 공정으로서 수행될 수 있다면, 처리(103a)의 공정 주변이 증착 챔버(deposition chamber) 등과 같은 임의의 적절한 공정 툴로 확립될 수 있다. 하나의 예시적인 실시예에서, 처리(103a)의 공정 주변이 구리-환원 가스를 근거로 확립될 수 있으며, 이 구리-환원 가스는 대략 1-6 토르의 압력인 암모니아(NH3) 및 질소(N2)를 근거로 예를 들어 확립될 수 있다. 예를 들어, 암모니아 및 질소 가스의 비율은 대략 1:400로부터 1:1까지 범위일 수 있으며, 다른 경우들에서, 실질적으로 순수 암모니아조차도 환원 가스로서 사용될 수 있다. 더욱이, 기판(101)은 처리(103a)를 위한 원하는 공정 온도를 확립하기 위해서 대략 250 - 500℃로, 예를 들어 대략 350℃로 가열될 수 있다. 결론적으로, 열적으로 유도된 화학적 세정 공정이 캡 층(122c)의 표면에서 그리고 또한 유전체 물질(121)의 표면 상에서 개시될 수 있다. 앞서 나타낸 바와 같이, 처리(103a)는 이전 공정 시퀀스들(예를 들어, 물질들(122a, 122b)의 증착 및 그것의 임의의 과잉 물질의 상응하는 제거) 중에 생성되었을 수 있는 금속 잔류물들(metal residues)의 제거를 가져올 수 있다. 더욱이 또한, 전도성 캡 층(122c)을 증착하기 위한 후속적인 공정 중에, 잔류물들이 효율적으로 제거될 수 있는 노출된 표면에 증착되었을 수 있으며, 플라즈마를 기반으로 한 세정 공정들 상에서 전형적으로 관찰될 수 있는 탄소 공핍의 정도를 또한 감소시킬 수 있다.
도 1c는 추가 예시적인 실시예에 따른 반도체 디바이스(100)를 도식적으로 나타내며, 여기서 디바이스(100)는 열 화학적 처리(103a)에 더하여 추가적인 열 화학적 처리(103b)에 노출될 수 있다. 예를 들어, 처리들(103a, 103b)이 처리들(103a 및 103b) 사이에 주변 공기에 디바이스(100)를 노출함이 없이 적절한 공정 주변을 근거로 수행될 수 있다. 시퀀스의 공정들이 주변 공기에의 지나친 노출이 방지될 수 있는 한 동일한 또는 서로 다른 공정 챔버들에서 수행될 수 있는지 없는지에 상관없이, 공정들의 상응하는 시퀀스는 또한 인 시츄 공정 시퀀스라고도 부를 수 있다. 열 화학적 처리(103b)는 하나의 예시적인 실시예에서, 실란 또는, 트리 메틸 실란(3MS), 테트라 메틸 실란(4MS), HMDS 등과 같은 그것의 임의의 파생물들과 같은 실리콘-함유 가스 컴포넌트를 포함하는 가스의 주변을 근거로 수행될 수 있다. 예를 들어, 실란 또는 그것의 임의의 파생물들에의 250 - 500℃와 같은 적절한 온도를 근거로, 노출된 표면(121s) 안으로 상응하는 실리콘 확산이 개시될 수 있으며, 그럼으로써 표면(121s)의 어느 정도의 경화 또는 치밀화(densification)를 제공할 수 있다. 다른 경우들에서, HMDS가 물질(121)의 표면 상태들을 향상시키기 위해서 사용될 수 있으며, 그럼으로써 이전 공정 단계들에서 손상되었을 수 있는 표면(121s)의 원하는 구조를 심지어 "재-확립"할 수 있다. 표면(121s) 안으로 실리콘 확산의 요구된 정도가 상응하는 테스트 측정들을 근거로 손쉽게 결정될 수 있으며, 여기서 여러 가지 유전체 물질들이 처리(103b)를 위한 여러 가지 파라미터 세팅들을 근거로 처리될 수 있으며, 다양한 처리들 이후에 표면 상태들을 결정할 수 있는 것으로 인식되어야만 한다. 결론적으로, 노출된 표면(121s)은 추가적인 과정 중에, 예를 들어, 추가적인 유전체 물질의 증착 중에 향상된 표면 상태들을 제공하도록 수정될 수 있으며, 그럼으로써 물질(121)의 특성들에 영향을 주는 가능성을 감소시킬 수 있으며, 이 물질(121)의 특성들은 따라서 전술한 바와 같이 향상된 신뢰도를 가져올 수 있다. 동시에, 캡 층(121c)은 코어 물질(122a) 안으로의 지나친 실리콘 확산을 방지하도록 보호 층(protection layer)으로서 역할을 할 수 있는바, 만일 그렇지 않은 경우 또한 전술한 바와 같이 감소된 전체 전도성을 가져올 수 있다.
도 1c는 처리(103a)(도 1b 참조) 및 일부 예시적인 실시예들에서 또한 처리(103b)(도 1c 참조)를 수행한 이후에, 증착 주변(104)에 노출될 때에 반도체 디바이스(100)를 도식적으로 나타낸다. 증착 주변(104)은 유전체 층(123)의 원하는 조성물을 획득하기 위해서 적절한 공정 파라미터들 및 전구체 물질들을 근거로 확립될 수 있는바, 이는 에칭 중지 물질 또는 추가적인 유전체 물질을 그 위에 형성하기 위한 임의의 다른 적절한 전이 층(transition layer)으로서 역할을 할 수 있다. 하나의 예시적인 실시예에서, 증착 공정(104)은 적어도 처리(103a)(도 1b 참조)를 포함하는 공정 시퀀스의 하나의 공정을 나타내며, 여기서 공정 시퀀스는 앞서 정의된 의미로 인 시츄 공정으로서 수행될 수 있다. 다른 예시적인 실시예들에서, 추가로 처리(103b)(도 1c 참조)가 수행될 수 있으며, 또한 공정 시퀀스의 부분을 나타낼 수 있으며, 여기서 증착 주변(104)은 처리(103b)의 공정 주변과 같은 동일한 공정 챔버에서 확립될 수 있다. 이러한 목적을 위해서, 일부 예시적인 실시예들에서, 플라즈마가 유전체 층(123)을 형성하기 위해서 실리콘, 질소 및 탄소의 증착을 개시하도록 확립될 수 있다. 따라서, 물질 층(123)의 증착 중에, 이전의 하나 이상의 열 화학적 처리들에 의해 획득되는 향상된 표면(121s)이 향상된 증착 균일성 및 따라서 향상된 유전 강도 등과 같은 안정적이고 신뢰할 수 있는 전체 특성들을 가져올 수 있다. 임의의 원하는 물질 조성물이 실리콘 카바이드, 실리콘 질화물, 질소-함유 실리콘 카바이드 등의 형태로 2개 이상의 여러 가지 물질 층들과 같이 공정(104) 중에 증착될 수 있는 것으로 인식되어야만 한다.
그 후에, 추가적인 과정은 ULK 물질 등과 같은 추가적인 유전체 물질을 증착하고, 금속화 층들(110 및 120)을 참조하여 또한 설명된 바와 같이, 그 안에 적절함 금속 라인들과 비아들을 형성함으로써 계속될 수 있다.
일부 예시적인 실시예들에서, 도 1b 및 1c를 참조하여 설명되는 바와 같이, 열 화학적 처리들(103, 103b)이 전술한 바와 같이, 유전체 물질(121)의 패터닝 이후에 공정 시퀀스로서 적용될 수 있다. 예를 들어, 유전체 물질(121)의 패터닝 중에, 정교한 에칭 방식들이 유전체 층(121)을 통해서 에칭하도록 가능하게는 하드 마스크 물질과 결합하여 레지스트 마스크의 형성을 요구하게 그리고 금속 라인(122I)(도 1a 참조)에의 상응하는 트렌치를 형성하게 적용되어야 할 수 있다. 따라서, 이러한 복합 패터닝 시퀀스 이후에, 이방성 에칭 방안들, 레지스트 스트립 공정들 등과 같은 반응성 주변으로의 반복되는 노출이 유전체 물질(121)의 노출된 표면 부분들의 상당한 정도의 손상을 가져올 수 있다. 이러한 경우에서, 처리들(도 1b 및 1c의 103a, 103b)의 시퀀스를 적용하는 것은 오염 물질들의 효율적인 제거 및 또한 유전체 물질(121)의 노출된 표면 부분들의 상응하는 "강화(reinforcement)"를 가져올 수 있다. 결론적으로, 탄소 공핍이 추가적인 과정 중에 감소될 수 있으며, 또한 향상된 표면 상태들이 예를 들어, 노출된 표면 영역들을 경화시키거나 밀도를 높임으로써 획득될 수 있다. 따라서, 전도성 장벽 물질(122b)을 증착하자마자, 범위(coverage)의 더욱 신뢰할 수 있는 정도가 획득될 수 있으며, 이는 물질(121)의 표면 영역들에서 다공성 및 에칭 손상의 정도가 상당히 감소될 수 있기 때문이다. 또한, 시퀀스(103a, 103b)에서 플라즈마의 회피로 인해, 추가적인 손상이 방지될 수 있다.
결과로서, 본 개시 내용은 기법들을 제공하며, 여기서 향상된 전자이주 작용이 전도성 캡 층을 근거로 달성될 수 있으며, 추가로 민감성 유전체 물질들의 향상된 물질 특성들은 가능하게는 예를 들어, 실리콘-함유 공정 주변을 근거로 표면 개질 공정과 결합하여, 플라즈마-프리 세정 공정을 사용함으로써 획득될 수 있다.
본 개시 내용의 추가적인 변형 및 수정은 본 발명의 상세한 설명의 관점에서의 경우 당업자에게 명백하게 될 것이다. 따라서, 본 발명의 상세한 설명은 단지 예시적인 것이며 본 명세서에서 개시된 원리들을 실행하는 일반적인 방법을 당업자에게 설명하기 위한 것으로 해석되어야 한다. 이해될 사항으로써, 본 명세서에서 도시되고 설명되는 형태들은 현재 바람직한 실시예들로서 고려되고 있다.

Claims (20)

  1. 반도체 디바이스의 금속화 층을 형성하는 방법으로서, 상기 방법은,
    금속 영역의 표면 상에 전도성 캡 층을 형성하는 단계와, 상기 금속 영역은 상기 금속화 층의 제1 유전체 물질에 측면으로 임베디드되며;
    상기 전도성 캡 층의 존재 하에서 상기 제1 유전체 물질의 노출된 표면 상에서 열-화학적 세정 처리를 수행하는 단계; 및
    상기 제1 유전체 물질의 상기 노출된 표면 및 상기 전도성 캡 층 상에 제2 유전체 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 열-화학적 세정 처리는,
    산화물 환원 가스들을 사용함으로써 수행되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 산화물 환원 가스들은,
    암모니아 가스 및 질소 가스 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 열-화학적 처리는,
    대략 250℃ 내지 500℃의 공정 온도에서 수행되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 제1 유전체 물질은,
    대략 2.7 이하의 유전 상수를 갖는 탄소 함유 물질인 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 열-화학적 세정 처리 및 상기 제2 유전체 물질의 증착은,
    상기 반도체 디바이스를 주변 대기에 노출함이 없이 공정 시퀀스대로 수행되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 열-화학적 처리를 수행하는 단계 이후에 그리고 상기 제2 유전체 물질을 형성하는 단계 이전에, 실리콘 함유 주변(silicon containing ambient)을 근거로 제2 열-화학적 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제6항에 있어서,
    상기 실리콘 함유 주변은,
    실란, 트리-메틸 실란, 테트라-메틸 실란 및 헥사메틸다이실라잔(hexamethyldisilazane : HMDS) 중 적어도 하나를 근거로 확립되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서,
    상기 금속 영역은,
    구리 및 전도성 장벽 물질을 포함하는 것을 특징으로 하는 방법.
  10. 반도체 디바이스의 금속화 층의 금속 영역의 구리 함유 표면 상에 전도성 캡 물질을 형성하는 단계와, 상기 금속 영역은 상기 금속화 층의 로우-k 유전체 물질에 형성되며;
    구리 산화물 환원 작용 가스를 근거로 상기 로우-k 유전체 물질의 노출된 표면 상에서 제1 열-화학적 처리를 수행하는 단계;
    상기 제1 열-화학적 처리를 수행하는 단계 이후에, 실리콘 함유 공정 주변을 근거로 상기 노출된 표면 상에서 제2 열-화학적 처리를 수행하는 단계; 및
    상기 전도성 캡 층 및 상기 로우-k 유전체 물질의 상기 노출된 표면 상에 유전체 물질 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 실리콘 함유 공정 주변은,
    실란, 트리-메틸 실란, 테트라-메틸 실란 및 헥사메틸다이실라잔(HMDS) 중 적어도 하나를 근거로 확립되는 것을 특징으로 하는 방법.
  12. 제10항에 있어서,
    상기 환원 작용 가스는,
    암모니아 가스 및 질소 가스 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  13. 제10항에 있어서,
    상기 제1 및 제2 열-화학적 처리들은,
    대략 250℃ 내지 500℃의 공정 온도에서 수행되는 것을 특징으로 하는 방법.
  14. 제10항에 있어서,
    상기 제2 열-화학적 처리 및 상기 유전체 물질 층을 형성하는 단계는,
    상기 반도체 디바이스를 주변 대기에 노출함이 없이 지속적인 공정 시퀀스대로 수행되는 것을 특징으로 하는 방법.
  15. 제14항에 있어서,
    상기 제1 열-화학적 처리, 상기 제2 열-화학적 처리 및 상기 유전체 물질 층을 형성하는 단계는,
    상기 반도체 디바이스를 주변 대기에 노출함이 없이 지속적인 공정 시퀀스대로 수행되는 것을 특징으로 하는 방법.
  16. 제10항에 있어서,
    상기 금속 영역을 형성하도록 상기 로우-k 유전체 물질에 트렌치를 형성하는 단계와, 상기 트렌치를 구리 함유 물질로 채우는 단계를 더 포함하며, 적어도 하나의 추가적인 열-화학적 처리가 상기 트렌치를 채우는 단계 이전에 수행되는 것을 특징으로 하는 방법.
  17. 제16항에 있어서,
    상기 적어도 하나의 추가적인 열-화학적 처리를 수행하는 단계는,
    실리콘 함유 공정 주변을 근거로 제2 열-화학적 처리를 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 반도체 디바이스의 금속화 층을 형성하는 방법으로서, 상기 방법은,
    로우-k 유전체 층에 개구를 형성하는 단계;
    금속 영역을 형성하도록 상기 개구를 구리 함유 물질로 채우는 단계;
    상기 금속 영역의 표면 상에 전도성 캡 층을 형성하는 단계;
    플라즈마 없이 구리 환원 가스 주변을 근거로 세정 공정을 수행하는 단계; 및
    실리콘 함유 공정 주변에서 플라즈마 없이 상기 실리콘 함유 공정 주변을 근거로 표면 개질 공정(surface modification process)을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서,
    상기 로우-k 유전체 물질 및 상기 전도성 캡 층 상에 유전체 물질 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제18항에 있어서,
    상기 로우-k 유전체 물질은,
    탄소를 포함하는 것을 특징으로 하는 방법.
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