CN100452385C - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体元件及其制造方法，所述半导体元件，包括工作元件、位于工作元件上的绝缘层、位于绝缘层中至少一导线及位于绝缘层和导线上的覆盖层。覆盖层为非导电性，且包括至少一第一金属元素。此非导电的覆盖层包括位于导线和导线间的绝缘层上的第一金属氮化物、第一金属氧化物或第一金属氮氧化物。一界面区可形成在导线的表面上，且此界面区可包括覆盖层的金属元素。覆盖层可用以防止金属导线材料扩散至邻近绝缘层，此外其亦可以用作蚀刻阻挡层。本发明可以容易的结合一般的半导体制程，提供较佳的良率，且可改善可靠度。其亦可改进电致迁移的阻抗性。覆盖层中的界面区可使结构更为坚固，且和其下的导线可有更佳的黏着性。

Description

半导体元件及其制造方法
技术领域
本发明是有关于一种半导体元件及其制造方法，特别是有关半导体元件导电线上的覆盖层的结构及其制造方法。
背景技术
半导体元件是使用在许多的电子应用上，其制造方法是包括将工作对象或晶圆上的导电层、绝缘层或半导体层进行沉积、图形化和蚀刻以制造之。半导体元件可包括模拟或数字电路、存储器元件、逻辑电路、周边元件或上述的组合，且其是形成在晶片(die)上。
半导体技术是朝向微型化及尺寸缩小，以提供较小的IC及提升效能，例如增加速度和减少耗能。铝或铝合金是以往最常用的集成电路导线的材料，现在因为铜具有较低的电阻、较高的导电性及较高的熔点，则朝向使用铜作为导线。另外一变更为，以往在金属线间是使用氧化硅作为绝缘层，现则使用介电常数低于氧化硅(约4.0～4.5)的低介电材料。
导线和绝缘层的材料已经成为半导体制程的新挑战。举例来说，铜很容易氧化且容易扩散至相邻的绝缘材料(特别是当层间介电层采用低介电常数材料或是其它多孔材料时)。
为防止铜或其它金属扩散所导致邻近绝缘层的迁移或污染，通常采用阻障层或是覆盖层以防止上述的扩散现象。举例来说，具有和其下导线相同图案的SiNx、SiCxNyHz和Ta/TaN堆叠层是作为蚀刻阻挡层和扩散阻挡层，请参照Hu在2003年8月4日，于Applied Physics Letter  所发表的“Comparison of CuElectromigration Lifetime In Cu Interconnects Coated WithVarous Cap”。另一所提议的解决方法为Low在2004年1月20日领证的美国专利第6,709,874号，其揭示提供一和其下金属导线具有相同图案的金属覆盖层，其中此金属覆盖层包括W、Ti、Ta、TaN、TiW、Al CoWP或CoP，另外，金属覆盖层亦可以为氧化硅或是氮化硅。Ko在2003Symposium on VLSI TechnologyDigest of Technical Papers的论文“High Performance/reliabilityCu Interconnect with Selective CoWP Cap”中揭示在导线上选择性的形成CoWP。
已知技术所需解决的问题为避免表面迁移，和金属导线材料扩散至邻近绝缘层。
发明内容
因此，根据上述的问题，本发明提供一覆盖层用以解决表面迁移，和金属导线材料扩散至邻近绝缘层的问题。
为达成上述目的，本发明的提供一半导体元件，其包括工作元件、位于工作元件上的第一绝缘层、位于第一绝缘层中至少一导线及位于第一绝缘层和第一导线上的第一覆盖层。第一覆盖层为非导电性，且包括至少一第一金属元素，其中该第一覆盖层的第一金属元素选自下列族群：Ta、Ru、Sc、Ti、V、Cr、Ce、Y、Mo、W、In、Al和Ga，该第一覆盖层包括第一金属氧化物、第一金属氮氧化物或第一金属氮化物MNy，其中M是该第一金属元素，N是氮，且y大于1。
本发明所述的半导体元件，该第一覆盖层包括介电常数低于氧化硅的材料。
本发明所述的半导体元件，该第一覆盖层包括一第一界面区位于该第一导线上，该第一界面区包括该第一覆盖层导电相的第一金属元素，或该第一界面区包括该第一覆盖层非导电相的第一金属元素，该第一界面区的电阻率大体上大于5×104μohm-cm。
本发明所述的半导体元件，该第一覆盖层包括一第一厚度，该第一界面区包括一第二厚度，且该第二厚度为该第一厚度的1/3或更小。
本发明所述的半导体元件，更包括：至少一第二绝缘层，位于该第一覆盖层上；至少一第二导线，位于该第二绝缘层中；及至少一第二覆盖层，位于该第二绝缘层和该第二导线上，其中该至少一第二覆盖层为非导电，且包括至少一第二金属元素，其中该第二覆盖层的第二金属元素选自下列族群：Ta、Ru、Sc、Ti、V、Cr、Ce、Y、Mo、W、In、Al和Ga，该第二覆盖层包括第二金属氧化物、第二金属氮氧化物或第二金属氮化物MNy，其中M是该第二金属元素，N是氮，且y大于1。
本发明所述的半导体元件，该第二覆盖层的电阻率大体上大于5×104μohm-cm，该至少一第二金属元素包括Ta或Ru。
本发明所述的半导体元件，该第二覆盖层的第二金属元素包括该第一覆盖层的第一金属元素，该第二覆盖层包括一第二界面区，位于该第二导线上，该第二界面区包括该第二覆盖层在导电相的第二金属元素，该第二覆盖层的电阻率大体上大于5×104μohm-cm。
本发明所述的半导体元件，该第二覆盖层包括一第一厚度，该第二界面区包括一第二厚度，且该第二厚度为该第一厚度的1/3或更小。
本发明所述的半导体元件，该第一覆盖层包括TaOxNy或RuOxNy，且该第一覆盖层的电阻率大体上大于5×104μohm-cm。
为达成上述目的，本发明的另提供一半导体元件，其包括工作元件、位于工作元件上的第一绝缘层、位于第一绝缘层中至少一导线及位于第一绝缘层和第一导线上的第一覆盖层。第一覆盖层为非导电性，且包括至少一第一金属元素。第一覆盖层包括MOxNy，其中M包括至少一第一金属元素。
为达成上述目的，本发明的还提供一半导体元件的制造方法。首先，提供工作元件，并形成第一绝缘层于工作元件上。其后，形成第一导线于第一绝缘层中。接下来，形成第一覆盖层于第一绝缘层和第一导线上。形成第一覆盖层包括形成一非导电材料，非导电材料包括至少一第一金属元素，该第一金属元素选自下列族群：Ta、Ru、Sc、Ti、V、Cr、Ce、Y、Mo、W、In、Al和Ga，该第一覆盖层至少包括一第一金属氮化物MNy，其中M是该第一金属元素，N是氮，且y大于1。
本发明所述的半导体元件的制造方法，该方法包括：沉积一第一绝缘层，于该工作元件上；图案化该第一绝缘层，以形成一用于至少一导线的图案；沉积一第一导线材料，于该图案化第一绝缘层上；移除该图案化的第一绝缘层上多余的第一导线材料；及形成至少一第一导线，于该第一绝缘层中。
本发明所述的半导体元件的制造方法，更包括：形成至少一第二绝缘层，于该第一覆盖层上；形成至少一第二导线，于该第二绝缘层中；及形成至少一第二覆盖层，于该第二绝缘层和该第二导线上，其中该至少一第二覆盖层为非导电，且包括至少一第二金属元素，其中该第二覆盖层的第二金属元素选自下列族群：Ta、Ru、Sc、Ti、V、Cr、Ce、Y、Mo、W、In、Al和Ga，该第二覆盖层至少包括第二金属氮化物MNy，其中M是该第二金属元素，N是氮，且y大于1。
本发明所述的半导体元件的制造方法，在形成该第一覆盖层之前，更包括：预处理该第一导线及该第一绝缘层，且预处理该第一导线及该第一绝缘层是为同环境处理，或异环境处理。
本发明所述的半导体元件的制造方法，预处理该第一导线及该第一绝缘层是为热处理或溶液处理。
本发明的覆盖层可抑制半导体元件的铜或其它金属导线的扩散。其可以容易的结合一般的半导体制程，可提供较佳的良率，且可改善可靠度。此外，其亦可改进电致迁移的阻抗性。另外，覆盖层中的界面区可使结构更为坚固，且和其下的导线可有更佳的黏着性。
附图说明
图1至图3、图4a至图4c揭示本发明较佳实施例单镶嵌制程剖面示意图；
图5至图7是显示本发明另一实施例导线是经由蚀刻形成的剖面图；
图8至图9揭示本发明一实施例双镶嵌制程剖面示意图；
图10是显示本发明的一实施例的金属内连线剖面图；
图11显示累积失效，相对应失效时间的关系图；
图12显示比较已知技术SiCxNyHz覆盖层和ALD TaNxOy覆盖层的关系图。
具体实施方式
以下是详细揭示较佳实施例的应用。然而本发明是提供许多应用的发明构思，其可用广泛的文字具体化。以下讨论的特殊的实施例仅为应用本发明的特定的方法，其并不用以限制本发明。
已知技术在导线和覆盖层的接面具有弱点(weak point)，也因此产生可靠度的问题。根据故障分析，已知技术的覆盖层(例如SiCxHyNz)提供薄弱的表面扩散路径，且其的活化能较晶格和晶界扩散路径为低。
现已发现铜金属内连线电致迁移的活化能和铜的表面扩散能量相当接近。并且，因为镶嵌制程的特性，在高温加速测试下(例如250～350℃)，铜的表面扩散路径相较于晶格或是晶界扩散路径，更为关键且对于可靠度具有更大的影响，而其在一般半导体元件操作温度(约100℃)更为常见。
当半导体元件越缩越小，铜镶嵌的金属内连线会持续的增加。举例来说，半导体元件的设计上可以用到10层的铜镶嵌金属内连线。已知技术的具有弱表面扩散路径的覆盖层在施加应力下，会在覆盖层的界面产生孔洞，进而产生半导体元件的可靠度的问题。
本发明的实施例可借由抑制表面扩散路径，提供较佳的铜可靠度和晶片制程，并且可提供较高的良率和特性。本发明的较佳实施例是揭示如下，其包括单镶嵌制程、蚀刻消去制程、双镶嵌制程及实验结果。
图1至图3和图4a至图4c揭示本发明较佳实施例的剖面图，且其是为一单镶嵌制程。请参照图1，提供一工作元件(workpiece)102，其可以包括一覆盖有绝缘层104的半导体基底，其中半导体基底可以由硅或是其它半导体材料所组成。此工作元件102亦可以包括其它主动元件或是电路(未绘示)。举例来说，此工作元件102可以为硅上形成有氧化硅。此工作元件102可以包括其它导电层或是半导体元件(例如晶体管，二极管等)。此外，除了硅之外其亦可以包括复合半导体，例如GaAs、InP、Si/Ge或SiC。
一第一绝缘层104形成在工作元件102上。此第一绝缘层104可以包括已知的绝缘材料，例如介电常数约为4的氧化硅或是二氧化硅。第一绝缘层104较佳为介电常数低于4的介电材料(或介电常数低于二氧化硅的介电材料)。此介电材料可以包括类钻石碳(例如美商应材所开发的Black Diamond)、氟硅玻璃FSG，DowChemical所开发的SILKTM，Trikon Technologies所开发的OrionTM，Honeywell所开发的FLARETM，JSR Micro所开发的LKD，上述的复合物，上述的混合物，或上述的组合。举例来说，第一绝缘层104可包括一或多种的低介电材料或其和氧化硅的组合。第一绝缘层104的厚度较佳为3000埃，但其并不限于此。
如图2所示，第一绝缘层104是定义形成一图案106以形成至少一导线。此图案106可包括一长且薄的沟槽，其可以是相对的笔直，或弯曲或分岔(未绘示)。此图案106亦可包括孔洞或是贯孔。此第一绝缘层104的图形化可以应用电子束微影EBL，或是形成一光致抗蚀剂层，并以光致抗蚀剂层为掩膜进行蚀刻，最后移除光致抗蚀剂层形成之。
如图3所示，第一导电材料108是沉积在图形化的第一绝缘层104及暴露的工作元件102上。第一导电材料108较佳包括铜、铝、银、钨或上述的组合所形成的导电材料，但不限于此。举例来说，第一导电材料108可包括金属氮化物、合金、铜、铜合金、铝、铝合金、上述的复合物或上述的组合。
如图3所示，沉积后的第一导电材料108会包括一些超出第一绝缘层的表面的多余部分，其可以借由化学机械研磨法或回蚀刻移除之，以在第一绝缘层104中形成第一导线110，如图4a所示。
在本发明的一较佳实施例中，如图4a所示，第一覆盖层112是沉积覆盖第一导线110和第一绝缘层104表面，且邻近之。第一覆盖层112较佳是毯覆性的完全覆盖第一导线110和第一绝缘层104。在一实施例中，第一覆盖层112较佳包括第一金属氮化物(MNy，其中M包括一金属，N是氮、而y大于1)、第一金属氧化物(MOx，其中O是氧)，或第一金属氮氧化物(MOxNy)。第一覆盖层112较佳为一非导电材料，以防止第一导线110间的短路。在一实施例中，M较佳包括耐火金属，例如Ta、Ti、W、Ru、Mo、Sc、V、Cr、Ce、Y、In、Al或Ga。
在一实施例中，第一覆盖层112的第一金属包括Ta、Sc、Ti、V、Cr、Ce、Y、Mo、Ru、W、In、Al、Ga或上述的组合。在另一实施例中，第一覆盖层112可包括Ta OxNy、TiOxNy、WOxNy或RuOxNy。第一覆盖层112可更包括其它金属或可包括上述材料的两层或是多层结构。
如果第一覆盖层112包括第一金属氮化物MNy，则y较佳是大于1。易言之，N和M的比例较佳是大于1∶1或是N所含的原子比例较第一金属M大。在一实施例中，第一覆盖层112的电阻率大于5×104μohm-cm。第一覆盖层112的较佳厚度为约10埃～600埃，但不限于此。在一实施例中，第一覆盖层112的厚度为30埃。
在一实施例中，在形成第一覆盖层112之前，上述第一导线110和第一绝缘层104可以选择性的进行处理，例如以氢、氨或氮，在低于1分钟，及低于350℃下进行处理，但不限于此，上述的处理方法亦可以包括热处理、电浆处理或溶液处理。
上述的选择性处理可以使用“同环境处理”(in situ treatment)或“异环境处理”(ex situ treatment)进行。举例来说，工作元件102可以留在一制程室中进行预处理以及接续的处理制程，或是先移到制程室外进行预处理后，再送回到原制程室中进行后续制程。
第一覆盖层112较佳可以下述方式沉积，例如原子层沉积法ALD、物理气相沉积法PVD、化学气相沉积法CVD、无电电镀、电化学电镀或化学电镀法。
继续进行以下的制程以完成半导体元件100的制造，举例来说，可图形化第一覆盖层112以暴露出第一导线的顶部，以和后续的金属内连线结构或接触垫层进行电性连接。
在本发明的一实施例中，如图4b所示，在沉积的初始步骤或是在第一导线110上形成第一覆盖层112时，第一界面区114是形成在第一覆盖层112中。第一界面区114可借由在形成第一覆盖层112时，由适当的材料选择、温度或沉积条件形成。举例来说，以ALD形成金属先驱物，并在大约200～350℃，以氨气处理。
第一界面区114较佳包括第一覆盖层112的金属M。第一界面区114的厚度t2较佳为第一覆盖层112的厚度t1的1/3或更少。在一实施例中，第一界面区114可在第一导线110的上表面形成金属和金属间的黏着。第一界面区114可包括第一覆盖层112的在近纯金属(near-pure)或是导电相的金属M。在另一实施例中，第一界面区114是为非导电且其电阻率大于5×104μohm-cm。
在本发明的一实施例中，借由CMP或是蚀刻制程而于第一绝缘层104表面移除多余的第一导电材料108之后，第一导线110可稍微较第一绝缘层104表面凹陷，如图4c所示。举例来说，其可以凹陷约几个埃的深度。在本实施例中，第一界面区114可稍微凹陷，低于第一绝缘层104表面，如图4c所示。若是没有第一界面区114，第一覆盖层112可以填入上述的凹陷(未绘示)。
图5至图7是显示本发明另一实施例的剖面图，其中导线是经由蚀刻形成。本实施例相同的元件的图号是和采用图1至图3及图4a、图4b、图4c相似，例如x02，在第一实施例标号为102，而在本实施例标号为202，以此类推，在此不详加描述。
请参照图5至图7，使用一削去法形成第一导线210。举例来说，若第一导线210是由铝或铝合金所形成，则其适用于削去法，如图5所示，一第一导电材料208是形成在工作元件202上，其可使用一般的微影及蚀刻技术进行图形化。如此，将部分的第一导电材料208蚀刻削除，而在工作元件202上形成第一导线210，如图6所示。
其后，在图形化的第一导线210上形成一第一绝缘层204。接下来，使用CMP或是蚀刻方法移除第一导线210的上多余的第一绝缘层204，如图7所示。
后续，使用一毯覆性的沉积方法，形成一第一覆盖层212于第一导线210和第一绝缘层204上。如同图1至图3及图4a、图4b、图4c的实施例，可供选择的第一界面区214是形成在第一覆盖层212中，且其包括第一覆盖层212的导电态或非导电态金属。
如图8和图9所示，上述的覆盖层亦可以使用于双镶嵌的结构。同样的，本实施例相同的元件的图号是和采用图1至图3及图4a、图4b、图4c相似，例如x02，在第一实施例标号为102，而在本实施例标号为302，以此类推，在此不详加描述。
在双镶嵌的制程中，一第一绝缘层304是形成在工作元件302上，其厚度可大约为3500埃。但不限于此。在本实施例中，由于两个图案需形成在第一绝缘层304中，其厚度较上述实施例的第一绝缘层204、104为厚。举例来说，此第一绝缘层304可被图案化为一用于第一导线的图案306，及一用在图案306下方的贯孔图案，如图8所示。
接下来，如图9所示，于第一绝缘层304上沉积第一导电材料，填入第一导线图案306及贯孔图案316，以形成第一导线310及贯孔318。其后，移除第一绝缘层304之上的多余第一导电材料。
后续，于第一绝缘层304及第一导线310上沉积一第一覆盖层312。第一覆盖层312是为第一导线310的扩散阻障层，且其亦可以具有蚀刻阻挡层的功能。一可供选择的第一界面区314是形成在位于第一导线310上的第一覆盖层312中，其包括第一覆盖层312的导电或非导电相的金属。
图10是显示本发明的一实施例的剖面图，其中覆盖层426、412是形成在半导体元件的每一金属层上。在半导体元件的多层金属内连线区域中，一第一覆盖层412是形成在金属层M1的第一导线410上，而第二覆盖层426是形成在金属层M2的第二导线424上。位于贯通层V1中的贯孔422及金属层中的第二导线424可使用单镶嵌或是双镶嵌制程形成在第二绝缘层420中。可图形化位于部分的第一导线410上的第一覆盖层412，以使贯孔422可电性接触其下的第一导线410。
以下描述半导体元件400的制造方法。在半导体元件400的第一金属层M1中，第一导线410是形成在第一绝缘层404中。一第一覆盖层412是形成在第一绝缘层404和第一导线410上。
在图形化第一覆盖层412以暴露出部分的第一导线410之后，一第二绝缘层420是形成在第一覆盖层412之上。此第二绝缘层420较佳是和图4a、图4b、图4c的第一绝缘层具有相同的材料所形成。此第二绝缘层是定义出一图案，以形成第二导线424及其下的贯孔422。在一实施例中，举例来说，在图形化第二绝缘层420时(例如图形化贯孔图案)可图形化第一覆盖层412。
之后，沉积一第二导电材料于第二绝缘层420上，填入贯孔图案及第二导线图案，以在贯通金属化层V1中形成第一贯孔422，且在半导体元件400的第二金属化层M2中形成第二导线424。此第二导线424较佳是和图4a、图4b、图4c的第一导线具有相同的材料所形成。其后，采用CMP方法或是蚀刻方法，移除第二绝缘层420上多余的第二导电材料，以形成第二导线424和第一贯孔422。
如图10所示，在本发明的较佳实施例中，第二覆盖层426是形成在第二导线424及暴露的第二绝缘层420上。此第二覆盖层426较佳是和图4a、图4b、图4c的第一覆盖层由相同的材料所形成。此外，本发明不限于此，其可以包括多层绝缘层、导线及贯孔，而在金属化层表面形成有覆盖层以防止金属向上扩散至相邻近的绝缘层中。
一界面区可形成在第一覆盖层、第二覆盖层或两者中，其是分别邻接其下的导线。此界面区可以是导电或非导电，且较佳包括第一覆盖层和第二覆盖层的金属。在一实施例中，界面区的电阻率大于5×104μohm-cm。
以下的实验结果显示本发明实施例的包含金属氧化物、金属氮化物、金属氮氧化物覆盖层的结构可提供金属结构增加其失效时间(例如元件在应力测试下，需要较长的时间才会失效)，也因此提供较长寿命的半导体元件。图11和图12显示具有覆盖层的本发明实施例和已知技术SiCxNyHz的覆盖层比较的测试结果。
图11显示累积失效，相对应失效时间的关系图，其中包括SiCxNyHz形成的覆盖层条件540、本发明一实施例的TaNx的非导电的覆盖层条件542(N∶Ta＞1，且是由ALD的方法形成)及由ALD形成的本发明另一实施例的包括TaNxOy的覆盖层条件544。本实验条件为应用铜导线及包括Black Diamond的低介电材料。由实验结果显示应用TaNx覆盖层的结果比SiCxNyHz覆盖层要佳，且应用TaNxOy覆盖层的结果比TaNx或SiCxNyHz覆盖层要佳。其更详细的数据是显示于以下表1：
表1
  已知技术SiC<sub>x</sub>N<sub>y</sub>H<sub>z</sub>覆盖层 ALD TaN<sub>x</sub>覆盖层 ALD TaN<sub>x</sub>O<sub>y</sub>覆盖层
 MTTF(平均失效时间) 5.7 10.06 16.74
  J<sub>max</sub>(A/cm<sup>2</sup>)   5.74E+05   9.11E+05   1.74E+06
由表1的实验结果显示，包含SiCxNyHz覆盖层的条件540较快失效。也因此，本发明的实施例可提供较长寿命的半导体元件。而ALD TaNxOy覆盖层的条件544可以得到约三倍的改进(MTTF和Jmax)，其是在最小需求的电流密度及操作温度下进行测试。
图12显示比较已知技术SiCxNyHz覆盖层546和ALDTaNxOy覆盖层548的实验结果。本实验是使用铜导线及介电常数为2.5的Orion的介电材料，由表2的实验结果显示ALD TaNxOy覆盖层的表现为SiCxNyHz覆盖层的约4倍。
表2
已知技术SiC<sub>x</sub>N<sub>y</sub>H<sub>z</sub>覆盖层   ALD TaN<sub>x</sub>O<sub>y</sub>覆盖层
 MTTF(平均失效时间) 14.46 56.01
 J<sub>max</sub>(A/cm<sup>2</sup>)   3.88E+05   1.59E+06
本发明的覆盖层可抑制半导体元件的铜或其它金属导线的扩散。其可以容易的结合一般的半导体制程，可提供较佳的良率，且可改善可靠度。此外，其亦可改进电致迁移的阻抗性。另外，覆盖层中的界面区可使结构更为坚固，且和其下的导线可有更佳的黏着性。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
100：半导体元件
200：半导体元件
102：工作元件
104：绝缘层
106：图案
108：第一导电材料
110：第一导线
112：第一覆盖层
114：第一界面区
202：工作元件
204：第一绝缘层
208：第一导电材料
210：第一导线
212：第一覆盖层
214：第一界面区
302：工作元件
304：第一绝缘层
306：第一导线图案；
310：第一导线
312：第一覆盖层
314：第一界面区
316：贯孔图案
318：贯孔
400：半导体元件
404：第一绝缘层
410：第一导线
412：第一覆盖层
420：第二绝缘层
422：贯孔
424：第二导线
426：第二覆盖层
542：TaNx的非导电的覆盖层条件
544：TaNxOy的覆盖层条件
540：SiCxNyHz形成的覆盖层条件
546：SiCxNyHz覆盖层条件
548：ALD TaNxOy覆盖层条件

Claims (13)

1、一种半导体元件，其特征在于所述半导体元件包括：
一工作元件；
一第一绝缘层，位于该工作元件上；
至少一第一导线，位于该第一绝缘层中；及
一第一覆盖层，位于该第一绝缘层和该第一导线上，其中该第一覆盖层为非导电性，且包括至少一第一金属元素，其中该第一覆盖层的第一金属元素选自下列族群：Ru、Sc、V、Cr、Ce、Y、Mo、W、In、Al和Ga，该第一覆盖层包括第一金属氧化物、第一金属氮氧化物或第一金属氮化物MNy，其中M是该第一金属元素，N是氮，且y大于1。
2、根据权利要求1所述的半导体元件，其特征在于：该第一覆盖层包括一第一界面区位于该第一导线上，该第一界面区包括该第一覆盖层导电相的第一金属元素，或该第一界面区包括该第一覆盖层非导电相的第一金属元素，该第一界面区的电阻率大于5×104μohm-cm。
3、根据权利要求2所述的半导体元件，其特征在于：该第一覆盖层包括一第一厚度，该第一界面区包括一第二厚度，且该第二厚度为该第一厚度的1/3或更小。
4、根据权利要求1所述的半导体元件，其特征在于更包括：
至少一第二绝缘层，位于该第一覆盖层上；
至少一第二导线，位于该第二绝缘层中；及
至少一第二覆盖层，位于该第二绝缘层和该第二导线上，其中该至少一第二覆盖层为非导电，且包括至少一第二金属元素，其中该第二覆盖层的第二金属元素选自下列族群：Ta、Ru、Sc、Ti、V、Cr、Ce、Y、Mo、W、In、Al和Ga，该第二覆盖层包括第二金属氧化物、第二金属氮氧化物或第二金属氮化物MNy，其中M是该第二金属元素，N是氮，且y大于1。
5、根据权利要求4所述的半导体元件，其特征在于：该第二覆盖层的电阻率大于5×104μohm-cm，该至少一第二金属元素包括Ta或Ru。
6、根据权利要求4所述的半导体元件，其特征在于：该第二覆盖层的第二金属元素包括该第一覆盖层的第一金属元素，该第二覆盖层包括一第二界面区，位于该第二导线上，该第二界面区包括该第二覆盖层在导电相的第二金属元素，该第二覆盖层的电阻率大于5×104μohm-cm。
7、根据权利要求4所述的半导体元件，其特征在于：该第二覆盖层包括一第一厚度，该第二界面区包括一第二厚度，且该第二厚度为该第一厚度的1/3或更小。
8、根据权利要求1所述的半导体元件，其特征在于：该第一覆盖层包括TaOxNy或RuOxNy，且该第一覆盖层的电阻率大于5×104μohm-cm。
9、一种半导体元件的制造方法，其特征在于所述半导体元件的制造方法包括：
提供一工作元件；
形成一第一绝缘层于该工作元件上；
形成至少一第一导线于该第一绝缘层中；及
形成一第一覆盖层于该第一绝缘层和该第一导线上，其中形成该第一覆盖层包括形成一非导电材料，该非导电材料包括至少一第一金属元素，该第一金属元素选自下列族群：Ru、Sc、V、Cr、Ce、Y、Mo、W、In、Al和Ga，该第一覆盖层至少包括一第一金属氮化物MNy，其中M是该第一金属元素，N是氮，且y大于1。
10、根据权利要求9所述的半导体元件的制造方法，其特征在于该方法包括：
沉积一第一绝缘层，于该工作元件上；
图案化该第一绝缘层，以形成一用于至少一导线的图案；
沉积一第一导线材料，于该图案化第一绝缘层上；
移除该图案化的第一绝缘层上多余的第一导线材料；及
形成至少一第一导线，于该第一绝缘层中。
11、根据权利要求9所述的半导体元件的制造方法，其特征在于更包括：
形成至少一第二绝缘层，于该第一覆盖层上；
形成至少一第二导线，于该第二绝缘层中；及
形成至少一第二覆盖层，于该第二绝缘层和该第二导线上，其中该至少一第二覆盖层为非导电，且包括至少一第二金属元素，其中该第二覆盖层的第二金属元素选自下列族群：Ta、Ru、Sc、Ti、V、Cr、Ce、Y、Mo、W、In、Al和Ga，该第二覆盖层至少包括第二金属氮化物MNy，其中M是该第二金属元素，N是氮，且y大于1。
12、根据权利要求9所述的半导体元件的制造方法，其特征在于：在形成该第一覆盖层之前，更包括：预处理该第一导线及该第一绝缘层，且预处理该第一导线及该第一绝缘层是为同环境处理，或异环境处理。
13、根据权利要求12所述的半导体元件的制造方法，其特征在于：预处理该第一导线及该第一绝缘层是为热处理或溶液处理。
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