CN1402333A - 半导体设备及其制造方法 - Google Patents

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Abstract

一种提供快速半导体运行的多层互连结构通过采用铜布线而实现，其中铜的电迁移由所提供的通孔塞所阻止，该通孔塞包括一层高熔点金属例如钨。

Description

半导体设备及其制造方法
发明背景
1.发明领域
本发明一般涉及一种半导体设备及其制造方法，及具体地涉及一种具有多层互连结构的半导体设备及其制造方法。
2.相关技术的描述
随着ULSI(超大规模集成)技术的飞速发展，半导体设备的布线设计原则的小型化在不断进展。被集成的元件数量在增加，及大规模集成电路的布线更为复杂。在此情况下，多层互连吸引了注意力。
然而，在多层互连中，由复杂布线所造成的延迟是被关心的问题，以及特别在逻辑LSI的布线中，Cu布线由于其低电阻值而吸引注意力，。
图1是一个用于解释传统半导体设备的布线结构的图。
参照图1，一层氧化硅(SiO2)膜11被形成为一个半导体基底10上形成的设备(未示出)中的层间膜。在SiO2膜11上，Cu布线15被形成为穿过由例如氮化钽和钽等材料所组成的势垒金属层13的下层布线。
此外，一层SiO2膜17被形成于SiO2膜11之上，用作包围Cu布线15的层间膜。一个通孔塞21被形成以便穿透SiO2膜17并且通过一层由例如氮化钽和钽等材料所组成的势垒金属层19与Cu布线15接触。
此外，用作上层布线的Cu布线23与通孔塞21互相连通地形成于SiO2膜17上，该通孔塞21通过一层由例如氮化钽和钽等材料所组成的势垒金属层19与Cu布线15接触。此外，一层SiO2膜25形成于SiO2膜17上而与势垒金属层19接触。
例如，当电流通过通孔塞21自Cu布线23流向Cu布线15时，一个电子通过通孔塞21自Cu布线15流向Cu布线23。
此时，按照电迁移现象，如同电子流一样，通孔塞21中的铜原子意欲向Cu布线23的方向移动。因此，由于通孔塞21中的铜原子的移动，在通孔塞21的Cu布线侧出现空穴。
在逻辑LSI布线所用传统铝(Al)布线中，钨(W)曾被用于通孔塞。在抑制铝迁移和抑制铝布线的寿命扩散方面已经有进展，并且取得高可靠性。
近年以来，考虑到高速处理，实际上已经从铝布线转移到使用具有低电阻的Cu布线。对于Cu布线，使用双damascene处理过程。布线-通孔塞-布线、薄层的所有元件都用铜做成。由于Cu的原子量大于铝，Cu更能抵制电迁移。然而，在小型化的Cu布线分层结构中的通孔塞中仍然出现局部电流集中，而如上所述所生成的空穴将造成不良布线。
由于Cu布线的低电阻是非常需要的，因此需要能够抑制Cu的电迁移的布线结构，同时将注意力放在通孔塞的结构上。
发明概要
本发明的一个一般目的是提供一种半导体设备及其制造方法，实际上能够排除相关技术的限制和缺点所引起的一个或多个问题。
本发明的特征和优点将在以下说明中被阐述，并且在说明和附图中将部分地更为明显，或者将被根据说明中提供的原理从本发明实践中了解。在说明中以如此全面、清晰、简洁和准确的术语所特别地指出的半导体设备及其制造方法能够实现和达到本发明的目的以及其他特征和优点，以使业内人员理解本发明。
为达到根据本发明目的的、如同此处所隐含的和广泛地描述的这些和其他优点，本发明提供能够抑制电迁移而保持高速运行的半导体设备，其注意力放在通孔塞的结构上，本发明还提供半导体设备的制造方法。
为达到此目的，本发明的半导体设备包括分别形成于一层层间绝缘膜的上表面之上和下表面之下的一个第一布线和一个第二布线，及一个用于连接第一布线和第二布线的通孔塞。该通孔塞被配置为包括至少一层高熔点金属，其厚度是通孔塞厚度的一部分，以及用于形成此层的金属的熔点高于用于形成第一布线和第二布线的金属的熔点。
对于通孔塞，希望它具有一层高熔点金属，及希望如此分层以使高熔点金属层通过一层势垒金属层接触第一布线和第二布线。
此外，希望第一布线、第二布线和通孔塞都由铜或铜合金做成，以及高熔点金属层由钨做成。此外，希望高熔点金属层的厚度范围在10nm和100nm之间。
能够使用一种化学蒸汽淀积法来在暴露在通孔塞内的金属表面之上形成该高熔点金属层，例如，选择合适的淀积条件和抑制层间绝缘膜表面上的淀积、在自对准形成操作中不使用屏蔽过程。
本发明的半导体设备具有多层互连结构，以及本发明实施例采用Cu布线结构，它作为能够实现快速运行的布线结构而吸引注意力。此处阐述能够抑制Cu布线结构中的Cu的电迁移的通孔塞新结构。具体地，将要描述组成通孔塞一部分厚度的金属的选择准则以及从Cu的电迁移的角度看对金属层的要求等。
根据本发明，通过在通孔深度方向内的一部分形成一层高熔点金属例如钨(W)的中间层，能够很大地加强半导体设备的超小型和高速度的可靠性，其中钨具有用于抑制电迁移的大电阻，在通孔内在Cu多层互连结构中的电流集中可能增长，但W层厚度足够用作阻止电迁移的屏障，而不会增加有效电阻。根据本发明，能够以自对准操作方式形成高熔点金属的中间层而避免增加屏蔽过程的次数。
附图的简要描述
图1是用于解释传统半导体设备的布线结构的图；
图2是用于解释本发明实施例的半导体设备的布线结构的图；
图3是用于解释本发明实施例的半导体设备中用作高熔点金属层的金属材料的图；
图4是用于解释本发明实施例的半导体设备中钨(W)层的厚度的图；
图5是用于解释本发明实施例的半导体设备中W层的厚度范围的图；
图6是用于解释制造本发明实施例的半导体设备的方法的制造过程的流程图；
图7是用于显示本发明实施例中所用W(CO)6的蒸汽压力的图；
图8是用于解释本发明另一个实施例的半导体设备的布线结构的图；及
图9是用于解释本发明另一个实施例的半导体设备的布线结构的图。
优选实施例的描述
以下参照附图描述本发明的各实施例。
图2是用于解释本发明实施例的半导体设备的布线结构的图。
实施例的半导体设备具有多层互连结构，它采用Cu布线35和Cu布线43。在通孔塞41中，一层Cu层42与Cu布线43互相连通地被形成，以及一层W层47作为高熔点金属层被包括在内。被采用作为此高熔点金属层的金属材料是参照用于形成Cu布线35、Cu布线43和Cu层42的Cu的熔点和电阻率被选择的，并且按照预定厚度被形成。
参照图2解释该实施例的半导体设备的布线结构。首先，在一个半导体(Si)基底30上形成一层用作将一个设备(未示出)包围的中间层的氧化硅(SiO2)膜31。在本实施例中该SiO2膜31的厚度大约为400nm。
接着，在SiO2膜31上形成一层势垒金属层33。该势垒金属层33被形成以便在布线过程等之中阻止用作布线材料的Cu的原子在SiO2膜31中扩散。在本实施例中所形成的该势垒金属层33的厚度大约为20nm。
用作下层布线的Cu布线35形成于势垒金属层33之上。在本实施例中，所形成的Cu布线35的厚度大约为300nm。此外，在SiO2膜31上有一层用于包围Cu布线35的中间层膜，即一层SiO2膜37。所形成的该SiO2膜37的厚度大约为400nm。
通孔塞41穿透SiO2膜37而连接Cu布线35和Cu布线43。如上所述，本实施例中的通孔塞41包括一层用作高熔点金属层的W层47，以及一层Cu层42与Cu布线43被互相连通地形成。
一层势垒金属层39被形成于SiO2膜37上。在本实施例中该势垒金属层39具有两个作用。第一个作用是在布线过程等之中阻止用作布线材料的Cu的原子在SiO2膜37和在SiO2膜45中扩散。第二个作用是和W层47互相连通地形成双层以便阻止Cu扩散(双Cu扩散阻止层)，以及阻止Cu的原子通过电迁移扩散。所形成的该势垒金属层39的厚度大约为20nm。
用作上层布线的Cu布线43与Cu层42互相连通地形成于势垒金属层39上。在本实施例中，所形成的Cu布线43的厚度大约为300nm。此外，在SiO2膜37上形成一层用作层间膜的SiO2膜45，以便将Cu布线43包围。本实施例中所形成的该SiO2膜45的厚度大约为400nm。
此处更具体地解释通孔塞41的结构。W层47形成于通孔塞41的下部，及该W层47的下表面直接与Cu布线35接触。另一方面，W层47的上表面通过势垒金属层39与Cu层42接触。因此在本发明实施例中，势垒金属层39形成于W层47与Cu层42之间，从而组成通孔塞41。
通过将SiO2膜37穿透而形成的通孔塞41的厚度大约为400nm，其中大约50nm被W层47所占用。因此W层47很薄，以便不破坏Cu布线的低电阻。
以此方式，本发明的半导体设备所具有的布线结构包括Cu布线35和Cu布线43以及通孔塞41，该通孔塞41用于连接分别形成于SiO2膜37的上表面和下表面上的Cu布线35和Cu布线43。此处通孔塞41包括一层用作其熔点高于用作布线材料的Cu的熔点的金属层的W层47。
在能够享受由于Cu布线的低电阻而实现的高速运行的同时，根据图2中所示布线结构，也能抑制Cu迁移。下面将给出理由。第一个观点是选择一种材料用于高熔点金属层，作为一种用于抑制Cu迁移的装置(参照图3)。第二个观点是金属层的厚度(参照图4)会影响半导体设备的运行速度。
现在解释第一个观点。在本实施例中，通孔塞41具有除Cu层42以外的作为高熔点金属层的钨(W)层47以便与Cu布线35直接连接。钨(W)的熔点高于用于形成Cu布线35、Cu布线43和Cu层42的铜(Cu)的熔点。
图3是可在本实施例的半导体设备中用作高熔点金属层的金属材料清单。
对于在Cu布线中一部分通孔塞41内形成的金属层的第一个要求是抑制通孔塞41内的电子迁移(铜原子的移动)，在通孔塞41内电流是集中的。因此，要寻找能够抑制电子迁移(铜原子的移动)的金属。具体地，可以选择其熔点高于用作布线金属的Cu熔点(或大的原子量)的金属材料。这基于以下事实：“金属的熔点愈高则金属原子移动愈难”。此外，所选金属绝对不能与用作布线金属的Cu发生反应，否则该金属将形成一层高电阻层。
图3显示金属材料例如金(Au)、银(Ag)和钴(Co)的熔点和电阻率。在本实施例中选择钨(W)，其熔点是3387摄氏度，为铜(Cu)的熔点(1084.5摄氏度)的三倍多。如以下所述，有可能使用钨(W)通过CVD的自对准操作来实现布线过程。
参照图2，当电流通过通孔塞41自Cu布线43流向Cu布线35时，其熔点比Cu高即其电子流动性比Cu低的W能把自Cu布线35至Cu布线43的电子移动进行抑制。因此，能够抑制根据电子移动的Cu原子在通孔塞41内移动的意图。
此外，如上所述，如同W层47一样，形成于Cu层42与W层47之间的势垒金属层39能够抑制Cu的通过电子迁移来扩散。以此方式，势垒金属层39和W层47的双层能够加强对电子迁移的阻力。
其次解释第二个观点。在本实施例中，W层的厚度很薄，只是通孔塞41厚度的一小部分。这是因为W的电阻率(大约4.9μΩ-cm)大于Cu的电阻率(大约1.56μΩ-cm)。通过使通孔塞41的总电阻尽可能地低，能够减少整个Cu布线的延迟量并且达到高速运行。
图4是用于解释本发明实施例的半导体设备中钨(W)层47的厚度的图。此图阐述以下基本概念，即整个Cu布线中的延迟量如何随着W层47变厚而增加。
当一定电场通过通孔塞41加于Cu布线35和Cu布线43之间时，W层47的厚度是由一定温度下Cu的扩散程度确定的。与通孔塞41的厚度(大约400nm，与SiO2膜37的厚度相同)比较，为在某种程度上抑制Cu的扩散而形成的W层47的厚度能够做的很薄(大约50nm)。
希望W层47的厚度被设置为10nm和100nm之间，如图4中所示。如果厚度被设置为10nm或更少，则Cu的扩散变大，以及如果厚度被设置为100nm或更大，则W层47的电阻变大，造成包括通孔塞41在内的整个Cu布线的延迟量变大。因此，通过恰当地选择W层47的厚度，能够保持Cu布线的低电阻，从而获得高速运行。图5解释涉及W层47厚度的限制。
此外，在本实施例中，势垒金属层39不但在布线过程等内而且在操作期间都在抑制Cu扩散方面起作用。根据此结构，通过选择势垒金属层39的材料、厚度等，能够进一步减少W层47的厚度。
图5是用于解释本实施例的半导体设备中W层47的厚度范围的图。此处将根据所计算布线电阻的估计解释W层47的厚度。
首先，当通孔塞41包括W和Cu时，通孔塞41的电阻显示如下。
R＝R1+R2
＝ρ1×L1/S+ρ2×L2/S
＝(8.4L1+40L2)×10-5/πd2
此处R1是Cu的电阻及R2是W的电阻。此外，ρ1是Cu的电阻率(2.1μΩ-cm)，及ρ2是W的电阻率(10μΩ-cm)(此处使用CVD-W的电阻率)。还有，L1是用于形成通孔塞41的一部分的Cu(Cu层42)的厚度，及L2是用于形成通孔塞41的另一部分的W(W层47)的厚度。此外，S等效于πd2/4，其中d是通孔塞的直径。
例如，如同本实施例，其直径为0.2微米的通孔塞41的电阻被计算如下，其中假设SiO2膜37的厚度是400nm，W层47的厚度是50nm，同时L1＝350nm，L2＝50nm及d＝0.2。
R＝R1+R2
＝0.234+0.159
＝0.393(Ω)
也即，与不使用W的情况相比较(0.234Ω×400/350＝0.267Ω)，通孔塞41的电阻上升了47％。
图5显示当SiO2膜37的厚度被固定于L＝L1+L2＝400nm时，W层47的厚度与整个通孔塞41的电阻增长率(对应于延迟时间)之间的关系。
在图5中，一条由A所标示的实直线显示现实水平上W-CVD的电阻率的情况(ρ2＝10μΩ-cm)，以及一条由B所标示的虚直线显示未来预测水平上W-CVD的电阻率的情况(ρ2＝5μΩ-cm)。
本实施例中规定的W层厚度范围被规定为处于根据实直线A的最小值与根据虚直线B的最大值之间。具体地，该范围被根据实直线A的W层47的当今可用膜生长过程的限制以及包括根据虚直线B所标示的技术的预测改进的元件在内的设备设计的外部限制所规定。以下将详细地解释这些问题。
首先解释最小厚度。在膜生长过程中，一般金属生长都要求大约10nm的厚度以便从二维核心中获得连续膜。如果没有获得连续膜，则可能极大地破坏对Cu流动的屏障性能。
其次解释最大厚度。为维持Cu所提供的高速运行，每个通孔塞被允许的电阻增长率被设置为30％(图5中的水平“C”)，该30％的水平是从外部例如电路设计所要求的允许条件。
在此情况下，如果考虑到W总值的电阻率，则可以允许直至90nm(未示出)。如果考虑到当今W-CVD的电阻率，则根据实直线A，可以允许直至大约30nm。此外，预计未来W-CVD的电阻率将会降低，因此根据虚直线B，可以允许直至大约100nm。
例如，当只用W形成通孔塞41时，通孔塞(只用W)-Cu布线-通孔塞(只用W)的一次性配置将提供大电阻。这可以从W与Cu之间的电阻率差别清楚地看出。根据实直线A的斜率也容易理解，随着W层的厚度的增加，Cu布线的优点将被严重破坏。
如上所述，大约10至大约100的范围是W层47的最佳厚度范围，此时Cu的电迁移阻力和布线电阻两者都是满意的。
图6是是用于解释本实施例的半导体设备的制造方法的制造过程流程图。此处使用图6(A)至图6(D)来解释一个具有下层布线和上层布线的双层布线的双damascene过程的流程。
参照图6(A)，作为层间膜的SiO2膜31首先形成于Si基底30之上。在本实施例中，由一个等离子体-CVD方法所形成的SiO2膜31的厚度大约为400nm。
其次，形成一层用作腐蚀阻止剂的氮化硅(SiN)膜48。在本实施例中，由CVD或溅射方法所形成的氮化硅(SiN)膜48的厚度大约为30nm。
其次，准备形成第一布线层即Cu布线35。首先，作为供Cu布线35形成的区域的槽由光刻过程和腐蚀过程所形成，其宽度大约为0.2微米。随后，SiN膜48表面上的光刻胶被移去，以及包括该槽表面在内的该SiN膜48分别被光刻胶移去过程和清洗过程所清洗。
其次，在槽的表面上由PVD形成势垒金属层33和Cu种子层(未示出)。在本实施例中，使用TaN作为材料的势垒金属层33被形成的厚度大约为20nm。此外，由CVD或溅射过程形成的Cu种子层的厚度大约为100nm。
最后，由镀敷过程形成一层Cu镀敷膜，同时该槽被垫入。此处由电解镀敷过程形成的Cu镀敷膜的厚度大约为300nm。然后，遗留在第一布线层之后的一层Cu层和一层势垒金属层(未示出)被CMP过程所移去。
其次形成第二布线层。首先形成作为层间绝缘膜的SiO2膜37。此SiO2膜37对应于其中形成通孔塞41的一层(未示出)。在本实施例中，由等离子体-CVD方法所形成的SiO2膜37的厚度大约为400nm。
其次，在SiO2膜37上形成作为腐蚀阻止剂的SiN膜49。在本实施例中，由CVD或溅射方法所形成的SiN膜49的厚度大约为30nm。
其次，作为层间膜的SiO2膜45被形成于SiN膜49之上。该SiO2膜45对应于其中形成Cu布线43的第二布线层。在本实施例中，由等离子体-CVD方法所形成的SiO2膜45的厚度大约为400nm。
然后，宽达大约0.2微米的通孔38被形成以便由一个光刻/腐蚀过程通过SiO2膜37和45及SiN膜49将Cu布线35暴露。该通孔38是一个向上的开口，在其中形成通孔塞41。然后SiO2膜45上的光刻胶被去除，以及包括通孔38表面在内的SiO2膜45表面被一个去除光刻胶/清洗过程所清洗。
其次，由CVD形成W层47，请参照图6(B)。在本实施例中，使用六羰基化钨W(CO)6作为材料所形成的W层47的厚度为50nm。
图7显示本发明实施例中所用W(CO)6的蒸汽压力曲线。由于W(CO)6的蒸汽压力相对地高，能够容易地在正常温度的材料温度下提供W(CO)6，及基底(在此情况下是Cu)上的W的生长率由供应来源所确定。
此外，由于它是通孔内的选择性生长，希望在低气体压力下生长。具体地，该生长条件是基底温度300摄氏度、气体供应量100sccm和压力100pa。在此情况下的W生长率是15nm/min。W在具有多个活性点的区域内选择性地生长。因此，在此情况下，W并不在SiO2膜37和45上生长。此外，在淀积W(CO)6时Cu和SiO2的选择比是随意的。
因此，虽然W(CO)6是由CVD淀积过程从SiO2膜45以上提供的，但通过将淀积条件设置在一个所希望的范围内，能够抑制SiO2膜37上W的淀积，以及W(CO)6被选择性地淀积在通孔38内所暴露的Cu布线35上，从而形成W层47。
其次，参照图6(C)，势垒金属层39和Cu种子层44被形成于此处。在本实施例中，由PVD所形成的势垒金属层的厚度大约为20nm，其中使用氮化钽(TaN)作为用于形成势垒金属层39的金属。此外，所形成的Cu种子层44的厚度大约为100nm。
其次，参照图6(D)，Cu的镀敷膜由一个镀敷过程所形成。此镀敷膜埋嵌于通孔38和通孔塞38上部的开口区域，以及由电解镀敷过程所形成的镀敷膜厚度大约为300nm。
然后由CMP过程把在第二布线层(SiO2膜45)之上形成的Cu种子层、势垒金属层和Cu镀敷膜(未示出)都去除，从而完成第二布线层的布线过程。因而形成通孔塞41(Cu层42)和Cu布线43。
如上所述，通过以下过程实现本实施例的半导体设备的制造方法。首先，在硅基底10上已经形成的SiO2膜31上形成Cu布线35。然后为Cu布线35形成一层包围SiO2膜37，接着形成穿透此SiO2膜37并且暴露该Cu布线35的通孔38。
使用其熔点高于Cu的钨在通孔38中暴露的Cu布线35之上形成W层47。最后形成通过势垒金属层39等的Cu布线42和Cu布线43。
根据此制造方法，钨(W)能够由一个CVD过程选择性地淀积在Cu布线35上，其中使用W作为用于形成高熔点金属层的金属。在此情况下，W(CO)6能够在相对低的温度下使用，及能够通过自对准操作来形成一层超薄层。
已经如上所述地解释了本发明的实施例，然而本发明并不限于这些实施例，而设备结构的改变、制造过程中参数的改变等都是可能的。此后将解释此点。
在以上实施例中，在通孔塞41的下部只形成了一层高熔点金属层(W层47)，用于保持高速运行和抑制Cu的迁移。此处W层47的下表面接触Cu布线35及W层47的上表面接触势垒金属层39，从而形成双连续Cu扩散阻止层。本发明并不限于此实施例。例如，如下所述，可以在通孔塞41的上部内形成单层钨(W)。
图8是用于解释本发明另一个实施例的半导体设备的布线结构的图。图8中，与图2中相同的单元具有相同参考数字，因此将省略对它们的描述。
图8中，在通孔塞41的上部内形成单层钨(W)即W层47。该W层47接触下表面上的Cu布线42，并且通过上表面上的势垒金属层39与Cu布线43接触。
此外，图8中所示布线结构包括一层在Cu布线43侧的双连续Cu扩散阻止层，而图2中所示双连续Cu扩散阻止层则形成于Cu布线35侧。此外，按照图8中的布线结构，势垒金属层39形成于通孔塞41下部并且接触Cu布线35。
因此，按照图2中的布线结构，W层47形成于通孔塞41下部，及按照图8中的布线结构，W层47形成于通孔塞41上部。该W层47也能形成于通孔塞41的中部以使Cu布线35和Cu布线43不能通过势垒金属层直接接触。
此处对应于图6(B)和图6(C)的解释来解释图8中所示通孔塞41的形成过程。在此情况下，具有下层布线和上层布线的双层布线由单个damascene方法所形成。
首先，由PVD在图6(A)中所示结构中形成势垒金属层39和Cu种子层44。在此阶段中势垒金属层39并不形成于通孔38的开口中。其次，一层Cu镀敷膜被埋嵌以及Cu布线42被形成。此处W层47的厚度使通孔38的开口高于Cu层42的上表面，从而形成一个凸面。其次，由CVD在凸面形状开口部分上淀积钨(W)以便形成W层47，以及通孔塞41被形成。然后势垒金属层39被形成于通孔塞41的上表面上，从而完成第二布线层(Cu布线43)的布线过程。
在以上所述实施例中，在通孔塞41中只形成一层高熔点金属层(W层47)。本发明不限于这些实施例，如果对高速运行的要求能稍微放松的话，则宁愿在通孔塞41中形成两层或更多层W层。此后将详细地解释此点。
图9是用于解释本发明另一个实施例的半导体设备的布线结构的图。图9中，与图2中相同的单元具有相同参考数字，因此将省略对它们的描述。
图9中，在通孔塞41中形成两层W层47。W层47中的每一层在上表面和下表面上与各Cu层42接触。具体地，该分层结构为(Cu布线35-)势垒金属层39-Cu层42-W层47-Cu层42-W层47-Cu层42-势垒金属层47(-Cu布线43)。
如图9中所示，W层47中的每一层并不与在通孔塞41的上表面和下表面上形成的势垒金属层39接触。此外，其中W层47中的一层或两层与上表面和下表面上形成的势垒金属层39接触的布线结构也是可能的。
此处对应于图6(B)、图6(C)和图8的解释来解释图9中所示通孔塞41的形成过程。
首先，对应于图6(A)的结构，由PVD形成势垒金属层39和Cu种子层44。在此阶段中势垒金属层39并不形成于通孔38的开口中。然后用于埋嵌Cu镀敷膜和形成Cu层42的过程以及由CVD淀积W层47的过程被轮流地重复，从而形成通孔塞41。然后势垒金属层39被形成于通孔塞41的上表面上，从而完成第二布线层(Cu布线43)的布线过程。
如上所述，本发明的半导体设备所包括的通孔塞41包括至少一层高熔点金属层(W层47)，这些层组成通孔塞41厚度的一部分。当要求高速运行时，希望通孔塞41只包括一层钨(W)层。
参照图2，布线结构所提供的双Cu扩散阻止层被形成为Cu层35-W层47-势垒金属层39-Cu层42。该双Cu扩散阻止层可以被构作为将W层47与势垒金属层39互换它们的相应位置。也即，可以形成分层结构为Cu布线35-势垒金属层39-W层47-Cu层42。
参照图8，双Cu扩散阻止层被形成为Cu层42-W层47-势垒金属层39-Cu层43。该W层47和势垒金属层39可以被替换，以及该双Cu扩散阻止层可以被构作分层为Cu层42-W层47-势垒金属层39-Cu层43。
如上所述，无论W层47和势垒金属层39的分层顺序如何，都希望W层47和势垒金属层39中的一层与Cu布线35或Cu布线43中的一层接触。此外，如图8中所示，例如势垒金属层39可以被放置于在其上不形成双Cu扩散阻止层的一侧。
本发明的半导体设备的制造过程包括用于在通孔38内形成作为中间层的W层47的过程，该W层47的厚度小于通孔38的深度，其中W的熔点高于用于形成Cu布线35和Cu布线43的Cu的熔点。此外，该过程包括用于形成通孔塞41的过程，该通孔塞41充填通孔38并且与W层47接触。
如上所述，以上实施例被用于解释布线结构，其中Cu用于金属布线，及通孔38的电阻被降低，以便实现高速运行。然而，本发明不限于这些实施例。例如，本发明可以应用于类似于Cu金属布线的其他金属布线。在此情况下，根据图3中所示金属材料的熔点和电阻率来选择其熔点高于用于布线的金属材料熔点的金属材料作为高熔点金属，以及根据所选高熔点金属来调整所选高熔点金属的厚度。不同于铝布线材料，Cu布线材料的问题是Cu扩散至金属层之间的绝缘层内。一层屏障被形成于Cu布线层处以便阻止Cu布线材料的Cu粒子由于扩散而被电子冲刷及被减弱。此问题比铝布线严重得多。使用屏障CVD将接触通孔的整个内表面覆盖起来的做法不是一个好主意，因为接触强度将被减弱。
此外，本发明不限于这些实施例，而在不背离本发明的实质和范围的情况下可作出不同变动和修改。
本发明的应用是根据2001年8月29日向日本专利办公室递交的日本优先级申请号2001-260377的，它的全部内容在此处都被引用。

Claims (12)

1.一种半导体设备，包括：
形成于一绝缘层的一个上表面之上的一个第一布线，
形成于一绝缘层的一个下表面之下的一个第二布线，及
一个用于连接第一布线和第二布线的通孔塞，该通孔塞具有至少一层其熔点高于用于形成第一布线和第二布线的金属的熔点的高熔点金属。
2.如权利要求1中所要求的半导体设备，其中该通孔塞包括一层高熔点金属层。
3.如权利要求1中所要求的半导体设备，其中该高熔点金属层通过一层势垒金属层接触第一布线和第二布线中的一层。
4.如权利要求1中所要求的半导体设备，其中这些第一布线、第二布线和通孔塞都由铜或铜合金中的一种做成，以及高熔点金属层由钨做成。
5.如权利要求1中所要求的半导体设备，其中该高熔点金属层被形成的厚度在10nm和100nm之间。
6.一种半导体制造方法，包括：
在一绝缘层之上形成一个第一布线层的步骤，
在第一布线层上形成一个层间绝缘膜及形成一个穿过该层间绝缘膜并且暴露第一布线的通孔的步骤，
在通孔内形成由一种金属构成的一个中间层，该金属具有比形成第一布线层的金属的熔点高的熔点，且该中间层的厚度小于该通孔的深度，
形成一个用于充填该通孔的通孔塞以使该中间层在通孔内被接触的步骤，及
在中间层绝缘膜之上形成一个连至该通孔塞的一个第二布线层的步骤。
7.如权利要求6中所要求的半导体制造方法，其中形成中间层的步骤包括一个在如下条件下完成的自对准操作过程，该条件是该高熔点金属层不在中间层绝缘膜的表面上形成。
8.如权利要求7中所要求的半导体制造方法，其中形成中间层的步骤由一个化学蒸汽淀积方法来完成。
9.如权利要求6中所要求的半导体制造方法，其中形成中间层的步骤和形成通孔塞的步骤包括：
形成中间层以使中间层接触通孔内的第一布线层的步骤，及
在通孔内的中间层上形成通孔塞的步骤。
10.如权利要求6中所要求的半导体制造方法，其中形成中间层的步骤和形成通孔塞的步骤包括：
形成通孔塞以使通孔塞接触通孔内的第一布线层的步骤，及
在通孔内的通孔塞上形成中间层的步骤。
11.如权利要求6中所要求的半导体制造方法，其中形成通孔塞的步骤包括完成分层以使高熔点金属层通过一层势垒金属层接触第一布线和第二布线中的一层的步骤。
12.如权利要求6中所要求的半导体制造方法，其中第一布线、第二布线和通孔塞都由铜或铜合金中的一种做成，以及高熔点金属层由钨做成。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100418208C (zh) * 2003-10-08 2008-09-10 兰姆研究公司 用一氧化二氮的回蚀方法
CN100452385C (zh) * 2004-08-03 2009-01-14 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN101150112B (zh) * 2006-09-20 2010-06-02 富士通微电子株式会社 半导体器件及其制造方法
CN102818516A (zh) * 2012-08-30 2012-12-12 无锡永阳电子科技有限公司 耐高温硅应变计传感器芯片及其制作方法
CN103681555A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 增加对电迁移的阻力的结构

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452276B1 (en) * 1998-04-30 2002-09-17 International Business Machines Corporation Ultra thin, single phase, diffusion barrier for metal conductors
JP3974470B2 (ja) * 2002-07-22 2007-09-12 株式会社東芝 半導体装置
JP2007042662A (ja) * 2003-10-20 2007-02-15 Renesas Technology Corp 半導体装置
US7323410B2 (en) * 2005-08-08 2008-01-29 International Business Machines Corporation Dry etchback of interconnect contacts
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
US7800228B2 (en) * 2006-05-17 2010-09-21 International Business Machines Corporation Reliable via contact interconnect structure
JP2009026989A (ja) * 2007-07-20 2009-02-05 Toshiba Corp 半導体装置及び半導体装置の製造方法
KR101406276B1 (ko) * 2007-11-29 2014-06-27 삼성전자주식회사 반도체 장치의 금속 배선 및 그 형성 방법
US8288276B2 (en) * 2008-12-30 2012-10-16 International Business Machines Corporation Method of forming an interconnect structure including a metallic interfacial layer located at a bottom via portion
US20100314765A1 (en) * 2009-06-16 2010-12-16 Liang Wen-Ping Interconnection structure of semiconductor integrated circuit and method for making the same
JP5857615B2 (ja) * 2011-10-17 2016-02-10 富士通株式会社 電子装置およびその製造方法
US8587131B1 (en) * 2012-06-07 2013-11-19 Nanya Technology Corp. Through-silicon via and fabrication method thereof
KR102057067B1 (ko) * 2013-01-29 2019-12-18 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
JP6569901B2 (ja) * 2015-08-28 2019-09-04 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
CN106123392A (zh) * 2016-06-21 2016-11-16 上海工程技术大学 一种电卡制冷系统
US20210123139A1 (en) * 2019-10-29 2021-04-29 Applied Materials, Inc. Method and apparatus for low resistance contact interconnection

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4720908A (en) * 1984-07-11 1988-01-26 Texas Instruments Incorporated Process for making contacts and interconnects for holes having vertical sidewalls
JP2533414B2 (ja) * 1991-04-09 1996-09-11 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
JPH07135188A (ja) * 1993-11-11 1995-05-23 Toshiba Corp 半導体装置の製造方法
US5891804A (en) 1996-04-18 1999-04-06 Texas Instruments Incorporated Process for conductors with selective deposition
JPH11135506A (ja) 1997-10-31 1999-05-21 Nec Corp 半導体装置の製造方法
US6174810B1 (en) * 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
US6362526B1 (en) * 1998-10-08 2002-03-26 Advanced Micro Devices, Inc. Alloy barrier layers for semiconductors
JP2000150647A (ja) * 1998-11-11 2000-05-30 Sony Corp 配線構造およびその製造方法
JP2000332106A (ja) 1999-05-19 2000-11-30 Sony Corp 半導体装置およびその製造方法
KR100301057B1 (ko) 1999-07-07 2001-11-01 윤종용 구리 배선층을 갖는 반도체 소자 및 그 제조방법
US6326301B1 (en) * 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
US6130157A (en) 1999-07-16 2000-10-10 Taiwan Semiconductor Manufacturing Company Method to form an encapsulation layer over copper interconnects
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法
US6376377B1 (en) * 2000-04-03 2002-04-23 Taiwan Semiconductor Manufacturing Company Post chemical mechanical polish (CMP) planarizing substrate cleaning method employing enhanced substrate hydrophilicity
JP2002190517A (ja) * 2000-12-20 2002-07-05 Toshiba Corp 半導体装置及びその製造方法
JP4211910B2 (ja) * 2001-03-16 2009-01-21 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100418208C (zh) * 2003-10-08 2008-09-10 兰姆研究公司 用一氧化二氮的回蚀方法
CN100452385C (zh) * 2004-08-03 2009-01-14 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN101150112B (zh) * 2006-09-20 2010-06-02 富士通微电子株式会社 半导体器件及其制造方法
CN103681555A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 增加对电迁移的阻力的结构
CN103681555B (zh) * 2012-08-29 2016-10-05 台湾积体电路制造股份有限公司 增加对电迁移的阻力的结构
CN102818516A (zh) * 2012-08-30 2012-12-12 无锡永阳电子科技有限公司 耐高温硅应变计传感器芯片及其制作方法
CN102818516B (zh) * 2012-08-30 2015-03-11 无锡永阳电子科技有限公司 耐高温硅应变计传感器芯片及其制作方法

Also Published As

Publication number Publication date
US20030042610A1 (en) 2003-03-06
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