JP2008527739A - 被覆キャップを有する相互接続構造およびその製造方法 - Google Patents

被覆キャップを有する相互接続構造およびその製造方法 Download PDF

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Abstract

【課題】 製造許容値を緩和した相互接続構造を提供する。
【解決手段】 相互接続構造を製造する方法であって、誘電層に相互接続部を設けるステップと、相互接続部の一部が誘電層の上面よりも上に延出するように誘電層をくぼませるステップと、相互接続部の延出した部分の上に被覆キャップを堆積するステップと、を含む。
【選択図】 図8

Description

本発明は、集積回路におけるバイアおよびトレンチ・メタライゼーション等の相互接続構造に関する。特に、本発明は、被覆キャップ(encasing cap)を有するバイアおよびトレンチ・メタライゼーション等の相互接続構造およびこの相互接続構造を製造する方法に関する。
集積回路がいっそう複雑になっているので、プロセス統合はいくつかのプロセスを必要とする。また、電子デバイスの小型化が進んでいるために、デバイス内で多レベルに相互接続を配置しなければならない。銅に関しては、いくつかの層のメタライゼーションという要件は、これに関連して各レベルにおいてそれぞれの停止および拡散バリア構造が必要となることによって、いっそう複雑になる。
ダマシン処理においては、誘電膜内に形成したトレンチまたはバイア内に相互接続構造または書き込みパターンを形成する。既知の技法によって、フォトレジスト材料を用いて書き込みパターンを規定する。パターニングされたフォトレジストはマスクとして機能し、このマスクを介して、プラズマ・エッチングまたは反応性イオン・エッチング等のサブトラクティブ(subtractive)・エッチ・プロセスによって誘電層のパターンを除去する。エッチングした開口を用いて、誘電層に書き込みパターンを規定する。これらの書き込みパターンは、誘電層の一方の表面から誘電層の他方の表面まで延在することができる。あるいは、書き込みパターンを単一の層に限定する、すなわち、誘電層の他方の表面までは延在させないことも可能である。
次いで、電気めっき、無電解めっき、化学気相付着、物理気相付着、またはそれらの組み合わせ等の充填技法を用いて、書き込みパターンに金属を充填する。通常、導電金属の誘電層内への原子拡散を最小限に抑えるために、バリア層を用いる。
シングル・ダマシン・プロセスにおいては、誘電層にバイア開口を設けてこれに導電金属を充填し(これはメタライゼーションと呼ばれることが多い)、配線レベルの層間に電気的コンタクトを設ける。デュアル・ダマシン・プロセスにおいては、導電金属を充填する前に、誘電層にバイア開口および配線パターン開口の双方を設ける。デュアル・ダマシン・プロセスは、いくつかの内部界面を排除することによって製造プロセスを簡略化することができる。電子コンポーネントにおける各層ごとに、ダマシン処理の後にメタライゼーションを行うことを、電子デバイスが完了するまで継続する。
導電材料の原子が誘電層内に拡散し、時として誘電層を貫通して他の能動回路デバイス構造内にまで至るのを防ぐため、誘電層と導電材料との間にバリア層が必要となることが多い。デバイスにおいて導電材料が拡散すると、誘電層を通してレベル間およびレベル内の短絡が発生する恐れがある。また、結果として接合部の漏れが生じる場合があり、基板内に形成されたトランジスタの閾値電圧(Vt)レベルがシフトすることがある。場合によっては、デバイスの機能が損なわれる恐れもある。
半導体構造において高拡散率の要素を導電材料として用いる場合、拡散は特に考慮すべきことである。例えば、ほとんどの誘電層において、銅原子は比較的高い拡散移動度を示すことが多い。しかしながら、この問題にも関わらず、銅は導電性が高いために、相互接続の材料として好まれている。
図1および図2は、従来技術の銅相互接続構造を設けるために行われるプロセス・ステップの断面図を示す。図1を参照すると、デュアル・ダマシン銅相互接続が図示されている。これは、トレンチ16およびバイア17、誘電層10に埋め込まれた銅線12、キャップ層14(例えば窒化シリコン、炭化シリコン、または酸化シリコン)、および層間誘電層15を含む。図示のように、バイア17は層間誘電層15およびキャップ層14にエッチングされて、銅線12を露出させている。通常、PVDプロセスを用いて、パターニングした層間誘電層15に、バリア層(例えばタンタル、窒化タンタル)を堆積する。次いで、バリア層に銅シード層を堆積し、その後Cuめっきプロセスを行って、図2に示すように、トレンチ16およびバイア17に銅18を充填する。
米国特許第5,695,810号 米国出願番号第09/348,632号 米国特許出願第10/132,173号(米国特許第6,787,912号) 米国特許出願第10/279,057号(米国特許第6,812,143号) 米国特許第6,147,009号 米国特許第6,441,491号
それぞれが埋め込み相互接続構造を有する、あるパターニングした中間層の別の中間層とのアラインメントに不整があると、多くの場合、バイアは下にある導電ラインの上に完全に据え付けられず、または、導電ラインは下にあるバイアの上に完全に据え付けられない。完全に据え付けられていないバイアおよびラインは、下部のメタライゼーションに対する電気的接続を著しく低減させ、結果としてプロセス歩留まりが低下したり電界破壊を生じたりする恐れがある。このため、電子回路は特定のアラインメント許容値を用いて設計される。例えば、65nmノード技術では、バイアの直径は約100nmであり、オーバーレイの量は約40nmである。従って、特に高密度配線設計について、製造許容値を緩和した相互接続構造を提供することには関心が高い。
本発明は、相互接続構造を製造する方法に関する。この方法は、誘電層に相互接続構造を設けるステップと、相互接続構造の一部が誘電層の上面よりも上に延出するように前記誘電層をくぼませるステップと、相互接続構造の延出した部分の上に被覆キャップを堆積するステップと、を含む。
また、本発明は、相互接続構造に関する。この構造は、誘電層に配置された相互接続部を含み、相互接続部の一部が誘電層の表面よりも上に延出している。相互接続部の延出している部分は、被覆キャップによって覆われている。
本発明は、「発明を実施するための最良の形態」を添付図面と共に参照することによって、より良く理解されよう。
本発明は、相互接続構造を製造する方法に関する。この方法は、誘電層に相互接続構造を設けるステップと、相互接続構造の一部が誘電層の上面よりも上に延出するように前記誘電層をくぼませるステップと、相互接続構造の延出した部分の上に被覆キャップを堆積するステップと、を含む。また、この方法は、被覆キャップの上に第2の誘電層を堆積するステップも含む場合がある。「誘電層」という言葉は、第1の堆積した誘電層または層間誘電層を指す。
この方法の一実施形態を、図3から図8に示す。図3は、誘電層20に設けた銅バイアまたは銅線等の相互接続構造22を示す。例えばプラズマ・エッチングまたは反応性イオン・エッチングによって誘電層20の上部を除去して、誘電層20の上面よりも上に延出するように相互接続構造22の一部を露出させる。これを図4に示す。誘電層20の上部を除去するには、当業者に既知のいずれかの処理技法を用いることができる。次いで、相互接続構造22の延出部分を覆うように被覆キャップ24を堆積する。これを図5に示す。図6および図7に示すように、層間誘電層25を堆積し、パターニングして、このトレンチまたはバイア26の底面が被覆キャップ24上に位置するようにする。次いで、トレンチまたはバイア26に導電材料28を充填する。これを図8に示す。また、この方法は、導電材料28を堆積する前にバリア層またはシード層の堆積を含む場合がある。
一実施形態において、相互接続構造は、寸法幅Wを有する相互接続ラインである。被覆キャップは約1.1Wから約1.6Wの寸法幅を有する。あるいは、被覆キャップは約1.2Wから約1.4Wの寸法幅を有する。第2の誘電層25を堆積し、バイア26を形成して、このバイア26の底面が被覆キャップ24上に位置するようにする。被覆キャップ24の追加幅によって、第2の誘電層25にパターニングしたバイア26のアラインメント不整のための許容値を大きくすることができる。この結果、被覆キャップ24が存在しない相互接続構造と比べて、被覆キャップ24を有する相互接続構造にバイア26が完全に据え付けられる可能性が高い。
別の実施形態においては、相互接続構造は、寸法直径Dを有するバイア相互接続である。被覆キャップは約1.1Dから約1.6Dの寸法直径を有する。あるいは、被覆キャップは約1.2Dから約1.4Dの寸法幅を有する。第2の誘電層を堆積し、トレンチ形成して、このトレンチの底面が被覆キャップ上に位置するようにする。被覆キャップの追加幅によって、第2の誘電層にパターニングしたトレンチのアラインメント整合のための許容値を大きくすることができる。この結果、被覆キャップが存在しないバイアと比べて、被覆キャップを有するバイア上にトレンチが完全に据え付けられる可能性が高い。図9および図10を参照のこと。
図9は、下にあるバイア40上に部分的に据え付けられた相互接続ライン42の上面図である。図10は、被覆キャップ44を有するバイア40の図である。図示のように、相互接続ライン42は被覆キャップ44の上に完全に配置されている。
被覆キャップ44は、無電解プロセスまたは電気めっきプロセスによって堆積することができる。金属相互接続は無電解プロセスの表面触媒として機能することができるので、無電解プロセスを用いる方が有利である場合がある。被覆キャップ44は、導電金属または金属合金とすることができる。
被覆キャップ44が金属合金である場合、一次金属および二次金属のいくつかの組み合わせを使用可能である。一次金属は、銅、銀、金、ニッケル、パラジウム、白金、コバルト、ルテニウム、タングステン、ロジウム、およびイリジウムから選択されるいずれか1つを含むことができるが、これに限定されるわけではない。特に導電金属が銅である場合、ニッケルおよびコバルトの2つの一次金属は、導電金属に対する強力な接着またはマイグレーションに対する導電金属の高い抵抗等の有利な特徴を与える。二次金属は、クロム、モリブデン、タングステン、マンガン、ルテニウム、およびレニウムから選択される1つ以上の金属を含むことができるが、これに限定されるわけではない。合金は、ホウ素またはリンを組み込む可能性が高い。
一実施形態において、無電解めっきした被覆キャップ44のための一次金属はニッケルである。ニッケル溶液を含む無電解めっき溶液を用いて被覆キャップ44を形成する。ニッケルを含む例示的な金属の被覆キャップは、NiB、NiBP、NiCrB、NiCrBP、NiMoB、NiMoBP、NiWB、NiWBP、NiMnB、NiMnBP、NiRe、およびNiReBPを含む。
あるいは、被覆キャップ44の合金は、一次金属ニッケルおよびコバルトの双方を含むことができる。例示的な金属被覆キャップ44は、NiCoB、NiCoBP、NiCoCrB、NiCoCrBP、NiCoMoB、NiCoMoBP、NiCoWB、NiCoWBP、NiCoMnB、NiCoMnBP、NiCoReB、およびNiCoReBPを含む。
別の実施形態においては、無電解めっきした被覆キャップ44のための一次金属はコバルトである。コバルト溶液を含む無電解めっき溶液を用いて被覆キャップ44を形成する。コバルトを含む例示的な金属の被覆キャップ44は、CoB、CoBP、CoCrB、CoCrBP、CoMoB、CoMoBP、CoWB、CoWBP、CoMnB、CoMnBP、CoReB、およびCoReBPを含む。
あるいは、被覆キャップ44の合金は、一次金属コバルトおよびパラジウムの双方を含むことができる。例示的な金属の被覆キャップ44は、CoPdB、CoPdBP、CoPdCrB、CoPdCrBP、CoPdMoB、CoPdMoBP、CoPdWB、CoPdWBP、CoPdMnB、CoPdMnBP、CoPdReB、およびCoPdReBPを含む。
最近では、銅のための被覆材料としてCoWPが知られている。CoWPは、無電解プロセスおよび電着によって堆積することができる。電着したCoWPは、2003年11月18日に出願され、International Business Machines社に譲渡された米国特許出願に記載されている。
米国特許第5,695,810号は、銅の相互接続部のための被覆材料として無電解堆積した(electroless deposited)CoWP膜の使用を記載している。
被覆キャップは約200Åから1500Åの厚さを有する。あるいは、被覆キャップは400Åから1000Åの厚さを有する。
被覆キャップは、誘電層の上面から延出する相互接続部の一部の上に堆積される。相互接続部の露出部分は、誘電層の上面から約15Åから約150Åまで延出する。
導電層の堆積は、電気めっきまたは無電解めっき等の電気化学堆積によって行うことができる。適切な銅電気めっき組成の例は、International Business Machines社に譲渡された米国出願番号第09/348,632号に開示されている。アルミニウム、タングステン、金、銀、またはその合金等の他の材料も使用可能である。
また、導電材料として、多数の銅合金も用いることができる。適切な銅合金は、銅−マグネシウム(Cu−−Mg)、銅−ニッケル(CuNi)、銅−スズ(CuSn)、銅−インジウム(CuIn)、銅−カドミウム(CuCd)、銅−亜鉛(CuZn)、銅−ビスマス(CuBi)、銅−ルテニウム(CuRu)、銅−ロジウム(CuRh)、銅−レニウム(CuRe)、銅−タングステン(CuW)、銅−コバルト(CuCo)、銅−パラジウム(CuPd)、銅−金(CuAu)、銅−白金(CuPt)、および銅−銀(CuAg)を含む。合金は、2つの方法のうち一方によって形成される。通常、銅−スズ、銅−インジウム、銅−カドミウム、銅−ビスマス、銅−ルテニウム、銅−レニウム、銅−ロジウム、および銅−タングステンは、電気めっきされる。あるいは、銀、白金、すず、ロジウム、およびルテニウム等の触媒金属を銅にドーピングすることも可能である。
層間誘電層内への銅の拡散等、相互接続層への拡散を最小限に抑えるバリア層を、層間誘電層内にパターニングしたトレンチまたはバイアの表面上に堆積することができる。例示的なバリア層は、タンタル(Ta)、タングステン(W)、チタン(Ti)、コバルト(Co)、それらの組み合わせ、および他の高融点金属等の金属を含む。他の例には、窒化タンタル(TaN)、窒化タングステン(WN)、窒化チタン(TiN)、それらの組み合わせ、および他の高融点金属窒化物等の窒化物が含まれる。他の例には、タンタル・シリコン窒化物(TaSiN)、タングステン・シリコン窒化物(WSiN)、チタン・シリコン窒化物(TiSiN)、それらの組み合わせ、および他の高融点金属シリコン窒化物等のシリコン窒化物が含まれる。バリア層は、化学気相付着(CVD)または物理気相付着(PVD)等の従来の技法によって堆積することができる。
本発明の1つのバリア層が、2002年4月26日に出願された米国特許出願第10/132,173号(現在は米国特許第6,787,912号)、および、2002年10月24日に出願された米国特許出願第10/279,057号(現在は米国特許第6,812,143号)に記載されている。これらの米国特許は双方とも、International Business Machines社に譲渡されている。
本発明の相互接続構造を設けるために用いた誘電層は、例えば二酸化シリコン、窒化物、シリコン窒化物、または酸窒化物層のような酸化物等、半導体製造業界において用いられるいずれかの適切な誘電層とすることができる。また、例えばDow Chemical社からのSiLK(R)、Novellus社からのCoral(R)、AppliedMaterials社からのBlack Diamond(R)、およびスピン・オン・シリコン系の誘電層のような、低k誘電層も用いることができる。Coral(R)は、総称してSiCOH誘電層と記載することができる。誘電層は、化学気相付着およびスピン・オン技法を含む様々な方法のいずれかによって形成することができる。2000年11月14日に出願された米国特許第6,147,009号および2002年8月27日に出願された6,441,491号(双方ともInternational Business Machines社に譲渡された)に記載された誘電層も、本発明の相互接続構造を形成するために用いることができる。
従来技術において銅相互接続を設けるために行われるプロセス・ステップの断面図である。 従来技術において銅相互接続を設けるために行われるプロセス・ステップの断面図である。 本発明の一実施形態のプロセス・ステップの断面図である。 本発明の一実施形態のプロセス・ステップの断面図である。 本発明の一実施形態のプロセス・ステップの断面図である。 本発明の一実施形態のプロセス・ステップの断面図である。 本発明の一実施形態のプロセス・ステップの断面図である。 本発明の一実施形態のプロセス・ステップの断面図である。 本発明の1つの利点を示す上面図である。 本発明の1つの利点を示す上面図である。

Claims (26)

  1. 相互接続構造を製造する方法であって、
    誘電層に相互接続部を設けるステップと、
    前記相互接続部の一部が前記誘電層の上面よりも上に延出するように前記誘電層をくぼませるステップと、
    前記相互接続部の前記延出した部分の上に被覆キャップを堆積するステップと、
    を含む、方法。
  2. 前記被覆キャップの上に層間誘電層を堆積するステップを更に含む、請求項1に記載の方法。
  3. 前記層間誘電層にトレンチまたはバイアを形成して、前記トレンチまたは前記バイアの底面が前記被覆キャップの上に位置するようにするステップを更に含む、請求項1に記載の方法。
  4. 前記相互接続部が寸法幅Wを有する相互接続ラインであり、前記被覆キャップが1.1Wから1.6Wの寸法幅を有する、請求項2に記載の方法。
  5. 前記被覆キャップが1.2Wから1.4Wの寸法幅を有する、請求項4に記載の方法。
  6. 前記層間誘電層にバイアを形成して、前記バイアの底面が前記被覆キャップの上に位置するようにするステップを更に含む、請求項4に記載の方法。
  7. 前記被覆キャップが無電解プロセスによって堆積される、請求項1に記載の方法。
  8. 前記被覆キャップがニッケルまたはコバルトの一次金属を含む金属合金である、請求項1に記載の方法。
  9. 前記被覆キャップがCoWPである、請求項1に記載の方法。
  10. 前記相互接続部が寸法直径Dを有するバイアであり、前記被覆キャップが1.1Dから1.6Dの寸法直径を有する、請求項2に記載の方法。
  11. 前記被覆キャップが1.2Dから1.4Dの寸法直径を有する、請求項10に記載の方法。
  12. 前記層間誘電層にトレンチを形成して、前記トレンチの底面が前記被覆キャップの上に位置するようにするステップを更に含む、請求項10に記載の方法。
  13. 前記被覆キャップが200Åから1500Åの厚さを有する、請求項1に記載の方法。
  14. 前記相互接続部は延出部分を有し、前記延出部分が15Åから150Åである、請求項1に記載の方法。
  15. 相互接続構造を製造する方法であって、
    誘電層に相互接続ラインを設けるステップと、
    前記相互接続ラインの一部が前記誘電層の上面よりも上に延出するように、前記相互接続ラインに隣接する領域において前記誘電層をくぼませるステップと、
    前記相互接続ラインの前記延出した部分の上に被覆キャップを堆積するステップと、
    前記被覆キャップの上に層間誘電層を堆積するステップと、
    前記層間誘電層にバイアを形成して、前記バイアの底面が前記被覆キャップの上に位置するようにするステップと、
    を含む、方法。
  16. 前記相互接続ラインが寸法幅Wを有し、前記キャップが1.1Wから1.6Wの寸法幅を有する、請求項15に記載の方法。
  17. 相互接続構造を製造する方法であって、
    誘電層にバイアを設けるステップと、
    前記バイアの一部が前記誘電層の上面よりも上に延出するように、前記バイアに隣接する領域において前記誘電層をくぼませるステップと、
    前記バイアの前記延出した部分の上に被覆キャップを堆積するステップと、
    前記被覆キャップの上に層間誘電層を堆積するステップと、
    前記層間誘電層にトレンチを形成して、前記トレンチの底面が前記被覆キャップの上に位置するようにするステップと、
    を含む、方法。
  18. 前記バイアの直径が寸法直径Dを有し、前記キャップが1.1Dから1.6Dの寸法直径を有する、請求項17に記載の方法。
  19. 誘電層に配置された相互接続部を含み、前記相互接続部の一部が前記誘電層の表面よりも上に延出し、前記相互接続部の前記延出した部分が被覆キャップによって覆われている、相互接続構造。
  20. 前記相互接続部が相互接続ラインまたはバイアである、請求項19に記載の相互接続構造。
  21. 前記相互接続部が寸法幅Wを有する相互接続ラインであり、前記被覆キャップが1.1Wから1.6Wの寸法幅を有する、請求項19に記載の相互接続構造。
  22. 前記被覆キャップが1.2Wから1.4Wの寸法幅を有する、請求項21に記載の相互接続構造。
  23. 前記バイアが寸法直径Dを有し、前記被覆キャップが1.1Dから1.6Dの寸法直径を有する、請求項19に記載の相互接続構造。
  24. 前記被覆キャップが1.2Dから1.4Dの寸法直径を有する、請求項19に記載の相互接続構造。
  25. 前記被覆キャップが200Åから1500Åの厚さを有する、請求項19に記載の相互接続構造。
  26. 前記相互接続構造の前記延出した部分が15Åから150Åである、請求項19に記載の相互接続構造。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7105445B2 (en) * 2005-01-14 2006-09-12 International Business Machines Corporation Interconnect structures with encasing cap and methods of making thereof
US7317253B2 (en) * 2005-04-25 2008-01-08 Sony Corporation Cobalt tungsten phosphate used to fill voids arising in a copper metallization process
US7737560B2 (en) * 2006-05-18 2010-06-15 Infineon Technologies Austria Ag Metallization layer for a power semiconductor device
US7582558B2 (en) * 2006-07-14 2009-09-01 Intel Corporation Reducing corrosion in copper damascene processes
US20090111263A1 (en) * 2007-10-26 2009-04-30 Kuan-Neng Chen Method of Forming Programmable Via Devices
US7998864B2 (en) 2008-01-29 2011-08-16 International Business Machines Corporation Noble metal cap for interconnect structures
US8105937B2 (en) * 2008-08-13 2012-01-31 International Business Machines Corporation Conformal adhesion promoter liner for metal interconnects
US7803704B2 (en) * 2008-08-22 2010-09-28 Chartered Semiconductor Manufacturing, Ltd. Reliable interconnects
WO2010049881A1 (en) * 2008-10-27 2010-05-06 Nxp B.V. Biocompatible electrodes
US20110045171A1 (en) * 2009-08-19 2011-02-24 International Business Machines Corporation Multi-Step Method to Selectively Deposit Ruthenium Layers of Arbitrary Thickness on Copper
US8809183B2 (en) 2010-09-21 2014-08-19 International Business Machines Corporation Interconnect structure with a planar interface between a selective conductive cap and a dielectric cap layer
US8492897B2 (en) 2011-09-14 2013-07-23 International Business Machines Corporation Microstructure modification in copper interconnect structures
US9837356B1 (en) 2016-06-07 2017-12-05 International Business Machines Corporation Interconnect structures with enhanced electromigration resistance
US10672653B2 (en) * 2017-12-18 2020-06-02 International Business Machines Corporation Metallic interconnect structures with wrap around capping layers
CN118338662A (zh) * 2023-01-03 2024-07-12 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06167308A (ja) * 1991-06-25 1994-06-14 Nec Corp 重ね合わせ精度の測定方法
JP2000323479A (ja) * 1999-05-14 2000-11-24 Sony Corp 半導体装置およびその製造方法
JP2001210711A (ja) * 2000-01-25 2001-08-03 Nec Corp 半導体装置の構造及びその製造方法
JP2003179058A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置の製造方法
JP2003243389A (ja) * 2002-02-15 2003-08-29 Sony Corp 半導体装置及びその製造方法
JP2004006579A (ja) * 2002-04-18 2004-01-08 Sony Corp 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
JP2004158578A (ja) * 2002-11-05 2004-06-03 Toshiba Corp 磁気記憶装置及びその製造方法
JP2005136003A (ja) * 2003-10-28 2005-05-26 Oki Electric Ind Co Ltd 半導体装置の配線構造及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
WO1996002070A2 (en) * 1994-07-12 1996-01-25 National Semiconductor Corporation Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit
JP2985692B2 (ja) * 1994-11-16 1999-12-06 日本電気株式会社 半導体装置の配線構造及びその製造方法
US6294799B1 (en) 1995-11-27 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US6215129B1 (en) 1997-12-01 2001-04-10 Vsli Technology, Inc. Via alignment, etch completion, and critical dimension measurement method and structure
US6103625A (en) 1997-12-31 2000-08-15 Intel Corporation Use of a polish stop layer in the formation of metal structures
US6157081A (en) 1999-03-10 2000-12-05 Advanced Micro Devices, Inc. High-reliability damascene interconnect formation for semiconductor fabrication
US6391669B1 (en) 2000-06-21 2002-05-21 International Business Machines Corporation Embedded structures to provide electrical testing for via to via and interface layer alignment as well as for conductive interface electrical integrity in multilayer devices
TW463307B (en) 2000-06-29 2001-11-11 Mosel Vitelic Inc Manufacturing method of dual damascene structure
US6461963B1 (en) * 2000-08-30 2002-10-08 Micron Technology, Inc. Utilization of disappearing silicon hard mask for fabrication of semiconductor structures
JP4169950B2 (ja) 2001-05-18 2008-10-22 Necエレクトロニクス株式会社 半導体装置の製造方法
US6605874B2 (en) 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
US20030116439A1 (en) * 2001-12-21 2003-06-26 International Business Machines Corporation Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices
US6764919B2 (en) * 2002-12-20 2004-07-20 Motorola, Inc. Method for providing a dummy feature and structure thereof
FR2857719B1 (fr) * 2003-07-17 2006-02-03 Snecma Moteurs Dispositif de vanne a longue course de regulation
US6838355B1 (en) * 2003-08-04 2005-01-04 International Business Machines Corporation Damascene interconnect structures including etchback for low-k dielectric materials
US7105445B2 (en) * 2005-01-14 2006-09-12 International Business Machines Corporation Interconnect structures with encasing cap and methods of making thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06167308A (ja) * 1991-06-25 1994-06-14 Nec Corp 重ね合わせ精度の測定方法
JP2000323479A (ja) * 1999-05-14 2000-11-24 Sony Corp 半導体装置およびその製造方法
JP2001210711A (ja) * 2000-01-25 2001-08-03 Nec Corp 半導体装置の構造及びその製造方法
JP2003179058A (ja) * 2001-12-12 2003-06-27 Sony Corp 半導体装置の製造方法
JP2003243389A (ja) * 2002-02-15 2003-08-29 Sony Corp 半導体装置及びその製造方法
JP2004006579A (ja) * 2002-04-18 2004-01-08 Sony Corp 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
JP2004158578A (ja) * 2002-11-05 2004-06-03 Toshiba Corp 磁気記憶装置及びその製造方法
JP2005136003A (ja) * 2003-10-28 2005-05-26 Oki Electric Ind Co Ltd 半導体装置の配線構造及びその製造方法

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