TWI250610B - A semiconductor device and a manufacturing method thereof - Google Patents

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TWI250610B
TWI250610B TW091105926A TW91105926A TWI250610B TW I250610 B TWI250610 B TW I250610B TW 091105926 A TW091105926 A TW 091105926A TW 91105926 A TW91105926 A TW 91105926A TW I250610 B TWI250610 B TW I250610B
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layer
wiring
forming
melting point
plug
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TW091105926A
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Hideki Kitada
Noriyoshi Shimizu
Nobuyuki Ohtsuka
Takayuki Ohba
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Fujitsu Ltd
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Description

1250610 發明説明 h發明領域 本發明大致關於一種半導體元件及其製造方法，更特 別相關於具有多層内連結構之半導體元件及其製造方法。 2·相關技藝說明 半導體元件之佈線設計規則的微型化隨著ULSI(超大 型積體電路）技術的迅速發展而進步。應該被整合的元件數 量正在增加，佈線由於大型積體電路而變得複雜。為了對 抗此情況，多層内連結構吸引人們的注意。 然而’在多層内連結構中，由於複雜的佈線所造成的 延遲為一關聯，銅佈線因為低電阻值正吸引人們的注意， 特別是在邏輯LSI的佈線上。 第1圖為說明傳統半導體元件之佈線結構圖。 參考弟1圖’ 一氧化石夕（Si〇2)膜11在一被形成在一半導 體基材ίο上之元件（未顯示）中被形成為一間層膜。在Si〇2 膜11上，Cu佈線15貫穿一被由諸如氮化鈕或紐之材料所製 成的阻障金屬層13而被形成為下層佈線。 此外，一Si〇2膜17在Si〇2膜11上被形成，作為包覆Cu 佈線15之間層膜。一介層窗插塞21被形成使得Si〇2膜口被 貫穿，並且Cu佈線15穿過由諸如氮化組與組製成之阻障金 屬層19而被碰及。 另外，在Si〇2膜17上，作為上佈線的以佈線23與穿過 由諸如氮化鈕與鈕所製成的阻障金屬層19而碰&Cu佈線 15之介層窗插塞21被連接地形成。此外，在以〇2膜17上， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公贊） (請先閲讀背面之注意事項再填寫本頁) 、可| 4 1250610 A7 ___B7 五、發明説明（2 ) 一 Si〇2膜25被形成，而與阻障金屬層19接觸。 (請先閲讀背面之注意事項再填寫本頁) 例如，當電流從Cu佈線23通過介層窗插塞21流到Cu 佈線15時’電子會通過介層窗插塞21而從Cu佈線15流到Cu 佈線23。 此時’根據電致遷移現象’在介層窗插塞2丨中的銅原 子會如電子流般有朝著Cu佈線23之方向移動的傾向。因 此，由於在介層窗插塞21中銅電子的移動造成空洞會產生 在介層窗插塞21之Cu佈線15的側邊上。 被使用在邏輯LSI佈線中的傳統鋁（A1)佈線中，鎢（w) 已經被用來供介層窗插塞用。已被發展使得鋁的遷移被抑 制’銘佈線的壽命分配被抑制，並且可得到高可靠度。 近來，考慮高速處理，實際轉變成使用具有較鋁佈線 更低之電阻的Cu佈線。在Cu佈線方面，雙鑲嵌處理正被建 立。疊層、佈線·介層窗插塞-佈線所有的構件被由cu製成。 因為Cu的原子重量大於鋁，所以對於電致遷移更有抵抗 性。然而，局部電流濃度仍然會上升至在被微型化之。口佈 線層疊結構中的介層窗插塞上，導致因為如上述般所產生 之空洞而造成品質不良的佈線。 隨著注意力集中至介層窗插塞之結構上，因為Cu佈線 較低的電阻為咼度期望之要件，故期望能夠抑制cu之電致 遷移的佈線結構。 發明之概要說明 本發明概括的目的在於提供一種半導體元件及其製造 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 1250610 A7 -------!Z_ 明説明（- ~~ 方法’其係貫質消除一個或多個由相關技藝之限制與缺點 所造成的問題。 (請先閱讀背面之注意事項再填寫本頁) 本發明之特徵與優點將會被陳述於下列之說明中，且 將因5兒明與附呈圖式部分變得顯而易明，或由根據說明中 所提供之教示實際應用本發明而學習到。本發明之優點、 其他特徵與目的將藉由在說明書中以完全、清楚、簡潔與 確切措詞特別指出以使熟習此技者能夠實際應用本發明之 半導體元件及其製造方法實現與達成。 為達成該等與其他優點並根據本發明之目的，如在此 具體化與廣泛地說明般，本發明提供其中在維持高速操 作、注意介層窗插塞結構的同時電致遷移被抑制之半導體 元件及其製造方法。 為達成該目的，本發明之半導體元件包括分別在間層 絕緣膜之一上部表面與一下部表面上被製備之一第一佈線 與一第二佈線，以及一連接第一佈線與第二佈線之介層窗 插塞。介層窗插塞被組構成包括至少一層高熔點金屬層， 其厚度為介層窗插塞厚度的一部份，並且形成此層之金屬 具有較形成第一佈線與第二佈線之熔點更高的炼點。 關於介層窗插塞，所欲的是具有一層高熔點金屬層， 並且層疊被進行使得高熔點金屬層穿過一阻障金屬層而觸 及第一佈線與第二佈線。 此外，所欲的是第一佈線、第二佈線與介層窗插塞被 銅或銅合金形成，並且高熔點金屬層被鎢形成。另外，所 名人的疋咼溶點金屬層被以範圍在10 11111至100 ^^^^的厚度形 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 6 1250610 五、發明説明（4 成。 高溶點金屬層可藉由化學蒸氣沉積方法被形成在—被 f露在介層窗插塞中的金屬表面上，例如在不使用罩幕之 對#形録料，藝合料㈣條件並㈣在間層絕 緣膜上的沉積。 本發明之半導體元件具有多層内連結構，且本發明之 實施例採用正引起注意之Cu佈線作為促使快速操作之佈 、在、、。構在此’在Cu佈線結構中抑制Cu的電致遷移之新結 構被例示。特別地，形成介層窗插塞一部份厚度的金屬之 選擇判定標準、來自Cu電致遷移的觀點之要求、及相似者 將會被說明。 根據本發明，超微型化且高速之半導體元件的可靠度 可以藉由僅部分在通孔深度方向上，以足_行成為對^ 電致遷移之阻障且不會造成有效電阻增加的厚度，在其中 電流濃度傾向在Cu多層内連結構中生長之通孔内側形成 一對抗電致遷移具有高抵抗力之諸如鎢（w)的高熔點金屬 之中間層而被大大地提昇。根據本發明，高熔點金屬之中 間層能夠被以自對準之方式形成，避免光罩程序數量上的 增加。 圖式之簡短說明 第1圖為說明傳統半導體元件之佈線結構圖； 第2圖為說明本發明實施例之半導體元件的佈線結構 圖， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 1250610 五、發明説明（5 ) 第3圖為說明在本發明實施例之半導體元件中被使用 作為高熔點金屬層的金屬材料圖； 第4圖為說明在本發明實施例之半導體元件中之嫣（W) 層的厚度圖； 第5圖為說明在本發明實施例之半導體元件中之冒層 的厚度範圍圖； 曰 第6A至6D圖為說明本發明實施例之半導體元件製造 方法之製造程序的流程圖； 第7圖為顯示被使用在本發明實施例之w(⑶％的塞氣 壓力圖； ^ 第8圖為說明本發明另一實施例之半導體元件的佈線 結構圖； 的 第9圖為說明根據本發明另一實施例之半導體元件 佈線結構圖； 較佳實施例之說明 在下文中，本發明之實施例將會參考附呈圖式而作說 明。 圖0 第2圖為說明本發明實施例之半導體元件的佈線結構 本實施例之半導體元件具有採用Cu佈線耻佈線 43之多層内連結構。在—介層窗插塞41中，與α佈線辦 接地形成之Cu層42,以及一作為高熔點金屬層之…層”被 包括。被採用作為此高熔點金屬層之金屬材料會參^形成 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 1250610 A7 _______B7_ 五、發明説明（6 )
Cu佈線35、Cu佈線“與以層“之“的熔點比電阻而被選 擇’並被以預定厚度形成。 參考第2圖，本實施例之半導體元件的佈線結構被說 明。首先，在一半導體（Si)基材30上，作為一間層膜來包 蓋一元件（未顯示）之二氧化矽（Si〇2)膜31被形成在此基材 上。在本實施例中，以〇2膜31被以約4〇〇 ηηι的厚度形成。 接下來，一阻障金屬層33被形成在^〇2膜31上。阻障 金屬層33被形成，使得作為佈線材料的〇11原子免於在佈線 等程序中於Si〇2膜31中被延展。阻障金屬層33在本實施例 中被以約20 nm的厚度形成。 在阻障金屬層33上，作為下層佈線之cu佈線35被形 成。在本實施例中’ Cu佈線35被以300 nm的厚度形成。此 外，在Si〇2膜31上，一 Si〇2膜37作為包覆Cu佈線35之間層 膜。Si〇2膜3 7在本實施例中被形4〇〇 nm的厚度形成。 介層窗插塞41貫穿Si〇2膜37，並連接Cu佈線3 5與Cu佈 線43。上述所述者，在本實施例中的介層窗插塞41包括一 作為高熔點金屬層之W層47,以及一被與Cu佈線43接連地 形成之Cu層42。 一阻障金屬層39被形成在Si02膜37上。阻障金屬層39 在本發明中具有兩種角色。第一種角色是避免作為佈線材 料的Cu原子在佈線等程序期間於si〇2膜37與以〇2膜45中被 延展。第二種角色是以W層47形成雙重層以避免Cu延展（雙 重Cii延展防止層），並且避免以原子因為電致遷移而延 展。阻障金屬層39在本實施例中被以約20 rnn的厚度形成。 _ '11 "" -. --- — 本紙張尺度適用中國國家標準（CNs) A4規格（210X297公釐）
、\叮丨 (請先閲讀背面之注意事項再填寫本頁) -9 - 1250610 A7 五、發明説明（7 ) 在阻卩羊金屬層39上，作為上佈線之C11佈線43被與Cu 佈線42接連地形成。Cu佈線43在本實施例中被以約3〇〇 nm 的厚度形成。此外，在Si〇2膜37上，一作為間層膜之si〇2 膜45被形成’使得cu佈線被圍繞。si〇2膜45在本實施例中 被以400 nm的厚度形成。 在此’介層窗插塞41的結構被更確切地說明。w層47 在介層窗插塞41的下部部分中被製備，而…層47的下表面 直接與Cu佈線35接觸。另一方面，w層47的上表面透過阻 障金屬層39而與Cu層42接觸。所以，在本實施例中，阻障 金屬層39在構成介層窗插塞41的w層47與Cu層42之間被 形成。 藉由貫穿Si〇2膜37所製備之介層窗插塞41的厚度約為 400 nm，該厚度約有5〇 11111被〜層47佔據。因此，貿層叨 被形成得非常薄，使得CU佈線之低電阻未被破壞。 如此，本貫^例之半導體元件具有包括Cu佈線3 5與 佈線43之佈線結構，以及連接分別被形成在Si〇2膜37之 上、下表面的Cu佈線35與Cu佈線43之介層窗插塞43。在 此，介層窗插塞41包括一作為具有較作為佈線層之更高 熔點且作為一金屬層之W層。 雖然可以旱受因為Cu佈線之低電阻所得到高速操 | #，但根據第2圖所示之佈線結構，Cu原子移動之抑制亦 會被對抗。理由被給定於下文中。第一種看法是因為選擇 一種作為高熔點金屬層之材料來作為用以抑制Cu原子移 動之手段（參考第3圖）。第二種看法是因為金屬層的厚度 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) --------- -10 .
、可 · (請先閱讀背面之注意事項再填寫本頁) 1250610 A7 _ B7 _ 五、發明説明（8 ) " ~ - (參考第4圖），其係會影響半導體元件的操作速度。 第一種看法將會被說明。在本實施例中，介層窗插塞 除了以和之外會具有作為高溶點金屬層之 47，使得Cu佈線35被直接地連接。鶴㈤具有形成a佈線 35、Cu佈線43與Cu佈線42之銅（Cu)更高的熔點。 第3圖為可應用到本實施例之半導體元件上作為高熔 點金屬層之金屬材料表。 ^ 被形成在Cu佈線中一部分的介層窗插塞“中的金屬 I之第-要求為在此電流集中之介層窗插塞41中抑制電子 轉移(銅原子的移動)。因此，具有抑制電子轉移(銅原子移 動)之能力的金屬被研究。特別地，相較於為佈線金屬之Cu 具有高熔點（或原子量大）的金屬材料被選擇。這是根據，，金 屬熔點越高，則金屬原子越難移動，，之原理。此外，欲被選 擇之金屬必須不會與為佈線金屬的Cu反應，否則該金屬會 形成一局電阻層。 第3圖顯示諸如金(Au)、銀(Ag)、及鈷(c〇)之金屬的熔 點與電阻率。在本實施射，具有加邮點之嫣（w)被 it# ^亦即超過銅（Cu)⑽45。〇溶點的3倍。如稱後所述 者’藉由CVD之自對準進行的佈線程序g為使用鶴㈤而 變得可能。 I 參考第2圖，當電流從Cu佈線43通過介層窗插塞41流 到Cu佈線35時’從Cu佈線佈線43的電子轉移因為相 車乂；銅（Cu)嫣（w)的較高炼點而被抑制，亦即w的較低電子 活動性。藉此，即將根據電子轉移而移動在介層窗插塞41 7^艮尺度適用中國國家^^^〇χ29而）-----
訂 (請先閲讀背面之注意事項再填寫本頁) 11 1250610 A7 --—____£__ 五、發明説明（9^ ~'" 中的Cu原子移動可以被抑制。 另外，如上述所述，被製備在（^層42與w層之間的 (請先閱讀背面之注意事項再填寫本頁) 阻障金屬層39抑制因為電致遷移所造成Cu的延展，如W層 47奴。電致遷移阻抗藉由阻障金屬層39與貨層Ο之雙層而 被如此地強化。 接下來，第二種看法將會被說明。在本實施例中，w 層具有非常薄的厚度，係被形成為介層窗插塞狀非常小 部分的厚度。這是因為W的電阻率（約大於〇11的 電阻率（約h56 〃 Qcm)。藉由使介層窗插塞41的總電阻儘 可能地低，整個Cu佈線的延遲量可以被減少，並且高速操 作被達成。 第4圖為說明關於在本實施例之半導體元件中之w層 47的厚度圖。本圖例示在整個“佈線中延遲量如何隨著w 層47的厚度增加之基本觀念。 §電％透過介層窗插塞41被施加在Cu佈線3 5與Cu佈 線43之間時，W層47的厚度藉由在一定溫度下延展(：：11的程 度而決定。為了將Cu的延展抑制到某程度所製備之界層47 的厚度，相較於與Si〇2膜37相同之介層窗插塞41的厚度（約 400 nm)，可以被非常薄地形成c約5〇 nm)。 所欲的是W層47的厚度被設定在10 nm至1〇〇 nm之 間，如第4圖所示。若厚度被以10 nm或更小設定時，cu的 延展會變大，而若厚度被以1〇〇 nm或更大設定時，〜層47 的電阻會變大，造成整個包括介層窗插塞線的延 遲量變大。因此’由具有低電阻之Cu佈線所達成的高速操 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 12 1250610 A7 B7 五、發明説明（1G ) 作藉由適當選擇W層47的厚度被保持在可達到之狀態下。 第5圖說明關於W層47的厚度之限制。 (請先閲讀背面之注意事項再填寫本頁) 此外，在本實施例中，阻障金屬層39不僅在佈線程序 與相似程序期間有作用，在操作期間亦會有作用，係有助 於抑制Cu的延展。根據本結構，W層47的厚度可以藉由選 擇阻障金屬層39之材料、厚度與相似條件而被進一步地減 〇 第5圖為說明實施例之半導體元件的W層47的厚度範 圍圖。在此，W層47的厚度將會根據經計算佈線電阻之估 算值而被說明。 首先，當介層窗插塞41包括W與Cu時，介層窗插塞41 的電阻被顯示如下。 R=R1+R2 =plx Ll/S+p2x L2/S =(8.4Ll+40L2)x 1〇·5/πά2 在此，R1被Cu的電阻，而R2為W的電阻。此外，p 1 為Cu的電阻率（2· 1 μΩ-cm)，而p2為W的電阻率（1 ΟμΩ-cm)， (在此，CVD-W的電阻率被使用）。另外，L1為形成一部分 介層窗插塞41之Cu(Cu層42)的厚度，而L2為形成另一部分 介層窗插塞41之W(W層47)的厚度。此外，S等於π(12/4，在 此D為介層窗插塞的直徑。 例如，如本實施例般，其直徑為0.2微米之介層窗插塞 41的電阻被計算如下，在此假定Si02膜37的厚度為400 nm，W層 47 的厚度為 50 nm，規定 Ll=3 50 nm、L2=50 nm、 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 13 1250610 A7 五、發明説明（η ) 及(1=0.2。 R=R1+R2 =0.234+0.159 =0.393 (Ω) 此即’相較於W未被使用（〇.234Ω X 400 / 350 = 0.267Ω) 的情況’介層窗插塞41的電阻會提高47%。 第5圖顯示當3丨〇2膜37的厚度被以l=L1+L2=400 nm固 定時，W層47的厚度與介層窗插塞41整體的電阻增加率（對 應於延遲時間）之間的關係。 在第5圖中，一由a表示的直實線顯示在實際範圍中藉 由W-CVD之電阻率（p2=i(^Q-cm)的情況，而由B表示的直 虛線顯示未來在預期的範圍中藉由W-CVD之電阻率 (ρ2=5μΩ<ιη)的情況。 本時實施例所指定之…層的厚度範圍被由根據直實線 Α的最小值，以及根據直虛線Β的最大值規定。特別地，範 圍被由來自根據直實線八之…層47目前可得到的薄膜生長 輊序之限制，以及來自關於包括利用如虛直線B所表示在 技術上預期之改善的構件之元件設計外部上的限制所規 疋。a亥等要點將會在下文中被詳細地說明。 | 首先，最小的厚度被說明。在薄膜生長程序中，一般 的金屬生長要求約10 nm的厚度，使得一延續膜被由二維 核心付到。若延續膜未被得到時，有可能對於Cu流的阻障 性能會極端地破壞。 接下來，最大厚度被說明。為了維持Cu佈線提供之高 -------—_________ 本紙張尺度適用中國國家標準（CNS) A4規格（2】0X297公釐) '一'' --—-
*可 · (請先閱讀背面之注意事項再填寫本頁) 14 1250610 A7 五、發明説明（12 速才呆作’母個介層窗插塞可容许的電阻增加率被以3 %設 定（在第5圖中的’’C”程度）。30%的程度為來自外界所要求 的可容許條件，諸如電路設計。 在此情況下，若在W容積值中的電阻率被考慮時，可 容許高達90 nm(未顯示）。若在目前的W-CVD中之電阻率被 考慮時，根據直實線A可容許高達約30 nm。此外，期望 W-CVD的電阻率未來會變低，使得根據直虛線b將可容許 高達約100 nm。 例如，當僅藉由W來形成介層窗插塞41時，單一間距 的介層窗插塞（僅有W)-Cu佈線-介層窗插塞（僅有w)之組 構狀態將會提供大電阻。此清楚是因為在…與(^之間電阻 率的差異。由A指出的直實線之傾度亦清楚地了解Cu佈線 之優點隨著W層厚度之增加而大大地變壞。 如上所述，約10至約100 nm的範圍為W層47的最佳厚 度範圍，以此厚度Cu的電致遷移阻抗與佈線阻抗令人滿 意。 第6圖為說明實施例之半導體元件製造方法的製造流 程圖。在此藉由具有下層佈線與上層佈線之兩層佈線的雙 鑲嵌之程序流程使用第6(A)至6(D)而被說明。 參考第6(A)圖，Si〇2膜31首先在Si基材30上被形成為 間層膜。在本實施例中，Si〇2膜藉由電漿CVD方法被以4〇〇 nm的厚度形成。 接下來，作為一蝕刻檔止層之氮化矽（8取）膜48被形 成。在本實施例中，氮化矽（SiN)膜48藉由CVD或濺鍍方法 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） (請先閲讀背面之注意事項再填寫本頁) '^1· 15 1250610
五、發明説明 而被形成約30 nm的厚度。 (請先閲讀背面之注意事項再填寫本頁) 接著，用以形成一第一佈線，亦即Cu佈線35，之準備 工作被進行。首先，一為其中被形成有cu佈線35之區域的 渠溝藉由微影程序與蝕刻程序而被打開約〇.2微米的寬 度接著，在SiN膜48之一表面上的光阻被移除，並且包 括渠溝表面之SiN膜48分別被光阻移除程序與清洗程序洗 滌。 接下來，阻障金屬層3^Cu晶種層（未顯示）藉由pvD 而被形成在渠溝的表面上。在本實施例中，阻障金屬層33 使用TaN作為材料而被形成約2〇 ηιη的厚度。此外，cu晶種 層藉由CVD或濺鍍而被形成約100 nm的厚度。 訂· 最後，Cu的電鍍膜被以電鍍程序形成，並且渠溝被填 塞。在此，Cu之電鍍膜藉由電解法電鍍而被形成約3〇〇11111 的厚度。接著，留在第一佈線層後方上之一 Cu層與一阻障 金屬層（未顯示）被一 CMP程序移除。 接下來’ 一第一佈線層被形成。首先，一 Si〇2膜37被 形成作為一間層絕緣膜。此Si〇2膜37對應於一層其中被形 成有介層窗插塞41之層（未顯示）。在本實施例中，si〇2膜 37的厚度藉由電漿CVD方法而被形成約400 nm的厚度。 之後’作為一姓刻檔止層之SiN膜49被形成在Si02膜3 7 上。在本實施例中，SiN膜49藉由CVD或濺鍍方法而被形 成約30 nm的厚度。 接下來，作為間層膜之Si02膜45被形成在SiN膜49上。 Si〇2膜45對應其中有Cu佈線45被形成之第二佈線層。在本 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 16 1250610 A7 B7 五、發明説明（14 ) 實施例中，Si02膜45藉由電漿CVD方法而被形成約400nm 的厚度。 (請先閲讀背面之注意事項再填寫本頁) 接著，寬約0.2微米之通孔38被形成，使得Cu佈線35 藉由微影/蝕刻程序貫穿Si02膜37與45以及SiN膜49而被暴 露出來。通孔38為一其中被形成有介層窗插塞41的向上開 口。之後，在Si02膜45上的光阻被移除，並且包括通孔38 之一表面的Si02膜之一表面被光阻移除/清洗程序洗滌。 接下來，W層47藉由CVD而被形成，參考第6(B)圖。 在本實施例中，W層47使用六羰基化鎢W(CO)6作為材料而 被形成50 nm的厚度。 第7圖顯示被使用在本實施例中之W(CO)6的蒸氣壓力 曲線。因為W(CO)6的蒸氣壓力比較高，因此W(CO)6能夠 在為一般溫度的材料溫度下被輕易地供應’並且在基材（在 本情況下為Cu)上W的生長率是由供應決定。 此外，因為在通孔内側為選擇性生長，故在低氣壓下 的生長為所欲者。特別地，生長在300°C的基材溫度、100 seem的供應量及100 pa的壓力下被進行。在本情況中的W 生長率為15 nm/min。W在一具有許多活性斑點之區域中選 擇地生成。所以，W在此情況下不會生成在Si02膜37與45 上。此外，在沉積W(CO)6之時Cu與Si02的選擇比為無限大。 所以，雖然W(CO)6藉由CVD沉積程序從Si02膜上方被 供應，但在Si02膜37上的W沉積藉由將沉積條件設定在一 所欲之範圍内而被抑制，並且W(CO)6被選擇地沉積在通孔 38中被暴露出來之Cu佈線35上，而形成W層47。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 17 1250610 A7 B7 五、發明説明（15 ) (請先閲讀背面之注意事項再填寫本頁) 接著，參考第6(C)圖，阻障金屬層39與Cu晶種層44在 此被形成。在本實施例中，阻障金屬使用形成阻障金屬層 之氮化钽作為金屬被PVD形成約20 nm的厚度。此外，Cu 晶種層44被形成約100 nm的厚度。 接下來，參考第6(D)圖，Cu之電鍍膜藉由電鍍程序形 成。此電鍍膜被埋入至通孔38與介層窗插塞41之上部部分 的開放區域中，且藉由電解電鑛而被形成約300 nm的厚 度。 接著，被形成在第二佈線層（Si02膜45)上方之Cu晶種 層、阻障金屬層、及Cu電鍍膜（未顯示）等被CMP程序移除， 且第二佈線層之程序被完成。藉此，介層窗插塞41 (Cu層42) 與Cu佈線43被形成。 如上所述，實施例之半導體元件的製造方法藉由下列 程序而被實現。首先，Cu佈線35被形成在被製備於矽基材 10上的Si02膜31上。接著，一包覆Si02膜37為了 Cu佈線35 而被形成，並且穿透此Si02膜37並暴露Cu佈線35之通孔38 被形成。 使用具有熔點高於Cu的鎢之W層47接著被形成在Cu 佈線35上，其係在通孔38中被暴露出來。最後，Cu層42與 Cu層43貫穿阻障金屬層39與其他層而被形成。 根據本製造方法，鎢（W)可以藉由使用W作為形成高熔 點金屬層之金屬在CVD程序中被選擇地沉積在Cu佈線35 上。在此情況下，W(CO)6可以在比較低的溫度下被使用， 並且超薄層可以藉由自對準而被形成。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 18 1250610 A7 ^------ 67_____ 五、發明説明（16 ) ^ — ~ 本發明之實施例已被說明如上，然而，本發明未被限 制於實施例中，且元件結構之改變、在製造程序中參數之 改變等為可能者。其後，此論點被說明。 在上述實施例中，僅有一層高熔點金屬層（”層47)在 介層窗插塞41的下部部分中被製備，以便維持高速操作並 抑制Cu的遷移。在那，W層47的下表面碰及Cu佈線％，而 W層47的上表面碰及阻障金屬層39，藉此雙連接Cu延展防 止層被形成。本發明未被限制在本實施例中。例如，單一 嫣（W)層會被提供在介層窗插塞41之上部部分中，如下文 所述者。 第8圖為說明本發明另一實施例之半導體元件的佈線 結構圖。在第8圖中，相同的標號被指定成與第2圖相同的 單元，且其說明被省略。 在第8圖中，一單一鎢層，即界層47被製備在介層窗插 塞41之上部部分中。界層47在下表面上觸碰(^層42，並透 過阻卩早金屬層39而在上表面上與Cu佈線43產生接觸。 此外’第8圖所示之佈線結構包括在cu佈線43側上之 雙連接Cu延展防止層，而在第2圖中之雙連接cu延展防止 層被設置在Cu佈線35側邊上。再者，關於第8圖之佈線結 構’阻障金屬層39被設置在介層窗插塞41的下部部分處， 而與Cu佈線35接觸。 因此’ W層47在具有第2圖所示之之佈線結構之介層窗 插塞41的下部部分中被製備，並且被製備在具有第8圖所示 的佈線結構之介層窗插塞41的上部部分中。w層47亦會被 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） (請先閲讀背面之注意事項再填寫本頁)
19 1250610 五、發明説明（17 α置在介層窗插塞41的中間部分中，使得Cu佈線”與以 佈線43不會透過阻障金屬層而直接接觸。 (請先閲讀背面之注意事項再填寫本頁) 在此，形成第8圖所示之介層窗插塞41之程序對應於第 6(B)與6(C)圖之說明而被說明。在此情況中，具有下層佈 線與上層佈線之兩層佈線藉由單一鑲嵌方法被形成。 首先，阻障金屬層39與Cu晶種層44被以第6(A)圖之結 構藉由PVD形成。在此，阻障金屬層39在此階段未被形成 在通孔38之開口中。接下來，Cu電鍍膜被埋入，且cu層42 被形成。在此，通孔38之開口利用w層47的厚度，形成一 犬起。卩而被製成較CU層42的上部表面更高。接下來，鎢（w) 藉由CVD被沉積在呈突出形狀之開口部分上，使得界層斗？ 被形成，並且介層窗插塞41被形成，接著，阻障金屬層3 9 被形成在介層窗插塞41之上表面上，並且第二佈線層（Cu 佈線43)之佈線程序被進行。 在上述實施例中，僅有一層高熔點金屬層（W層47)在 介層窗插塞41中被製備。本發明未被限制於該等實施例 中，相反地兩層或多層W層47可以被設置在介層窗插塞41 中’若對於兩速操作之需求稍微被放鬆時。其後，此論點 會被詳細地說明。 第9圖為說明本發明另一實施例之半導體元件的佈線 結構圖。在第9圖中，相同的標號被指定成與第2圖相同的 單元，故其說明被省略。 在第9圖中，兩W層47在介層窗插塞41中被製備。各w 層47在上表面以及下表面上會與Cu層42接觸。特別地，疊 本紙張尺度適用中國國家標準（OJS) A4規格（2]〇χ297公釐） 20 1250610 A7 B7 五、發明説明（18 ) 層被構築成（Cu佈線35-)阻障金屬層39-Cu層42-W層47-Cu 層42-W層47-Cu層42-阻障金屬層39(_Cu佈線42)。 (請先閲讀背面之注意事項再填寫本頁) 各W層47未與被製備在介層窗插塞41之上表面與下表 面中的阻障金屬層接觸，如第9圖所示。此外，其中一層或 兩層的W層47觸碰到上部與下部的阻障金屬層39之佈線結 構為可能者。 在此，形成第9圖所示之介層窗插塞41的程序對應於第 6(B)、6(C)與8圖之說明而被說明。 首先，阻障金屬層39與Cu晶種層44藉由PVD被形成為 第6(A)圖之結構。在此，阻障金屬層39在此階段中未被形 成在通孔38之開口中。接著，埋入Cu電鍍膜與形成Cu層42 之程序，以及藉由CVD沉積W層47之程序被交替地重覆， 並且介層窗插塞41被形成。接著，阻障金屬層39被形成在 介層窗插塞41的上表面上，並且第二佈線層（Cu佈線43)之 佈線程序被進行。 如上所述，本發明之半導體元件包括至少一層形成介 層窗插塞41 一部分厚度之高熔點金屬層（W層47)。當高速 操作被要求時，所欲的是介層窗插塞41僅包括一層鎢（W) 層。 參考第2圖，佈線結構提供被形成為Cu層35-W層47-阻障金屬層39-Cu層42之雙Cu延展防止層。雙Cu延展防止 層能夠以改變其個別位置之W層47與阻障金屬層39構築。 亦即，Cu佈線35 -阻障金屬層39-W層47-Cu層42之疊層會被 形成。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 21 1250610 A7 B7 五、發明説明（19 ) (請先閲讀背面之注意事項再填寫本頁) 參考第8圖，雙Cu延展防止層藉由Cu層42-W層47-阻障 金屬層39_Cu佈線43而被形成。W層47與阻障金屬層39會被 取代，並且雙Cu延展防止層可以藉由層疊Cu層42-W層47-阻障金屬層39-Cu佈線43而被構築。 如上所述，所欲的是，W層47與阻障金屬層39之其中 一層與Cu佈線35或Cu佈線43接觸，不管W層47與阻障金屬 層39之層疊順序。此外，如第8圖所示，例如阻障金屬層39 可以被置放在其上未形成有雙Cu延展防止層之側邊上。 本發明之半導體元件的製造程序包括在通孔38中形成 W層47作為一中間層，其係較通孔38的深度更薄，在此W 具有較形成Cu佈線3 5與Cu佈線43之Cu熔點更高之熔點。另 外，程序包括形成填滿通孔38並接觸W層47之介層窗插塞 41 〇 如所述者，實施例已經說明關於佈線結構，其中Cu被 作為金屬佈線，並且介層窗插塞的電阻被降低，使得高速 操作被實現。然而，本發明未被限制在該等實施例中。例 如，本發明可以被應用至其他相似於Cu金屬佈線之金屬佈 線上。在此情況下，一溶點較用於佈線之金屬材料的溶點 更高之金屬材料根據第3圖所示之金屬材料的熔點與電阻 率而被選擇作為高熔點金屬，且經選擇之高熔點金屬的厚 度根據被選擇的高熔點金屬而被調整。與鋁佈線材料不 同，Cu佈線材料具有Cu會擴散至在金屬層間之絕緣層中的 問題。一阻障被設置在Cu佈線層處，以避免因為擴散而變 弱之Cu佈線材料的Cu粒子被電子沖去。此問題較鋁佈線更 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 22 1250610 A7 ~~ -*^ ___Β7_ 五、發明説明（" 一 --—— :嚴重以附面層CVD來覆蓋接觸通路整個内部表面並不 好的構想’因為接觸強度會被減弱。 此外，本發明未被限制在該等實施例中，各種變化與 修整可以被進行，而不背離本發明之範圍。 本申睛案根據在2001年8月29日向日本專利局提出申 請之日本優先權申請案第2001-260377號，其所有内容被合 併於此作為參考。 元件標號對照表 10 半導體基材 11 二氧化矽膜 13 阻障金屬層 15 Cu佈線 17 Si〇2 膜 19 阻障金屬層 21 介層窗插塞 23 Cu佈線 25 Si〇2 膜 30 半導體基材 31 二氧化矽膜 33 阻障金屬層 35 Cu佈線 37 Si〇2 膜 38 通孔 41 介層窗插塞 42 Cu層 43 Cu佈線 44 Cu晶種層 45 Si〇2 膜 47 鎢（W)層 48 氮化矽（SiN)膜 49 SiN膜 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
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Claims (1)

  1. 申請專利範 園 一種半導體元件，係包含： 絕緣層之一上表面 一第一佈線，係被製備在一 上； 上； 一第二佈線，係被製備在一絕緣層之一 以及 下表面 -介電窗插塞，其連接該第一佈線與該第二佈 線，並具有至少一層具有較形成該第-佈線與該第二 佈線之金屬的熔點更高熔點的高熔點金屬。 2. 如申請專利範圍第!項之半導體元件，其中該介電窗插 塞包含一層高熔點金屬層。 3. 如申請專利範圍第!項之半導體元件，其中該高熔點金 屬層透過一金屬阻障層來觸碰該第一佈線與該第二佈 線之其中一者。， 4·如申請專利範圍第1項之半導體元件，其中該第一佈 線、該第二佈線、及該介電窗插塞藉由銅與鋼合金之 其中一者而被形成，並且該該熔點金屬層藉由鎢而被 形成。 5·如申請專利範圍第1項之半導體元件，其中該高熔點金 屬層被以在10 nm至1〇〇 mn之間的厚度形成。 6· —種半導體元件製造方法，係包含： 在一絕緣層上形成一第一佈線層之步驟； 在該第一佈線層上形成一間層絕緣膜，並形成一 穿透δ亥間層絕緣膜並將該第一佈線層暴露出來之通孔 的步驟； 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐) -24- 1250610 申凊專利範圍 在該通孔中以較該通孔深度更薄的厚度來形成一 具有較形成該第-佈線層之金屬炼點更高炼點的金屬 中間層之步驟； 形成一填滿該通孔使得該中間層與該通孔接觸之 步驟；以及 —形成一被與在該間層絕緣層上之介層窗插塞接觸 之第二佈線層的步驟。 7.如申請專利範圍第6項之半導體元件製造方法，其中形 成中間層之步驟包含-在一層高熔點金屬不會被形成 =間層絕緣膜之一表面上的條件下被進行的自對準 8·如申請專利範圍第7項之半導體元件製造方法，其中形 成中間層之步驟藉由化學蒸氣沉積方法被進行。 如申請專利範圍第6項之半導體元件製造方法，其中形 成中間層之步驟與形成介層窗插塞之步驟包含· ^ 形成該中間層使得該中間層在該通孔 佈線層接觸之步驟；以及 —苐- 在違通孔中該中間層上形成該介層窗插塞 驟。 10.如申請專利範圍第6項之半導體元件製造方法，其中形 成中間層之步驟與形成介層窗插塞之步驟包含:… 形成該介層窗插塞使得該介層窗插 與該第—佈線層接觸之步驟’ ·以及 通孔 在該通孔中該介層窗插塞上形成該中間層之 9. 步 中 步 本紙張μ適财雇29珊）
    訂· (請先閲讀背面之注意事項再填寫本頁) 25 1250610 A8 B8 ------ C8 ^~^ 驟。 U·如申請專利範圍第6項之半導體元件製造方法，其中形 成介層窗插塞之步驟包含進行層疊使得該高熔點金屬 曰透過一阻障金屬層來觸碰該第一佈線與該第二佈線 之其中一者之步驟。 12.如申請專利範圍第6項之半導體元件製造方法，其中該 I—佈線、該第二佈線、及該介層窗插塞籍由銅與銅 合金之其中一者而被形成’並且該中間層藉由鎢被形 本紙張尺度適用中國國家標準（CNS) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁)
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452276B1 (en) * 1998-04-30 2002-09-17 International Business Machines Corporation Ultra thin, single phase, diffusion barrier for metal conductors
JP3974470B2 (ja) * 2002-07-22 2007-09-12 株式会社東芝 半導体装置
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
JP2007042662A (ja) * 2003-10-20 2007-02-15 Renesas Technology Corp 半導体装置
US7253501B2 (en) * 2004-08-03 2007-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. High performance metallization cap layer
US7323410B2 (en) * 2005-08-08 2008-01-29 International Business Machines Corporation Dry etchback of interconnect contacts
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
US7800228B2 (en) * 2006-05-17 2010-09-21 International Business Machines Corporation Reliable via contact interconnect structure
JP5162869B2 (ja) * 2006-09-20 2013-03-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2009026989A (ja) * 2007-07-20 2009-02-05 Toshiba Corp 半導体装置及び半導体装置の製造方法
KR101406276B1 (ko) * 2007-11-29 2014-06-27 삼성전자주식회사 반도체 장치의 금속 배선 및 그 형성 방법
US8288276B2 (en) * 2008-12-30 2012-10-16 International Business Machines Corporation Method of forming an interconnect structure including a metallic interfacial layer located at a bottom via portion
US20100314765A1 (en) * 2009-06-16 2010-12-16 Liang Wen-Ping Interconnection structure of semiconductor integrated circuit and method for making the same
JP5857615B2 (ja) * 2011-10-17 2016-02-10 富士通株式会社 電子装置およびその製造方法
US8587131B1 (en) * 2012-06-07 2013-11-19 Nanya Technology Corp. Through-silicon via and fabrication method thereof
US8754508B2 (en) * 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
CN102818516B (zh) * 2012-08-30 2015-03-11 无锡永阳电子科技有限公司 耐高温硅应变计传感器芯片及其制作方法
KR102057067B1 (ko) * 2013-01-29 2019-12-18 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
JP6569901B2 (ja) * 2015-08-28 2019-09-04 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
CN106123392A (zh) * 2016-06-21 2016-11-16 上海工程技术大学 一种电卡制冷系统
US20210123139A1 (en) * 2019-10-29 2021-04-29 Applied Materials, Inc. Method and apparatus for low resistance contact interconnection

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4720908A (en) * 1984-07-11 1988-01-26 Texas Instruments Incorporated Process for making contacts and interconnects for holes having vertical sidewalls
JP2533414B2 (ja) * 1991-04-09 1996-09-11 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
JPH07135188A (ja) * 1993-11-11 1995-05-23 Toshiba Corp 半導体装置の製造方法
US5891804A (en) * 1996-04-18 1999-04-06 Texas Instruments Incorporated Process for conductors with selective deposition
JPH11135506A (ja) 1997-10-31 1999-05-21 Nec Corp 半導体装置の製造方法
US6174810B1 (en) * 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
US6362526B1 (en) * 1998-10-08 2002-03-26 Advanced Micro Devices, Inc. Alloy barrier layers for semiconductors
JP2000150647A (ja) * 1998-11-11 2000-05-30 Sony Corp 配線構造およびその製造方法
JP2000332106A (ja) 1999-05-19 2000-11-30 Sony Corp 半導体装置およびその製造方法
KR100301057B1 (ko) 1999-07-07 2001-11-01 윤종용 구리 배선층을 갖는 반도체 소자 및 그 제조방법
US6326301B1 (en) * 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
US6130157A (en) * 1999-07-16 2000-10-10 Taiwan Semiconductor Manufacturing Company Method to form an encapsulation layer over copper interconnects
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法
US6376377B1 (en) * 2000-04-03 2002-04-23 Taiwan Semiconductor Manufacturing Company Post chemical mechanical polish (CMP) planarizing substrate cleaning method employing enhanced substrate hydrophilicity
JP2002190517A (ja) * 2000-12-20 2002-07-05 Toshiba Corp 半導体装置及びその製造方法
JP4211910B2 (ja) * 2001-03-16 2009-01-21 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

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