KR20030019073A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

고속 동작에 중요한 요소인, Cu 배선이 낮은 저항치를 갖는다는 이점을 손상시키지 않고, 또한 일렉트로 마이그레이션을 억제할 수 있는 다층 배선 구조를 제공한다.
SiO2막(37)을 통해 상하로 설치되는 Cu 배선(35, 43)과, Cu 배선(35, 43) 사이를 접속하는 비아 플러그(41)를 구비한다. 비아 플러그(41)는 그 막 두께의 일부를 형성하는 적어도 1층의 W층(47)을 갖는다. W층(47)은 Cu 배선(35, 43)에 배리어 메탈층(39)을 통해 접하도록 적층되어 있고, 특히 10㎚ 이상, 100㎚ 이하의 막 두께로 형성되는 것이 바람직하다. 본 디바이스 구조에 의해, Cu 배선 저항을 필요 이상으로 상승시키지 않고, Cu의 일렉트로 마이그레이션 내성을 올리는 것이 가능해진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
ULSI(Ultra Large Scale Integration) 기술의 급속한 발전에 따라, 디바이스 배선의 치수 룰의 미세화가 진행되고 있다. 이 미세화에 따라 집적해야 할 소자 수가 증가하고 그 증가에 따라 배선이 복잡화한다. 이 문제에 대처하기 위해, 다층 배선이 주목받고 있다.
또한, 다층 배선에서는, 배선의 복잡화에 의한 배선간의 지연이 우려되어, 특히 논리 LSI 배선 등에서는, 저항치가 낮은 구리(Cu)를 이용한 Cu 배선이 주목받고 있다.
도 1은 종래의 반도체 장치의 배선 구조를 설명하는 도면이다.
도 1을 참조하여, 반도체 기판(10) 상에는, 그 기판 상에 형성된 소자(도시하지 않음)를 덮는 층간막으로서의 산화 실리콘(SiO2)막(11)이 형성되어 있다. SiO2막(11) 상에는 질화 탄탈, 탄탈 등의 배리어 메탈층(13)을 통해, 하층 배선이 되는 Cu 배선(15)이 형성되어 있다.
또한, SiO2막(11) 상에는 Cu 배선(15)을 덮는 층간막으로서의 SiO2막(17)이 형성되어 있다. 이 SiO2막(17)을 관통하고 Cu 배선(15)과 접하도록, 질화 탄탈, 탄탈 등의 배리어 메탈층(19)을 통해 비아 플러그(21)가 형성되어 있다.
또한, SiO2막(17) 상에는 질화 탄탈, 탄탈 등의 배리어 메탈층(19)을 통해 상층 배선이 되는 Cu 배선(23)이 비아 플러그(21)와 연속하여 형성되고 있다. 또한, SiO2막(17) 상에는 배리어 메탈층(19)에 접하여 SiO2막(25)이 형성되어 있다.
예를 들면, Cu 배선(23)으로부터 비아 플러그(21)를 통해 Cu 배선(15)을 향하여 전류가 흐르는 경우, Cu 배선(15)으로부터 비아 플러그(21)를 통해 Cu 배선(23)을 향하여 전자가 흐른다.
이 때, 일렉트로 마이그레이션 현상에 의해, 전자의 흐름과 마찬가지로 비아 플러그(21) 내의 구리 원자는 Cu 배선(23)의 방향을 향하여 이동하려고 한다. 이에 따라, 비아 플러그(21) 내의 구리 원자가 이동한 부분에서 부족이 생겨, 비아 플러그(21)의 Cu 배선(15)측에 보이드가 발생한다.
논리 LSI 배선에 있어서, 종래의 알루미늄(Al) 배선으로서는 비아 플러그에 텅스텐(W)을 이용하였다. 이 때문에, Al의 마이그레이션을 억제할 수 있고, Al 배선의 수명 분산이 억제되어, 신뢰성을 높게할 수 있었다.
한편, 고속 처리를 고려하여, Al 배선으로부터 낮은 저항치를 갖는 Cu 배선으로 옮겨지고 있다. Cu 배선에 대해서는 이중 상감을 채용한 프로세스가 정착하고 있다. 이 프로세스에 의한 구조에서는, 배선-비아 플러그-배선이 전부 Cu에 의해 적층된다. Cu는 Al보다 원자량이 크기 때문에, 일렉트로 마이그레이션의 영향을 받기 어렵지만, 이러한 Cu 배선의 적층 구조에서도, 미세화가 진행된 반도체 구조에서는 비아 플러그에 국소적인 전류 집중이 생기기 때문에, 도 1에서 설명한 바와 같은 보이드의 발생에 의한 배선 불량을 피할 수 없다.
고속 동작을 실현하기 위한 중요한 요소인, Cu 배선이 낮은 저항치를 갖는다고 하는 이점을 손상시키지 않고, Cu의 일렉트로 마이그레이션을 억제할 수 있는 Cu배선 구조, 특히 Cu의 일렉트로 마이그레이션이 실제로 발생하는 비아 플러그의 구조에 주목한 배선 구조가 기대된다.
본 발명의 목적은 고속 동작을 유지하면서, 비아 플러그의 구조에 주목하여일렉트로 마이그레이션의 발생을 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
도 1은 종래의 반도체 장치의 배선 구조를 설명하는 도면.
도 2는 본 발명의 실시예에 따른 반도체 장치의 배선 구조를 설명하는 도면.
도 3은 본 발명의 실시예에 따른 반도체 장치에서의 고융점 금속층에 적용하는 금속 재료를 설명하는 도면.
도 4는 본 발명의 실시예에 따른 반도체 장치에서의 W층의 막 두께에 대하여 설명하는 도면.
도 5는 본 발명의 실시예에 따른 반도체 장치에서의 W층의 막 두께 범위를 설명하는 도면.
도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 제조 프로세스 흐름도.
도 7은 본 발명의 실시예에서 사용되는 W(CO)(6)의 증기압 곡선을 나타내는 도면.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 배선 구조를 설명하는 도면.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 배선 구조를 설명하는도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 17, 25, 31, 37, 45 : SiO2막
13, 19, 33, 39 : 배리어 메탈층
15, 23, 35, 43 :Cu 배선
21, 41 : 비아 플러그
42 : Cu층
38 : 비아홀
44 : Cu 시드층
47 : W층
48, 49 : SiN 층
상기 목적을 달성하기 위해서, 본 발명의 반도체 장치는 층간 절연막을 통해 상하로 형성되는 제1 및 제2 배선과, 상기 제1 배선과 상기 제2 배선을 접속하는 비아 플러그를 포함한다. 상기 비아 플러그는 그 막 두께의 일부를 형성하는 적어도 1층의 고융점 금속층을 가지며, 상기 층을 형성하는 금속은 상기 제1 및 제2 배선을 형성하는 금속의 융점보다 높은 융점을 갖는다.
여기서, 상기 비아 플러그는 1층의 고융점 금속층을 갖는 것이 바람직하고, 상기 고융점 금속층은 상기 제1 또는 제2 배선에 배리어 메탈층을 통해 접하도록 적층되어 있는 것이 바람직하다.
또한, 상기 제1 및 제2 배선, 및 상기 비아 플러그는 구리 또는 구리 합금으로 형성되고, 상기 고융점 금속층은 텅스텐에 의해 형성되는 것이 바람직하다. 또한, 상기 고융점 금속층은 10㎚ 이상, 100㎚ 이하의 막 두께로 형성되는 것이 바람직하다.
이러한 고융점 금속층은, 예를 들면 화학 기상 퇴적법을 사용하여, 적당한 퇴적 조건을 선택함으로써, 층간 절연막 표면에의 퇴적을 억제하면서 상기 비아 플러그 내에 노출되어 있는 금속 표면에 선택적으로, 마스크 공정을 사용하지 않고 자기 정합적으로 형성하는 것이 가능하다.
본 발명에 의한 반도체 장치는, 다층 배선 구조를 갖는 것으로, 이하에 나타내는 실시예에서는 고속 동작에 기여하는 배선 구조로서 주목받고 있는 Cu 배선 구조를 예로 든다. 여기서는, Cu 배선 구조에 있어서 Cu의 일렉트로 마이그레이션을 억제하기 위한 새로운 비아 플러그의 구조를 예시한다. 특히, 비아 플러그의 막 두께의 일부를 형성하는 금속의 선택 기준, 및 Cu의 일렉트로 마이그레이션을 고려한 경우의 그 금속층에 대한 제약 등이 나타난다.
본 발명에 따르면, Cu 다층 배선 구조에 있어서 전류 집중이 생기기 쉬운 비아홀 내부에, 일렉트로 마이그레이션 내성이 우수한 W 등의 고융점 금속으로 이루어지는 중간층을, 상기 비아홀의 깊이 방향의 일부에만, 일렉트로 마이그레이션에 대한 장벽으로서 유효한, 더구나 비아홀의 실질적인 저항 증대를 초래하지 못할 두께로 형성함으로써, 초미세화 고속 반도체 장치의 신뢰성을 크게 향상시킬 수 있다. 본 발명에 따르면, 이러한 고융점 금속 중간층은 자기 정합적으로 형성할 수 있기 때문에, 마스크 공정 수의 증가를 피하는 것이 가능하다.
<발명의 실시예>
이하, 본 발명의 실시예를 첨부 도면과 대응하여 상세히 설명한다.
도 2는 본 실시예에 따른 반도체 장치의 배선 구조를 개념적으로 설명하는 도면이다.
본 실시예에 따른 반도체 장치는, Cu 배선(35, 43)을 채용한 다층 배선 구조를 갖고 있다. 배선간을 접속하는 비아 플러그(41)에는 Cu 배선(43)과 연속하여 형성되는 Cu층(42) 외에 고융점 금속층으로서의 W층(47)이 설치되어 있다. 이 고융점 금속층으로서 채용되는 금속 재료는, Cu 배선 및 Cu층(42)을 형성하고 있는Cu의 융점 및 비저항에 기초하여 선택되고, 소정 범위 내의 막 두께로 형성되어 있다.
도 2를 참조하여, 본 실시예에 따른 반도체 장치의 배선 구조를 설명한다. 우선, 반도체(Si) 기판(30) 상에는, 그 기판 상에 형성된 소자(도시하지 않음)를 덮는 층간막으로서의 산화 실리콘(SiO2)막(31)이 형성되어 있다. 본 실시예에서는, SiO2막(31)은 약 400㎚의 막 두께로 형성되어 있다.
이어서, SiO2막(31) 상에는 배리어 메탈층(33)이 설치되어 있다. 이 배리어 메탈층(33)은 배선 프로세스 등에 있어서, 배선 재료로서 사용되는 Cu의 원자가 SiO2막(31) 내에 확산되는 것을 방지하기 위해서 설치되어 있다. 본 실시예에서는, 배리어 메탈층(33)은, 약 20㎚의 막 두께로 형성되어 있다.
배리어 메탈층(33) 상에는 하층 배선이 되는 Cu 배선(35)이 형성되어 있다. 본 실시예에서는, Cu 배선(35)은 약 300㎚의 막 두께로 형성되어 있다. 또한, SiO2막(31) 상에는 Cu 배선(35)을 덮는 층간막으로서 SiO2막(37)이 형성되어 있다. 본 실시예에서는, SiO2막(37)은 약 400㎚의 막 두께로 형성되어 있다.
비아 플러그(41)는 상기 SiO2막(37)을 관통하여, Cu 배선(35)과 Cu 배선(43)을 접속하도록 형성되어 있다. 상술된 바와 같이, 본 실시예에서의 비아 플러그(41)는, 고융점 금속층으로서의 W층(47)과, Cu 배선(43)과 연속하여 형성되는 Cu층(42)으로 형성되어 있다.
SiO2막(37) 상에는 배리어 메탈층(39)이 형성되어 있다. 본 실시예에서의 배리어 메탈층(39)의 역할은 두가지이다. 첫째는 배선 프로세스 등에 있어서, 배선 재료로서 사용되는 Cu 원자가 SiO2막(37, 45) 내에 확산되는 것을 방지하는 것이다. 둘째는 W층(47)과 같이 Cu의 확산을 방지하는 층을 2중으로 형성하고(2중의 Cu 확산 방지층), 일렉트로 마이그레이션에 의한 Cu 원자의 확산을 방지하는 것이다. 본 실시예에서는 배리어 메탈층(39)은 약 20㎚의 막 두께로 형성되어 있다.
배리어 메탈층(39) 상에는 상층 배선이 되는 Cu 배선(43)이 Cu층(42)과 연속하여 형성되어 있다. 본 실시예에서는 Cu 배선(43)은 약 300㎚의 막 두께로 형성되어 있다. 또한, SiO2막(37) 상에는 Cu 배선(43)을 둘러싸도록 층간막으로서 SiO2막(45)이 형성되어 있다. 본 실시예에서는, SiO2막(45)은 약 400㎚의 막 두께로 형성되어 있다.
여기서, 비아 플러그(41)의 구조에 대하여 구체적으로 설명한다. W층(47)은 비아 플러그(41)의 하부에 형성되어 있고, 그 하면은 Cu 배선(35)에 직접 접하고 있다. 한편, 그 W층(47)의 상면은 배리어 메탈층(39)을 통해, Cu층(42)과 접하고 있다. 따라서, 본 실시예에서는 비아 플러그(41)를 구성하는 W층(47)과 Cu층(42) 사이에 배리어 메탈층(39)이 형성되어 있다.
또한, SiO2막(37)을 관통하여 형성된 비아 플러그(41)의 막 두께 약 400㎚ 중, W층(47)은 약 50㎚의 막 두께로 형성되어 있다. 따라서, 이 배선 구조에서의W층(47)은 Cu 배선이 갖는 낮은 저항치를 손상하지 않도록, 매우 얇은 막 두께로 형성되어 있는 것을 알 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치는 SiO2막(37)을 통해 상하로 설치되는 Cu 배선(35, 43)과, Cu 배선(35)과 Cu 배선(43)을 접속하는 비아 플러그(41)에 의해 구성되는 배선 구조를 갖고 있다. 여기서, 비아 플러그(41)는 배선 금속인 Cu보다 높은 융점을 갖는 금속 층으로서 W층(47)을 갖고 있다.
도 2에 도시한 배선 구조에 의해, Cu 배선이 갖는 낮은 저항치를 살린 고속 동작을 유지할 수 있는 한편, Cu의 마이그레이션의 억제에도 대처할 수 있다. 그 이유를 이하에 나타낸다. 제1 관점으로서, Cu의 마이그레이션을 억제하기 위한 수단으로서의 고융점 금속층에 적용되는 재료의 선택(도 3 참조), 제2 관점으로서, 고속 동작을 고려한 그 금속층의 막 두께(도 4 참조)에 대하여 설명한다.
상기 제1 관점에 대하여 설명한다. 본 실시예에서는, 비아 플러그(41)는 Cu층(42) 외에, 고융점 금속층으로서의 텅스텐(W)층(47)을 Cu 배선(35)과 직접 접하도록 갖고 있다. W은 Cu 배선(35, 43) 및 Cu층(42)을 형성하고 있는 Cu의 융점보다 높은 융점을 갖는다.
도 3은 본 실시예에 따른 반도체 장치에서의 고융점 금속층에 적용하는 금속 재료를 설명하는 도면이다.
Cu 배선에서의 비아 플러그(41)의 일부에 형성하는 금속층에는 전류 집중이 생기는 비아 플러그(41) 내에서의 전자의 이동(구리 원자의 이동)을 억제하는 것이우선 요구된다. 따라서, 전자의 이동(구리 원자의 이동)을 억제할 수 있는 능력을 갖는 금속에 주목한다. 구체적으로는, 배선 금속인 Cu에 비하여 융점이 높은(혹은 원자 번호가 큰) 금속 재료가 선택된다. 이것은 융점이 높은 금속일수록 「그 금속 원자가 이동하기 어렵다」라는 생각에 기초한다. 한편, 이러한 금속층은 배선 금속인 Cu와 반응하여 고저항층을 형성하지 않아야 한다.
도 3을 참조하여, 여기서는, 금(Au), 은(Ag), 코발트(Cr) 등의 금속 재료에 대하여, 그 융점 및 비저항을 나타내고 있다. 본 실시예에서는, Cu의 융점(1084.5℃)에 비하여 3배 이상이 높은 융점(3387℃)을 갖는 W을 선택한다. 후술하지만, W을 사용함으로써, CVD법에 의한 자기정합에 의한 배선 프로세스가 가능해진다.
예를 들면 도 2를 참조하여, Cu 배선(43)으로부터 비아 플러그(41)를 통해서 Cu 배선(35)을 향하여 전류를 흘린 경우, W의 높은 융점, 구체적으로는 Cu와 비교한 경우의 W에서의 전자 이동의 어려움으로 인해, Cu 배선(35)으로부터 Cu 배선(43)을 향하여 흐르는 전자의 이동이 억제된다. 이에 따라, 그 전자의 이동에 따라 이동하려고 하는 비아 플러그(41) 내의 Cu 원자의 이동을 억제할 수 있다.
또한, 상술한 바와 같이, 이 Cu층(42)과 W층(47) 사이에 형성되어 있는 배리어 메탈층(39)은 W층(47)과 마찬가지로, 일렉트로 마이그레이션에 의한 Cu 확산을 방지하는 역할을 갖고 있다. 배리어 메탈층(39) 및 W층(47)으로 이루어지는 2중의 Cu 확산 방지층에 의해, 일렉트로 마이그레이션 내성이 보다 강화된다.
이어서, 상기 제2 관점에 대하여 설명한다. 본 실시예에서는 W층(47)은 비아 플러그(41)의 막 두께 전체의 일부를 약간 형성할만큼의 매우 얇은 막 두께를갖는다. 이는, Cu의 비저항(약 1.56μΩ㎝)에 비하여 W의 비저항(약 4.9μΩ㎝)이 큰 점을 고려한 것이다. 비아 플러그(41) 전체의 저항치를 가능한 한 낮게 함으로써, Cu 배선에서의 전체의 지연량을 저감할 수 있고, 나아가서는 고속 동작을 유지할 수 있다.
도 4는 본 실시예에 따른 반도체 장치에서의 W층(47)의 막 두께에 대하여 설명하는 도면이다. 이 도면은 W층(47)의 막 두께를 두껍게 함으로써, Cu 배선 전체에서의 지연량이 증대하는 개념을 간단히 예시하고 있다.
W층(47)의 막 두께는, Cu 배선(35)-비아 플러그(41)-Cu 배선(43) 사이에 전계를 인가했을 때에, 어떤 온도에서 어느 정도 Cu가 확산될 것인가로 결정된다. 따라서, Cu의 확산을 어느 정도 억제하기 위해서 형성되는 W층(47)의 막 두께는, 비아 플러그(41)(SiO2막(37))의 막 두께(약 400㎚)에 비하여, 매우 얇게 형성할 수 있다(약 50㎚).
도 4를 참조하여, W층(47)의 막 두께는 10㎚ 이상, 100㎚ 이하인 것이 바람직하다. 10㎚ 이하에서는 Cu의 확산이 커지고, 100㎚ 이상에서는 W층(47)의 저항이 크기 때문에, 비아 플러그(41)를 포함하는 Cu 배선 전체의 지연량이 커진다. 이와 같이, W층(47)의 막 두께를 적절하게 선택함으로써, 낮은 저항치를 갖는 Cu 배선의 이점을 살린 고속 동작을 유지할 수 있다. 이 W층(47)의 막 두께에 관한 제약에 대해서는 도 5에서 설명한다.
또한, 본 실시예에서는 배리어 메탈층(39)을, 배선 프로세스에서뿐만 아니라, 동작에서도 Cu의 확산 방지에 이용하는 배선 구조로 하고 있다. 이 배선 구조에 의해, 배리어 메탈층(39)을 형성하는 재료 및 막 두께 등을 고려하여 W층(47)의 막 두께를 더 얇게 형성할 수 있다.
도 5는 본 실시예에 따른 반도체 장치에서의 W층(47)의 막 두께 범위를 설명하는 도면이다. 여기서는 W층(47)의 막 두께 범위를 배선 저항의 견적 계산에 기초하여 설명한다.
우선, 비아 플러그(41)에 Cu와 함께 W을 이용한 경우의 비아 플러그(41)의 저항은, 이하의 수학식 1과 같이 나타낸다.
여기서, R1은 Cu의 저항이고, R2는 W의 저항이다. 또한, ρ1은 Cu의 비저항(2.1μΩ·㎝)이고, ρ2는 W의 비저항(10μΩ·㎝)이다(여기서는 CVD-W의 비저항을 사용한다). 또한, L1은 비아 플러그(41)의 일부를 형성하는 Cu(Cu층: 42)의 두께이고, L2는 비아 플러그(41)의 일부를 형성하는 W(W층: 47)의 두께이다. 또한, S=πd2/4이고, D는 비아 플러그의 직경이다.
예를 들면, 본 실시예와 같이, SiO2막(37)의 막 두께가 400㎚, W층(47)의 막 두께가 50㎚인 경우, 직경 0.2㎛인 비아 플러그(41)의 저항은 L1=350㎚, L2=50㎚,및 d=0.2로서, 상기 수학식 1로부터 이하의 수학식 2와 같이 구해진다.
즉, W을 사용하지 않은 경우(0.267Ω)에 비하여 비아 플러그(41)의 저항은 47% 상승한다.
도 5는 SiO2막(37)의 막 두께를 L=400㎚로 고정한 경우의 W층(47)의 막 두께와 비아 플러그(41) 전체의 저항(지연 시간)의 상승율과의 관계를 나타내고 있다.
도 5에서는, 직선(실선) A는 현실적인 레벨에서의 W-CVD에 의한 비저항( ρ2=10μΩ·㎝)인 경우를 나타내고 있고, 직선(파선) B는 기대되는 장래의 레벨에서의 W-CVD에 의한 비저항(ρ2=5μΩ·㎝)인 경우를 나타내고 있다.
본 실시예에서 규정되는 W층의 막 두께 범위는, 직선 A에 기초하는 하한과, 직선 B에 기초하는 상한에 의해 규정된다. 구체적으로는, 직선 A에 기초한, 현상에서의 W층(47)의 박막 성장 프로세스로부터의 제약과, 직선 B에 기초한, 장래의 기술 향상에 의한 요소를 포함시킨, 디바이스 설계에 관한 외부로부터의 제약에 의해 규정된다. 이들에 관하여 이하에 상세히 설명한다.
처음에, 하한에 관하여 설명한다. 박막 성장 과정에서 일반적인 메탈 성장에서는, 2차원 핵 생성으로부터 연속막으로 이행하기 위해서 10㎚ 정도가 필요하게된다. 가령 연속막이 아니면, Cu 플로우에 대한 배리어 성능이 극단적으로 열화할 우려가 있다.
이어서, 상한에 대하여 설명한다. 도 5를 참조하여, 본 실시예에서는 Cu 배선이 갖는 특징인 고속 동작을 살리기 위해서, 비아 플러그 1개당 허용할 수 있는 저항 상승율을 30%(레벨 C로 도시)로 설정하고 있다. 이 30%는 회로 설계 등의 외부로부터 요구되는 허용 조건이다.
이 경우, W의 벌크 치에서의 저항율을 고려하면 90㎚ 이하(도시하지 않음)까지 허용할 수 있고, 현상의 W-CVD에서의 저항율을 고려하면, 직선 A에 기초하여 약 30㎚ 이하까지 허용할 수 있다. 또한, 장래에는 W-CVD의 저항율을 낮게 할 수 있는 것이 기대되고, 직선 B에 기초하여 약 100㎚ 이하까지는 허용할 수 있는 것으로 생각된다.
예를 들면, 비아 플러그(41)를 W 만으로 형성하는 경우, 단 피치의 비아 플러그(W만) -Cu 배선-비아 플러그(W만)의 구조로 인하여 전체의 배선 저항이 매우 커진다. 이것은 W와 Cu와의 저항율의 차로부터 명확하고, 직선 A의 기울기를 통해서, Cu 배선을 채용하는 이점이 크게 손상되는 것이 용이하게 이해된다.
이상으로부터, W층(47)의 막 두께를 약 10㎚에서 약 100㎚의 범위로 설정함으로써, Cu 배선 저항을 필요 이상으로 상승시키지 않고, Cu의 일렉트로 마이그레이션 내성을 올리는 것이 가능해진다.
도 6은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 제조 프로세스 흐름도이다. 여기서는, 도 6의 (a) ∼ 도 6의 (d)를 이용하여, 하층 배선 및상층 배선을 갖는 2층 배선의 이중 상감에 의한 공정 플로우를 설명한다.
도 6의 (a)를 참조하여, 처음에 Si 기판(30) 상에 층간막으로서 SiO2막(31)을 형성한다. 본 실시예에서는 플라즈마 CVD법으로 약 400㎚의 막 두께로 형성한다.
이어서, 에칭 스토퍼로서의 질화 실리콘(SiN)막(48)을 형성한다. 본 실시예에서는, CVD법 혹은 스퍼터링법으로 약 30㎚의 막 두께로 형성한다.
이어서, Cu 배선(35)을 형성하기 위한 사전 준비를 행한다. 우선, 포토리소그래피 공정 및 에칭 공정에서, Cu 배선(35)이 형성되는 영역인 트렌치를 약 0.2㎛의 폭으로 개구한다. 계속해서, 레지스트 제거/세정 공정에서, SiN막(48) 상의 포토레지스트를 제거하고, 개구되어 있는 트렌치 표면을 포함한 SiN막(48) 표면의 세정을 행한다.
이어서, 상기 트렌치 표면에 PVD법으로 배리어 메탈층(33)과 Cu 시드층(도시하지 않음)을 성막한다. 본 실시예에서는 배리어 메탈층(33)의 재료에는 TaN을 이용하고, 약 20㎚의 막 두께로 형성한다. 또한, Cu 시드층은 CVD 법 또는 스퍼터링으로, 약 100㎚의 막 두께로 형성한다.
마지막으로, 도금 공정으로 Cu의 도금막을 성막하여, 트렌치의 매립을 행한다. 여기서, Cu 도금은 전해 도금법에 의해 약 300㎚의 막 두께로 형성한다. 그 후, CMP 공정에서, 제1 배선층 상에 남겨져 있는 Cu층 및 배리어 메탈층(도시하지 않음)을 제거한다.
이어서, 제2 배선층을 형성한다. 처음에, 층간 절연막으로서 SiO2막(37)을 형성한다. 이 SiO2막(37)은 비아 플러그(41)가 형성되는 층(도시하지 않음)에 대응한다. 본 실시예에서는, 플라즈마 CVD법에 의해, SiO2막(37)의 막 두께를 약 400㎚로 형성한다.
이어서, SiO2막(37) 상에, 에칭 스토퍼로서의 SiN막(49)을 형성한다. 본 실시예에서는, 상기 SiN막(49)은 CVD법 혹은 스퍼터링법으로, 약 30㎚의 막 두께로 형성한다.
이어서, SiN막(49) 상에 층간막으로서의 SiO2막(45)을 형성한다. SiO2막(45)은 Cu 배선(43)이 형성되는 제2 배선층에 대응한다. 본 실시예에서는, 플라즈마 CVD법으로, SiO2막(45)의 막 두께를 약 400㎚로 형성한다.
그 후, 포토리소그래피/에칭 공정에서, Cu 배선(35)이 노출되도록, SiO2막(37, 45) 및 SiN막(49)을 관통하여 약 0.2㎛ 폭의 비아홀(38)을 형성한다. 비아홀(38)은 비아 플러그(41)가 형성되는 영역이 위로 개구되는 공간이다. 그 후, 레지스트 제거/세정 공정에서, SiO2막(45) 상의 포토레지스트를 제거하고, 비아홀(38)의 표면을 포함시킨 SiO2막(45) 표면의 세정을 행한다.
이어서, 도 6의 (b)를 참조하여, CVD법으로 W층(47)을 성막한다. 본 실시예에서는 W층(47)의 CVD 프로세스 시에, 텅스텐·헥사카르보닐 W(CO)(6)을 원료로서이용하여, W층(47)을 50㎚의 막 두께로 형성한다.
도 7은 본 실시예에서 사용되는 W(CO)(6)의 증기압 곡선을 나타내는 도면이다. W(CO)(6)은 증기압이 비교적 높기 때문에, 원료 온도가 상온이라도 용이하게 공급이 가능하고, 기판(이 경우 Cu) 상에서의 W의 성장 속도는 공급에 좌우된다.
또한, 비아홀 내부에의 선택 성장이기 때문에, 저가스 압력 하에서의 성장이 바람직하다. 구체적으로는, 기판 온도 300℃, 가스 공급량 100sc㎝, 압력 100pa에서 행하였다. 이 때의 W의 성장 속도는, 15㎚/min이다. W의 성장은 활성점이 많은 영역에서 선택적으로 성장한다. 따라서, 이 경우, SiO2막(37, 45) 상에서는 W은 성장되지 않는다. 또, W(CO)(6)을 퇴적할 때의 Cu와 SiO2의 선택비는 무한대이다.
이와 같이, CVD법에 의한 퇴적 공정에서, W(CO)(6)은 SiO2막(45) 상에서 공급되지만, W층의 퇴적 조건을 상기한 바람직한 범위에 설정해 둠으로써, SiO2막(37) 상에의 W층의 퇴적이 억제되고, W층(47)은 비아홀(38)에서 노출되어 있는 Cu 배선(35) 상에 선택적으로 퇴적된다.
이어서, 도 6의 (c)를 참조하여, 여기서는 배리어 메탈층(39)과 Cu 시드층(44)을 성막한다. 본 실시예에서는, PVD법에 의해, 배리어 메탈층(39)을 형성하는 금속으로서 질화 탄탈(TaN)을 이용하여, 약 20㎚의 막 두께로 형성한다. 또한, Cu 시드층(44)을 약 100㎚의 막 두께로 형성한다.
이어서, 도 6의 (d)를 참조하여, 여기서는 도금 공정에서 Cu의 도금막을 성막하여, 비아홀(38) 및 그 플러그(38) 상부의 개구 영역에 그 도금막을 매립하고,구체적으로는 전해 도금법에 의해 약 300㎚의 막 두께로 형성한다.
그 후, CMP 공정에 의해, 제2 배선층(SiO2막(45))보다 위에 형성되어 있는 Cu 시드층, 배리어 메탈층 및 Cu 도금막(도시하지 않음) 등을 제거하고, 제2 배선층의 공정을 종료한다. 이에 따라, 비아 플러그(41)(Cu층(42)) 및 Cu 배선(43)이 형성된다.
이상과 같이, 본 실시예에 따른 반도체 장치의 제조 방법은 이하의 공정에 의해 실시할 수 있다. 처음에, 실리콘 기판(10) 상에 형성된 SiO2막(31) 상에 Cu 배선(35)을 형성한다. 이어서, Cu 배선(35)을 덮는 SiO2막(37)을 형성하고, 그 SiO2막(37)을 관통하여 Cu 배선(35)을 노출하는 비아홀(38)을 형성한다.
이어서, 비아홀(38)에서 노출되어 있는 Cu 배선(35)에 접하도록, Cu보다 융점이 높은 W를 이용하여 W층(47)을 형성한다. 마지막으로, 배리어 메탈층(39) 등을 통해, Cu층(42) 및 Cu 배선(43)을 형성한다.
이 제조 방법에서는, 고융점 금속층을 형성하는 금속으로서 W를 이용함으로써, CVD 공정에서 Cu 배선(35)에 대하여 선택적으로 퇴적시킬 수 있다. 이 경우, W(CO)(6)을 비교적 낮은 온도로 성막할 수 있고, 자기정합에 의해 매우 얇은 층을 형성할 수 있다.
이상, 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 디바이스 구조의 변경 및/또는 제조 프로세스에서의 설정 파라미터 등의 변경 등이 있어도 된다. 이하, 이 점에 대하여 설명한다.
처음에, 상기 실시예에서는 고속 동작을 유지하고, Cu의 마이그레이션을 억제하기 위해서, 고융점 금속층(W층(47))은, 비아 플러그(41)의 하부에 1층만 형성되어 있다. 여기서, W층(47)은 그 하면에서 Cu 배선(35)에 접하고, 그 상면에서 배리어 메탈층(39)과 접함으로써, 2중의(연속된) Cu 확산 방지층을 형성하고 있다. 본 발명은 상기 실시예에 한정되지 않고, 예를 들면 W층(47)은 비아 플러그(41)에서의 상부에 그 막 두께의 일부를 구성하도록 1층만 형성되어도 된다. 이하, 이 점에 대하여 상세히 설명한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 배선 구조를 설명하는 도면이다. 도 8에 있어서, 도 2에 도시한 구성과 동일한 구성에는 동일 부호를 붙여서 설명을 생략한다.
도 8에서, W층(47)은, 비아 플러그(41)의 상부에 1층만 형성되어 있다. 여기서, W층(47)은, 그 하면에서 Cu층(42)과 접하고, 그 상면에서 배리어 메탈층(39)을 통해 Cu 배선(43)과 접하고 있다.
또한, 도 2에 도시한 배선 구조가 Cu 배선(35)측에 2중의(연속한) Cu 확산 방지층이 형성되어 있는 데 비하여, 도 8에 도시한 배선 구조는 Cu 배선(43)측에 2중의(연속한) Cu 확산 방지층을 형성하고 있다. 또한, 이 배선 구조에서는, 비아 플러그(41)의 하부에 Cu 배선(35)과 접하는 배리어 메탈층(39)이 형성되어 있다.
이와 같이, W층(47)은 도 2에 도시한 배선 구조로는 비아 플러그(41)의 하부에 형성되고 있고, 도 8에 도시한 배선 구조로는 비아 플러그(41)의 상부에 형성되어 있다. 물론, 비아 플러그(41)의 중앙부, 즉, 배리어 메탈층(39)을 통해 Cu 배선(35) 또는 Cu 배선(43)과 직접 접하지 않은 위치에 W층(47)을 형성하는 것도 가능하다.
여기서, 도 8에 도시한 비아 플러그(41)의 프로세스에 대하여, 상술한 도 6의 (b) 및 도 6의 (c)의 설명에 대응하여 설명한다. 이 경우, 단일 상감에 의해, 하층 배선 및 상층 배선을 갖는 2층 배선을 형성한다.
처음에, 도 6의 (a)의 구조에 PVD법으로 배리어 메탈층(39)과 Cu 시드층(44)을 성막한다. 이 상태에서는 비아홀(38)의 개구부에는 배리어 메탈층(39)은 형성되어 있지 않다. 이어서, Cu 도금막을 매립하여 Cu층(42)을 형성한다. 여기서는 비아홀(38)의 개구부가 Cu층(42)의 상면보다 W층(47)의 막 두께만큼 높아지도록 볼록형으로 한다. 이어서, 볼록형으로 개구되고 있는 부분에 CVD법으로 W를 퇴적하여 W층(47)을 형성하고 비아 플러그(41)를 형성한다. 그 후, 비아 플러그(41)의 상면에 배리어 메탈층(39)을 형성하고, 제2 배선층(Cu 배선(43))의 배선 공정을 행한다.
상기 실시예에서는 고속 동작을 유지하고 Cu의 마이그레이션을 억제하기 위해서, 고융점 금속층(W층(47))은 비아 플러그(41)의 하부에 1층만 형성되어 있다. 본 발명은 상기 실시예에 한정되지 않고, 예를 들면 고속 동작에 대한 요구가 다소 적은 경우에는 비아 플러그(41)의 임의의 위치에 복수의 W층(47)을 형성하여도 좋다. 이하, 이 점에 대하여 상세히 설명한다.
도 9는 본 발명의 다른 형태에 의한 반도체 장치의 배선 구조를 설명하는 도면이다. 도 9에서 도 2에 도시한 구성과 동일한 구성에는 동일 부호를 붙여서 설명을 생략한다.
도 9에서, W층(47)은 비아 플러그(41) 내부에 2층으로 형성되어 있다. 여기서, W층(47)의 각각은 그 상면 및 하면에서 Cu층(42)과 접하고 있다. 구체적으로는, (Cu 배선(35)-) 배리어 메탈층(39) - Cu층(42) - W층(47) - Cu층(42) - W층(47) - Cu층(42) - 배리어 메탈층(39)(-Cu 배선(43))에 의한 적층 구조가 형성되어 있다.
또, 도 9에 예시하는 W층(47) 각각은 비아 플러그(41)의 상면 및 하면에 형성되어 있는 배리어 메탈층(39)에 접하지 않는다. 물론, 이들의 한쪽 또는 전부가 상부 및 하부 배리어 메탈층(39)에 접하는 배선 구조로 해도 된다.
여기서, 도 9에 도시한 비아 플러그(41)의 프로세스에 대하여, 상술한 도 6의 (b) 및 도 6의 (c), 및 도 8의 설명에 대응하여 설명한다.
처음에, 도 6의 (a)의 구조에 PVD법으로 배리어 메탈층(39)과 Cu 시드층(44)을 성막한다. 이 상태에서는 비아홀(38)의 개구부에는 배리어 메탈층(39)은 형성되어 있지 않다. 그 후, Cu 도금막을 매립하여 Cu층(42)을 형성하는 공정과 CVD법에 의해 W층(47)을 퇴적하는 공정을 교대로 반복하여 비아 플러그(41)를 형성한다. 그 후, 비아 플러그(41)의 상면에 배리어 메탈층(39)을 형성하고 제2 배선층(Cu 배선(43))의 배선 공정을 행한다.
이상으로부터, 도 8 및 도 9에 도시한 다른 형태에 의한 배선 구조를 포함해서, 본 발명의 반도체 장치에서는, 비아 플러그(41)는 그 막 두께의 일부를 형성하는 적어도 1층의 고융점 금속층(W층(47))을 갖고 있으면 된다. 고속 동작이 요구되는 경우에는, 비아 플러그(41) 내에 1층의 W층(47)을 갖고 있는 것이 바람직하다.
또한, 도 2에 도시한 배선 구조에서는 Cu 배선(35)-W층(47)-배리어 메탈층(39)-Cu층(42)에 의한 2중 Cu 확산 방지층이 형성되어 있다. 물론 W층(47)과 배리어 메탈층(39)의 적층 순서를 바꾸어, Cu 배선(35)-배리어 메탈층(39)-W층(47)-Cu층(42)에 의한 2중 Cu 확산 방지층을 형성해도 된다.
마찬가지로, 도 8에 도시한 배선 구조에서는 Cu층(42)-W층(47)-배리어 메탈층(39)-Cu 배선(43)에 의한 2중 Cu 확산 방지층이 형성되어 있다. 물론, W층(47)과 배리어 메탈층(39)의 적층 순서를 바꾸어, Cu층(42)-배리어 메탈층(39)-W층(47)-Cu 배선(43)에 의한 2중 Cu 확산 방지층을 형성해도 된다.
따라서, 본 발명의 반도체 장치에서는 W층(47)과 배리어 메탈층(39)의 한쪽이, 그 적층 순서에 상관없이 Cu 배선(35) 또는 Cu 배선(35) 중 어느 것에 접하고 있는 것이 바람직하다. 여기서는, 예를 들면 도 8에 도시한 바와 같이, 2중의 Cu 확산 방지층이 형성되어 있지 않은 측에 배리어 메탈층(39)을 갖고 있어도 된다.
한편, 본 발명에 의한 반도체 장치의 제조 프로세스는, 비아홀(38) 내에, Cu 배선(35, 43)을 형성하는 Cu의 융점보다 높은 융점을 갖는 W에 의해, 상기 비아홀(38)의 깊이보다 얇은 중간층으로서 W층(47)을 형성하는 공정을 포함하고 있다. 또한, 비아홀(38) 중에 그 W층(47)에 컨택트하도록, 또한 그 비아홀(38) 내부를 충전하도록 비아 플러그(41)를 형성하는 공정을 포함하고 있다.
마지막으로, 상기 실시예에서는 금속 배선에 Cu를 이용하여 비아 플러그(41)에서의 저항치를 보다 낮게 하여 고속 동작을 실현하는 배선 구조를 예시하고 있다. 본 발명은 상기 실시예에 한정되지 않고, 예를 들면, Al 배선을 비롯한 다른 금속 배선의 경우에 적용할 수 있다. 이 경우, 도 3에 나타낸 금속 재료의 융점 및 비저항으로부터 배선에 사용되는 금속 재료의 융점에 비하여 높은 융점을 갖는 금속 재료를 고융점 금속으로서 선택하고, 또한 그 고융점 금속층에 따라 막 두께로 형성한다.
이상, 본 발명을 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되는 것은 아니고, 특허 청구 범위에 기재된 요지 내에서 여러가지 변형·변경이 가능하다.
(부기 1) 층간 절연막을 통해 상하로 형성되는 제1 및 제2 배선과, 상기 제1 배선과 상기 제2 배선을 접속하는 비아 플러그를 포함하며,
상기 비아 플러그는 그 막 두께의 일부를 형성하는 적어도 1층의 고융점 금속층을 갖고, 상기 층을 형성하는 금속은 상기 제1 및 제2 배선을 형성하는 금속의 융점보다 높은 융점을 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 비아 플러그는 1층의 고융점 금속층을 갖는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 고융점 금속층은, 상기 제1 또는 제2 배선에 배리어 메탈층을 통해 접하도록 적층되는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4) 상기 제1 및 제2 배선, 및 상기 비아 플러그는 구리 또는 구리 합금으로 형성되고, 상기 고융점 금속층은 텅스텐으로 형성되는 부기 1 내지 3 중 하나 하나에 기재된 반도체 장치.
(부기 5) 상기 고융점 금속층은, 10㎚ 이상, 100㎚ 이하의 막 두께로 형성되는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 절연막 상에 제1 배선층을 형성하는 단계와,
상기 제1 배선층 상에 층간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 제1 배선을 노출하는 비아홀을 형성하는 단계와,
상기 비아홀 내에 상기 제1 배선층을 형성하는 금속의 융점보다 높은 융점을 갖는 금속으로, 상기 비아홀의 깊이보다 얇은 중간층을 형성하는 단계와,
상기 비아홀 중에 상기 중간층에 컨택트하도록, 또한 상기 비아홀 내를 충전하도록 비아 플러그를 형성하는 단계와,
상기 층간 절연막 상에 상기 비아 플러그에 접속하는 제2 배선층을 형성하는 단계
를 포함하는 반도체 장치의 제조 방법.
(부기 7) 상기 중간층을 형성하는 단계는, 상기 층간 절연막 표면에 상기 고융점 금속의 층이 형성되지 않도록 하는 조건으로 실행되는 자기 정합 프로세스로 이루어지는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 중간층을 형성하는 단계는, 화학 기상 성장법에 의해 실행되는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 중간층을 형성하는 단계와 상기 비아 플러그를 형성하는 단계는, 상기 중간층을 상기 비아홀에서 상기 제1 배선층에 컨택트하도록 형성하는 단계와, 상기 비아 플러그를 상기 비아홀 중에서 상기 중간층 상에 형성하는 단계로 이루어지는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 중간층을 형성하는 단계와 상기 비아 플러그를 형성하는 단계는, 상기 비아 플러그를 상기 비아홀에서 상기 제1 배선층에 컨택트하도록 형성하는 단계와, 상기 중간층을, 상기 비아홀에서 상기 비아 플러그 상에 형성하는 공정으로 이루어지는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 비아 플러그를 형성하는 단계는, 상기 고융점 금속층이 배리어 메탈층을 통해 상기 제1 배선 또는 제2 배선에 접하도록 적층하는 단계를 포함하는 부기 6∼10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 제1 및 제2 배선, 및 상기 비아 플러그는 구리 또는 구리 합금에 의해 형성되고, 상기 중간층은 텅스텐에 의해 형성되는, 부기 6∼11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
본 발명에 따르면, Cu 다층 배선 구조에 있어서 전류 집중이 생기기 쉬운 비아홀 내부에, 일렉트로 마이그레이션 내성에 우수한 W 등의 고융점 금속으로 이루어지는 중간층을, 상기 비아홀의 깊이 방향의 일부에만, 일렉트로 마이그레이션에 대한 장벽으로서 효과적이며, 더욱이 비아홀의 실질적인 저항 증대를 초래하지 못할 두께로 형성함으로써, 초미세화 고속 반도체 장치의 신뢰성을 크게 향상시킬 수 있다. 또한, 본 발명에 따르면, 이러한 고융점 금속 중간층은 자기 정합적으로 형성할 수 있기 때문에, 마스크 공정 수의 증가를 피하는 것이 가능하다.

Claims (7)

  1. 층간 절연막을 통해 상하로 형성되는 제1 및 제2 배선과,
    상기 제1 배선과 상기 제2 배선을 접속하는 비아 플러그
    를 포함하되,
    상기 비아 플러그는 그 막 두께의 일부를 형성하는 적어도 1층의 고융점 금속층을 갖고, 상기 층을 형성하는 금속은 상기 제1 및 제2 배선을 형성하는 금속의 융점보다 높은 융점을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 비아 플러그는 1층의 고융점 금속층을 갖는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 고융점 금속층은 상기 제1 또는 제2 배선에 배리어 메탈층을 통해 접하도록 적층되는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 및 제2 배선, 및 상기 비아 플러그는 구리 또는 구리 합금으로 형성되고, 상기 고융점 금속층은 텅스텐으로 형성되는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 고융점 금속층은 10㎚ 이상, 100㎚ 이하의 막 두께로 형성되는 반도체 장치.
  6. 절연막 상에 제1 배선층을 형성하는 단계와,
    상기 제1 배선층 상에 층간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 제1 배선을 노출하는 비아홀을 형성하는 단계와,
    상기 비아홀 내에 상기 제1 배선층을 형성하는 금속의 융점보다 높은 융점을 갖는 금속으로, 상기 비아홀의 깊이보다 얇은 중간층을 형성하는 단계와,
    상기 비아홀 중에 상기 중간층에 컨택트하도록 또는 상기 비아홀 내를 충전하도록 비아 플러그를 형성하는 단계와,
    상기 층간 절연막 상에 상기 비아 플러그에 접속하는 제2 배선층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 중간층을 형성하는 단계는 상기 층간 절연막 표면에 상기 고융점 금속의 층이 형성되지 않도록 하는 조건하에 실행되는 자기 정합 프로세스에 의해 실시되는 반도체 장치의 제조 방법.
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