KR20120018350A - 표면 합금화에 의한 반도체 디바이스의 금속화 시스템 내의 구리 라인들의 전자이동 성능 향상 - Google Patents

표면 합금화에 의한 반도체 디바이스의 금속화 시스템 내의 구리 라인들의 전자이동 성능 향상 Download PDF

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Abstract

복잡한 반도체 디바이스들에서, 상기 반도체 디바이스의 상부 인터페이스(top interface)에서의 구리 금속 라인들의 전자이동 성능이, 상기 인터페이스(132S)에 국부적으로 제한되는 구리 합금(132C)을 형성함으로써 향상될 수 있다. 이를 위하여, 알루미늄과 같은 적절한 합금-형성 종들이 비-마스크 증착 공정을 기반으로 제공될 수 있고 비-마스트 식각 공정에 의해 후속적으로 제거될 수 있으며, 중간 열 처리 중에 결과적인 합금의 특성이 조정될 수 있다.

Description

표면 합금화에 의한 반도체 디바이스의 금속화 시스템 내의 구리 라인들의 전자이동 성능 향상{ENHANCED ELECTROMIGRATION PERFORMANCE OF COPPER LINES IN METALLIZATION SYSTEMS OF SEMICONDUCTOR DEVICES BY SURFACE ALLOYING}
일반적으로, 본 발명은 진보된 집적 회로와 같은 마이크로구조들에 관한 것이며, 보다 자세히는, 전자이동(electromigration)에 관하여 향상된 성능을 가진 구리-기반 금속 라인들과 같은 전도성 구조들(conductive structures)의 형성에 관한 것이다.
집적 회로들과 같은 최신 마이크로구조들의 제조시, 마이크로 소자들의 피쳐 사이즈를 지속적으로 감소시키고, 그럼으로써 이 구조들의 성능을 향상시키려는 계속적인 요구가 있어왔다. 예를 들어, 최신 집적 회로들에서, 전계 효과 트랜지스터들의 채널 길이와 같은 최소 피처 사이즈들은 딥 서브-마이크론 범위에 도달하였고, 그럼으로써 속도 및/또는 전력 소모 및/또는 기능의 다양성 측면에서 이들 회로들의 성능을 향상시켜왔다. 개별 회로 소자들의 사이즈가 새로운 회로 세대마다 감소됨에 따라, 예를 들어, 트랜지스터 소자들의 스위칭 속도가 향상되고, 개별 회로 소자들을 전기적으로 연결하는 상호연결 라인들을 위한 유효 바닥 공간(floor space) 또한 감소된다. 결과적으로, 일반적으로 필요한 상호연결들의 수는 회로 소자들의 수보다 빠르게 증가하므로, 감소된 유효 바닥 공간 양 및 유닛 다이 영역당 제공된 제어 회로들의 증가된 개수에 대해 보상하기 위하여 상기 상호연결 라인들의 치수 또한 줄어든다. 따라서, 보통, 복수의 적층된 "배선(wiring)" 층들(금속화 층들(metalization layers)이라고도 칭해짐)이 제공되며, 여기서 일 금속화 층의 개별 금속 라인들은 소위 비아들에의해 위에 놓인 또는 아래에 놓인 금속화 층의 개별 금속 라인들에 연결된다. 복수의 금속화 층들의 제공에도 불구하고, 예를 들어, 최신 CPU들, GPU들, 메모리 칩들, ASIC들(주문형 IC들) 등의 엄청난 복잡도에 대응하기 위하여, 감소된 치수의 상호연결 라인들이 필요하다. 상호연결 구조의 감소된 단면적(cross-sectional area)은, 가능하게는 극도로 스케일된 트랜지스터 소자들의 정전력(static power) 소비의 증가와 결합하여, 결과적으로 금속 라인들에 상당한 전류 밀도(current densities)를 야기할 수 있고, 이는 새로운 디바이스 세대마다 증가할 수도 있다.
따라서, 0.05㎛ 및 심지어 그보다 작은 임계 치수를 가지는 트랜지스터 소자들을 포함하는 진보된 집적 회로들은, 상대적으로 많은 수의 금속화 층들의 제공에도 불구하고, 단위 면적당 현저한(significant) 수의 회로 소자들로 인하여 일반적으로 개별 상호연결 구조들에서 cm2당 몇 kA에 이르는 현저히 증가된 전류 밀도에서 동작될 수 있다. 그러나, 상호연결 구조를 증가된 전류 밀도에서 동작시키는 것은 스트레스에 의해 유발된(stress-induced) 라인 기능저하(line degradation)과 관련된 복수의 문제점들을 수반할 수 있으며, 이는 결국 집적 회로를 조속한 고장(premature failure)에 이르게할 수 있다. 이와 관련한 한가지 주요한 현상은 금속 라인들 및 비아들 내의 전류-유발(current-induced) 물질 이동(material transport)이며, 이는 "전자이동"이라고도 칭해진다. 전자 이동은 전자들의 이온 코어들로의 운동량 전달(momentum transfer)에 의해 야기되며, 결과적으로 네트 운동량(net momentum)이 전자 흐름의 방향으로 이온 코어들로 전달되게 한다. 구체적으로, 고 전류 밀도에서, 원자들의 현저한 집단 운동(significant collective motion) 또는 지향 확산(directed diffusion)이 상호연결 금속에 발생할 수 있으며, 여기서 확산 경로들의 존재는, 운동량 전달로 인한 추방된 물질의 양(displaced amount of matter)에 상당한 영향을 미칠 수 있다. 따라서, 전자이동은 금속 상호연결부 옆에 융기(hillock)가 그리고 금속 상호연결부 내에 보이드가 형성되게 하며, 그럼으로써 결과적으로 디바이스의 성능 및 신뢰성을 감소시키거나 디바이스의 완전한 고장을 야기한다. 예를 들어, 실리콘 이산화물 및/또는 실리콘 질화물 내에 임베드된 알루미늄 라인들은 종종 금속화 층들을 위한 금속으로서 사용되며, 위에서 설명된 바와 같이, 0.1㎛ 이하의 임계 치수를 가진 진보된 집적 회로들은 현저히 감소된 금속라인 단면적 및, 그에 따른 증가된 전류 밀도를 요구할 수 있고, 이는 금속화 층들의 형성에 있어서 알루미늄의 매력을 감소시킨다.
결과적으로, 알루미늄은 알루미늄에 비해 상당히 높은 전류 밀도에서 현저히 낮은 전기 저항율(electrical resistivity) 및 개선된 전자이동 저항을 가진 물질인 구리 및 구리 합금들로 대체되고 있다. 마이크로구조 및 집적 회로의 제조에 구리를 도입하는 것은, 복잡한 금속화 층들 내에서 기생 커패시턴스를 감소시키기 위하여 일반적으로 구리와 함께 사용되는 실리콘 이산화물 및 다수의 저-k 유전체 물질들에서 쉽게 확산되는 구리의 특성에 내재한 심각한 문제들을 수반한다. 그러므로, 필요한 접착을 제공하고 구리 원자들의 민감한 디바이스 영역들로의 불필요한 확산을 피하기 위하여, 일반적으로 구리-기반 상호연결 구조가 임베드되는 유전체 물질과 구리 사이에 장벽층을 제공하는 것이 필요하다. 실리콘 질화물은 구리 원자들의 확산을 효과적으로 방지하는 유전체 물질이지만, 실리콘 질화물은 적절히 높은 유전율(permittivity)을 보이고 그럼으로써 이웃하는 구리 라인들의 기생 커패시턴스를 증가시키며, 이는 용인될 수 없는(non-tolerable) 신호 전파 지연(propagation delay)를 야기할 수 있으므로, 실리콘 질화물을 층간 유전체 물질로서 선택하는 것은 별로 바람직하지 않다. 따라서, 구리에 요구되는 기계적 안정성을 주는 얇은 전도성 장벽층이 일반적으로 형성되어, 벌크 구리를 주변의 유전체 물질로부터 분리하며, 그럼으로써 유전체 물질들 내부로의 구리의 확산을 감소시키고 또한 산소, 불소 등과 같은 원치않는 종들의 확산을 감소시킨다. 또한, 전도성 장벽 층들은 또한 구리와의 고도로 안정적인 인터페이스들을 형성할 수 있으며, 그럼으로써 인터페이스(상기 인터페이스는 전류-유발 물질 확산의 관점에서 일반적으로 임계 영역(critical region)임)에서 두드러진(pronounced) 물질 확산의 가능성을 감소시킨다. 현재, 질소 및 실리콘 등과 함께, 탄탈륨, 티타늄, 텅스텐 및 이들의 화합물(compound)이 전도성 장벽층으로 선호되는 후보들이고, 여기서 상기 장벽층은, 확산 억제(diffusion suppressing) 및 접착 특성 측면의 요구사항들에 부합하기 위하여 서로 다른 조성의 두개 이상의 서브-층들을 포함할 수 있다.
구리를 알루미늄과 현저히 구별짓는 구리의 또 다른 특성은, 구리가 이방성 건식 식각 공정들(anisotropic dry etch processes)에 의해 효과적으로 패터닝되지 않을 수 있다는 사실에 부가하여, 구리가 화학 물리적 증기 증착 기법들에 의해 많은 양이 쉽게 증착되지 않는다는 것이며, 따라서 보통 다마신 또는 인레이드 기법으로 칭해지는 공정 기법을 요구한다는 것이다. 다마신 공정에서, 제1 유전체층이 형성되고, 그것은 그후, 후속적으로 구리로 충전되는 트렌치들 및/또는 비아들을 포함하도록 패터닝되며, 여기서, 앞에서 언급한 바와 같이, 구리를 충전하기 전에, 전도성 장벽층이 트렌치 및 비아들의 측벽들 위에 형성된다. 트렌치들 및 비아들 내부로의 벌크 구리 물질의 증착은 보통, 전기도금(electroplating) 및 무전해 도금(electroless plating)과 같은 습식 화학적 증착 공정들에 의해 달성되며, 그럼으로써 0.1㎛ 내지 몇 ㎛ 범위의 폭을 가진 트렌치들과 함께 0.3㎛ 또는 심지어 그 미만의 지름을 가진 종횡비 5의 비아들에 대한 신뢰가능한 충전을 필요로 한다. 구리에 대한 전기화학 증착 공정들은 전기 회로 보드 제조 분야에서 잘 확립되어 있다. 그러나, 반도체 디바이스들에서 금속 영역들의 치수들(dimensions)에 대해, 고종횡비 비아들의 보이드-프리(void-free) 충전은 극도로 복잡하고 어려운 작업이고, 여기서, 최종적으로 얻어진 구리-기반 상호연결 구조의 특징들은 공정 파라미터들, 관심 구조의 물질들 및 기하구조(geometry)에 크게 의존한다. 상호연결 구조들의 기하구조는 설계 요구조건들에 의해 실질적으로 결정되며 따라서 주어진 마이크로구조에 대해서 크게 변경되지 않을 수 있으므로, 고 수율 및 필요한 제품 신뢰성 모두를 보장하기 위하여, 상호연결 구조의 특성들에 대한 구리 마이크로구조의 물질들(전도성 및 비전도성 장벽층들과 같은 물질들) 및 그것들의 상호 작용의 영향 추정(estimation)하고 제어하는 것은 매우 중요하다. 특히, 매 새로운 디바이스 세대 또는 기술 노드에 대해 디바이스 신뢰성을 유지하기 위하여, 다양한 구성들에 대한 상호연결 구조들에서의 열화 및 고장 메커니즘(degradation and failure mechanisums)을 식별, 모니터링, 및 감소시키는 것이 중요하다.
따라서, 낮은 전체 유전율(overall permittivity)을 가진 구리-기반 라인들 및 비아들을 형성하기 위한 새로운 물질들 및 공정 기법들을 찾기 위하여, 특히 3.1 또는 그보다 적은 비유전율(relative permittivity)을 가진 저-k 유전체 물질들과 함께, 구리 상호연결들의 열화를 연구하는데에 많은 노력이 이루어져 왔다. 구리 라인들에서 전자이동의 정확한 메커니즘이 여전히 아직 완전히 이해되는 것은 아니지만, 측벽들 내부 및 위, 특히 이웃하는 물질들에 대한 인터페이스들에 위치된 보이드들이, 최종적으로 얻어지는 상호연결들의 성능 및 신뢰성에 현저한 영향을 미치는 것이 확인되었다.
조속한 디바이스 고장에 크게 기여하는 것으로 여겨지는 한가지 고장 메커니즘은, 특히 구리와 그 위에놓인 금속화층과의 사이에 형성된 인터페이스를 따라 진행되는 전자이동-유발 물질 이동(electromigration-induced material transport)이다. 예를 들어, 구리 무결성(copper integrity)을 유지하기 위하여 구리 라인 표면 위에 유전체 캡층이 형성될 수 있다. 또한, 유전체 캡층은 보통, 층간 유전체 내의 비아 개구들의 형성 중에 식각 정지층으로서 동작할 수 있다. 자주 사용되는 물질들은, 예를 들어, 실리콘 질화물 및 질소-함유 실리콘 카바이드이며, 이것들은, 복수의 저-k 유전체 물질들과 같은 일반적으로 사용된 층간유전체 물질들에 대해 적절히 높은 식각 선택비(etch selectivity)를 보여주며, 또한 층간 유전체 상으로의 구리의 확산을 저지한다. 그러나, 최근의 연구 결과들은, 구리와 유전체 캡층 사이에 형성된 인터페이스가 금속 상호연결의 동작(operation) 동안 물질 이동을 위한 주요한 확산 경로임을 나타내는 것으로 보인다.
결과적으로, 구리와 상기 구리를 신뢰성있게 한정(confining)하며 상기 구리의 무결성을 유지시켜줄 수 있는 캡층 사이의 인터페이스 특성들을 향상시키기 위한 노력으로 복수의 대안들이 개발되어왔다. 예를 들어, 구리-함유 영역의 상부에, 대응하는 금속 라인의 전체 저항을 과도하게 감소시키지 않으면서도 우수한 전자이동 성능을 보이는, 전도성 물질들을 선택적으로 제공하는 것이 제안되어 왔다. 예를 들어, 코발트/텅스텐/인(phosphorus)(CoWP)의 조성물(compound)이, 대응하는 금속 라인 내에서 전자이동 효과를 현저히 감소시킬 수 있는, 전도성 캡층들에 대한 유망한 후보로 증명되었다.
다른 예들에서, 노출된 구리 표면 위에 전도성 캡층을 형성하기 위하여 임의의 적절한 금속 물질들 또는 합금들이 사용될 수 있다. 이 금속 물질들은 일반적으로 무전해 증착과 같은 전기화학 증착 기법들을 기반으로 형성될 수 있고, 따라서 주변의 유전체 물질들의 특성들을 과도하게 변경하지 않기 위하여 대응하는 증착 공정에 대한 높은 수준의 선택비(high degree of selectivity)가 요구된다. 예를 들어, 감소된 수준의 선택비는, 노출된 구리 표면 위에 선택적으로 전도성 캡층들을 형성하기 위하여 사용되는 전해질 용액(electrolyte solution)과의 접촉으로 인하여, 누설 전류를 증가시키고 대응 금속화 레벨들의 조속한 유전체 파괴(premature dielectric breakdown)를 야기할 수 있다. 다른 경우들에는, 선행하는 캡 물질의 무전해 증착 중에 생성된 임의의 오염물들(contaminants)을 제거하기 위하여 매우 복잡한 추가의 세정 기법들이 적용되어야 할 것이며, 따라서, 이는 전체 공정 복잡도의 증가에 부가하여, 노출된 유전체 물질들의 현저한 표면 개질(surface modification)에 기여한다. 결과적으로, 이러한 기법들이 구리 라인들의 전체 전도성에 과도하게 영향을 주지 않고 높은 전자이동 저항(high electromigration resistance)을 제공하기 위한 유망한 공정 기법들을 나타낸다하더라도, 임의의 현저한 물질 개질(significant material modification)을 저 레벨에서 유지하기 위하여 추가적인 후-증착 처리와 함께 적절한 증착 공정을 제공하는 측면에서 상당한 노력이 이루어져야 한다.
다른 종래의 기법들에서, 실리콘 종들을 노출된 구리 표면에 포함시킴으로써, 노출된 구리 라인의 표면 조건(surface condition)이 변경될 수 있으며, 이는 결과적으로, 가능하게는 질소 등과 같은 다른 성분들과 함께, 구리 실리사이드 물질이 생성되게 할 수 있고, 따라서 물질 확산과 관련하여 증가된 안정성(stability)을 얻을 수 있다. 그러나, 실리콘 종들을 포함시키는 그러한 임의의 공정 기법들은, 요구되는 정도의 공정 균일성(process uniformity)을 제공하기 위하여, 복잡한 제어 기법들을 요구할 수 있고, 한편, 이와 동시에, 적절히(moderately) 순수한 구리 물질과 비교하여 구리 실리사이드의 현저하게 감소된 전도성으로 인하여, 전체 저향율(resistivity)이 증가할 수 있다.
또 다른 종래의 기법들에서, 특정 퍼센티지로 구리에 포함될 수 있는, 알루미늄과 같은 합금 종들을 사용하여, 구리 라인들의 향상된 전자이동 특성이 달성된다. 알루미늄과 같은 특정 금속 종들은 구리 라인들에서 전류-유발 물질 확산을 현저히 감소시킬 수 있다는 것이 알려져 있다. 이를 위하여, 대응하는 퍼센티지의, 예를 들어, 대응하는 열 처리에서 벌크 구리의 전기화학적 증착 후 구리 라인들 내로 "확산"될 수 있는 알루미늄과 함께, 구리 시드 물질이 적용되는 공정 기법들이 개발되어 왔다. 따라서, 이 기법에 따라, 알루미늄 종들이 예를 들어, 스퍼터 증착 등에 의하여 얇은 구리 시드층의 증착 중에 포함될 수 있으며, 따라서 이는 또한 열 처리에 따른 구리 물질의 충전 후 알루미늄 종들에 대한 도네이터(donator)로 동작할 수 있다. 이러한 식으로, 우수한 전자이동 특성이 달성될 수 있으며, 한편, 그러나, 금속 라인들에 걸쳐 알루미늄 종들이 분산(distribution)될 수 있고, 따라서 결과적으로 전도성(conductivity)이 감소된다.
추가적인 디바이스 스케일링 동안, 특히 아래에 놓인 금속화 레벨들에, 감소된 치수들이 제공되어야하고, 여기서 구리-기반 금속 라인들의 특정한 전도성의 저하는 증가된 신호 전파 지연을 야기할 수 있으며, 이는 진보된 반도체 디바이스들의 성능 요구들과 양립되지 않을 것이다. 다른 한편으로, 금속 캡층을 제공하는 것은, 전체 공정 복잡도의 현저한 증가로 인하여, 결과적으로 생산비용의 현저한 증가를 야기할 수 있다.
본 발명은 위에 표시된 문제들 중 하나 이상의 효과들을 방지하거나 적어도 감소시킬 수 있는 다양한 방법들 및 디바이스들에 관한 것이다.
하기에서는, 본 발명의 일부 양상들에 대한 기본적인 이해를 제공하기 위하여 본 발명의 간략화된 요약이 제시된다. 본 요약은 본 발명에 대한 완전한 개요는 아니다. 본 요약은 본 발명의 주요한 또는 크리티컬한 요소들을 식별하기 위하여 또는 본 발명의 범주를 경계짓기 위하여 의도된 것이다. 이것의 한가지 목적은 하기에서 논의될 보다 상세한 설명에 대한 서문으로서 몇가지 개념들을 간략화된 형태로 제공하는 것이다.
일반적으로, 본 발명은 반도체 디바이스 및 그 제조 기법들을 제공하는바, 여기에서는, 매우 효율적인 전체 제조 흐름을 제공함과 동시에, 국부적으로 제한된(locally restricted) 합금 형성을 가능하게 하기 위하여 구리-기반 금속 라인의 상부 표면(top surface)에 합금-형성 종을 국부적으로(locally) 제공함으로써, 구리-기반 금속 라인의 상부 표면에서의 물질 확산 및, 그에 따른 그것의 전자이동 특성이 향상될 수 있다. 이를 위하여, 여기에 개시된 일부 예시적인 양상들에서, 합금-형성 물질층이 구리 기반 금속 영역들의 노출된 상부 표면에 형성될 수 있으며, 후속적으로 처리되어 합금 형성 공정을 개시하고, 상기 합금 형성 공정에서, 상부 표면에서만 상호확산(interdiffusion)이 발생하며, 그럼으로써, 합금-형성 종들의 존재를 노출된 표면 영역 부근으로 국부적으로 제한한다. 결과적으로, 상부 표면은 우수한 전자이동 특성을 보일 수 있으며, 여기서 구리-기반 금속 라인에서의 전도성의 감소는 상부 표면 부근의 적절히 작은 영역으로 제한될 수 있다. 일부 예시적인 실시예들에서, 추가적인 마스킹 단계들을 요구함이 없이 합금-형성 물질층의 증착 및 그것의 제거가 달성될 수 있고, 그럼으로써 매우 효율적인 전체 제조 흐름이 달성된다.
여기에 개시된 일 예시적인 방법은, 반도체 디바이스의 금속화층의 유전체 물질 내에 형성되는 구리-함유 금속 영역의 노출 표면 상에 금속 층을 형성하는 것을 포함한다. 상기 방법은 또한 상기 노출 표면에 합금을 형성하기 위하여 열 처리를 수행하는 것 및 상기 노출 표면에 대해 선택적으로 상기 금속층의 초과 물질(excess material)을 제거하는 것을 포함한다.
여기에 개시된 다른 예시적인 실시예는 반도체 디바이스의 금속화 시스템의 형성에 관한 것이다. 본 방법은 유전체 물질 및 금속화 시스템의 구리-함유 금속영역의 표면 상에 합금-형성 금속층을 형성하는 것을 포함하며, 여기서 구리-함유 금속 영역은 유전체 물질 내에 측면으로(laterally) 임베드된다. 본 방법은 또한 구리-함유 금속 영역 위에 합금을 형성하기 위하여 합금-생성 공정을 수행하는 것을 포함한다. 추가적으로, 본 방법은 표면 및 유전체 물질로부터 합금-형성 금속층의 초과 물질을 제거하는 것을 포함한다.
여기에 개시된 일 예시적인 반도체 디바이스는 기판 위에 형성된 금속화 층 및 상기 금속화 층의 유전체 물질 내에 측면으로 임베드되는 구리-함유 금속 영역을 포함하며, 여기서 상기 구리-함유 금속 영역은 상부 표면(top surface)을 가진다. 상기 반도체 디바이스는 또한 상기 상부 표면에 구리 합금 층을 형성하며 구리-함유 금속 영역 두께의 절반 이하의 구리 함유 금속 내로 연장되는 합금 종들을 더 포함한다.
본 발명은 첨부된 도면들과 함께 하기의 설명을 참조함으로써 이해될 수 있으며, 도면들에서 유사한 도면 부호들은 유사한 구성요소들을 나타낸다.
도 1a는, 예시적인 실시예들에 따라, 금속 영역의 상부 표면에서 확산 특성을 향상시키기 전의 제조 단계에서, 구리-기반 금속 영역들을 포함하는 금속화 시스템 및 회로 소자들의 디바이스 레벨을 포함하는 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 1b는 예시적인 실시예에 따라, 합금-형성 층을 제공하기 위한 증착 공정 동안의 금속화 시스템의 일부분을 개략적으로 도시한다.
도 1c-1d는 예시적인 실시예들에 따라, 구리 및 합금-형성 종들의 상호확산을 개시하기 위한 처리 중의 단면도 및 평면도를 각각 개략적으로 도시한다.
도 1e는 예시적이 실시예들에 따라, 합금-형성 층의 초과 물질을 제거하기 위한 제거 공정 중의 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 1f는 합금 형성 후의 금속 영역들의 단면도를 개략적으로 도시한다.
도 1g-1h는 구리 시드 층 내에 합금 종들을 가지는 종래의 디바이스(도 1h)와 비교하여 여기에 개시된 원리들에 따라 형성된 디바이스에 대한 서로 다른 측면 부분들(lateral sections)에 있는 금속 영역들의 깊이에 따른 합금-형성 종들의 밀도(도 1g)를 개략적으로 도시한다.
도 1i-1h는 추가의 예시적인 실시예들에 따라, 추가의 진보된 제조 단계에서 반도체 디바이스의 단면도를 개략적으로 도시한다.
여기에 개시된 내용은 다양한 변형 및 대안적인 형태들이 가능하지만, 그것의 구체적인 실시예들이 도면에 예로서 도시되었으며 여기에서 자세히 설명될 것이다. 그러나, 구체적인 실시예들에 대한 설명은 본 발명을 개시된 특정 형태로 제한하여 의도된 것이 아니라, 그와 반대로, 첨부의 청구항들에 의해 정의된 것과 같은 발명의 범주 및 정신에 부합하는 모든 수정들, 등가들, 및 대안들을 포함하도록 의도된 것이다.
본 발명의 다양한 예시적인 실시예들이 하기에서 설명된다. 명료성을 위하여, 실제 구현의 모든 피쳐들이 본 명세서에서 설명되는 것은 아니다. 물론, 어떠한 그러한 실제 실시예의 개발에 있어서, 시스템-관련 및 비지니스-관련 제약들의 준수와 같은 개발자의 특정 목적들을 달성하기 위하여 다양한 구현별-특정 결정들이 이루어져야 한다는 것이 이해될 것이다. 또한, 그러한 개발 노력은 복잡하고 시간-소모적일 수 있으나, 그럼에도 불구하고 본 개시의 이득을 가지는 기술분야의 통상의 기술자들에게는 일상적인 작업일 것이다.
본 발명의 내용이 이제 첨부의 도면을 참조로 설명될 것이다. 다양한 구조들, 시스템들 및 디바이스들은 단지 설명의 목적으로, 그리고 본 기술분야의 통상의 기술자들에게 잘 알려져 있는 세부사항로 본 개시를 모호하게 하지 않기 위하여, 도면들에 개략적으로 도시된다. 그럼에도 불구하고, 첨부의 도면들은 본 개시의 예들을 기술하고 설명하기 위하여 포함된 것이다. 여기에서 사용되는 단어 및 표현들은 그 단어 및 표현에 대한 관련 기술분야의 통상의 기술자들의 이해와 일치하는 의미를 가지도록 해석 및 이해되어야 한다. 여기에서의 용어 및 표현의 계속된 사용은, 그 용어 및 표현에 대한 특별한 정의, 즉, 본 기술분야의 당업자들에 의해 이해되는 통상적이고 일반적인 의미와는 다른 정의를 함축하려 의도된 것이 아니다. 용어 및 표현이 특별한 의미, 즉, 당업자에 의해 이해되는 것과는 다른 의미를 가지도록 의도된 범위에서, 그러한 특별한 정의는, 본 용어 및 표현에 대한 특별한 정의를 직접적으로 명백하게 제공하는 정의적인 방식으로 명세서에서 명시적으로 설명될 것이다.
개괄적으로, 본 발명은 국부적으로 제한된 방식(locally restricted manner)으로 합금-형성 종들을 포함시키기 위하여 효율적인 공정 기법을 기반으로 국부적으로 제한된 방식으로, 즉, 상부 표면 위에 바로, 합금-형성 종들을 제공함으로써 구리-함유 금속 영역들 내의 전자이동의 문제를 해소하며, 그럼으로써 구리-함유 영역의 나머지 부분의 고 전도성을 유지하면서도 그것의 상부 표면에 우수한 전자이동 특성을 제공한다. 이를 위하여, 일부 예시적인 실시예들에 따라, 노출된 구리 표면 및 유전체 물질 상에 비-선택적인 방식으로 알루미늄 등과 같은 임의의 적절한 합금-형성 종들이 형성될 수 있으며, 이는 임의의 적절한 증착 기법을 바탕으로 달성될 수 있다. 그후, 예를 들어, 열 처리의 형태로, 합금-생성 공정이 개시되며, 여기서, 상호확산 및 그에 따른 합금-형성 종들에 의한 구리 표면의 "침투(penetration)" 정도를 조정하기 위하여 유효 온도 및 기간과 같은 공정 파라미터들이 적절하게 선택될 수 있다. 이러한 방식으로, 구리 표면 내에서 최종적으로 얻어진 합금 종들의 농도 및 구리-함유 금속 영역의 깊이 방향으로의 농도의 강하(drop)가 조정되어, 구리 합금층의 "두께"가 공정 파라미터들을 기반으로 제어될 수 있다. 이후로는, 구리-함유 금속 영역 내에 형성된 합금층의 두께가 구리-함유 금속 영역의 상부 표면에 위치된 영역으로서 이해될 것이며, 합금-형성 종들의 최대 농도는 깊이 방향을 따라 강하될 수 있으며 상기 "층"의 바닥면(bottom face)은 그 농도가 최대 농도의 1/10로 강하된 부분(section)으로 고려된다. 합금-형성 종들의 트레이스들(traces)은 또한 어느정도 더 아래에 놓이는 부분들로 확산될 수 있는 것으로 이해되어야 하며, 여기서, 일부 예시적인 실시예들에서, 금속 영역 두께의 1/2에서 또는 그 위에서의 대응 농도는 금속 영역의 상부 표면에서의 최대 농도의 크기의 2배수 미만일 수 있다. 이러한 식으로, 구리-함유 금속 영역의 주요 부분은 그것의 초기의 고 전도성을 보여줄 수 있으며, 그럼으로써 고려되는 금속화 시스템의 전체 성능을 과도하게 저하시키지 않는다.
여기에 개시된 일부 예시적인 실시예들에서, 예를 들어, 유효 온도 및/또는 열 처리 기간을 국부적으로 가변하여 국부적으로 선택적인 방식으로 공정 파라미터들을 조정함으로써 국부적으로 가변되는 합금 층 두께가 제공될 수 있고, 따라서, 합금 층의 확산 저지 효과(diffusion hindering effects) 정도를 선택적으로 조정할 가능성을 제공한다. 예를 들어, 전자이동 성능이 매우 중요한 것으로 확인된 디바이스 영역들에서는, 증가된 두께의 합금 층이 제공될 수 있고, 반면, 다른 영역들에서는 감소된 두께가 선택될 수 있으며, 따라서 고려되는 금속화 시스템의 전체 저항에 과도하게 기여하지 않는다.
국부적으로 제한된 방식으로(즉, 금속 영역의 상부 표면에 중심을 두고) 합금층을 형성한 후, 추가의 마스킹 단계들을 필요로함이 없이, 예를 들어, 습식 화학 기법들과 같은 적절한 공정에 의해 임의의 초과 물질이 제거될 수 있다.
결과적으로, 고도로 스케일된 반도체 디바이스들에 대해 구리-함유 금속 영역들의 상부 인터페이스(top interface)에서, 예를 들어, 100nm 이하와 같은 대략 200nm 이하의 폭을 가진 금속 라인들을 구비한 하부에 놓인 금속 층들에서, 우수한 전자이동 특성이 얻어질 수 있으며, 여기서, 그러나, 전체 전도성이 과도하게 감소되지 않고, 동시에 매우 효율적인 전체 제조 흐름이 적용될 수 있다.
도 1a는 기판(101)을 포함하는 반도체 디바이스(100)의 단면도를 개략적으로 도시하는바, 상기 기판(101) 위에는 금속화 시스템(120)이 형성될 수 있다. 또한, 된 실시예에서, 반도체 디바이스(100)는 디바이스 레벨(102)(즉, 트랜지스터(103), 레지스터, 커패시터 등과 같은 반도체-기반 회로 소자들이 내부 및 위에 형성될 수 있는 하나 이상의 물질층들)을 포함할 수 있다. 디바이스 레벨(102)은 실리콘-기반 물질, 또는 트랜지스터 소자들(103)에 바람직한 특성들을 제공하기 위해 요구될 수 있는 임의의 적합한 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 트랜지스터(103)는 아날로그 회로, 디지털 회로, 혼합 신호 회로등을 위한 트랜지스터를 나타낼 수 있다. 예를 들어, 트랜지스터 소자(103)는 대략 50nm 이하의 임계 치수를 가진 하나 이상의 컴포넌트들을 필요로 하는 설계 룰을 기반으로 형성될 수 있다. 예를 들어, 많은 복잡한 디지털 회로가, 일 임계 치수가 게이트 전극의 길이인 평면 구조를 가진 전계 효과 트랜지스터들를 토대로 한 것일 수 있으며, 상기 게이트 전극의 길이는 트랜지스터의 전체 성능에 실질적인 영향을 미칠 수 있다. 앞에서 설명된 바와 같이, 개별 회로 소자들(103)의 사이즈를 계속적으로 감소시킴으로써, 디바이스 레벨(102)에서 높은 패킹 밀도가 달성될 수 있으며, 그럼으로써 또한 금속화 시스템(120)에서 증가된 패킹 밀도가 요구되는바, 이는 복수의 적층 금속층들을 제공함으로써 달성될 수 있고, 편의를 위하여, 상기 금속층들 중 하나의 금속층(130)이 도 1a에 도시된다. 다른 한편으로, 각각의 개별 금속화층(130)에서, 대응하는 금속 피쳐들의 감소된 치수가 요구될 수 있고, 그럼으로써 또한 위에서 설명된 것과 같은 우수한 전자 이동 성능을 필요로 한다.
반도체 디바이스(100)는 금속화 시스템(120)과 디바이스 레벨(102) 사이의 인터페이스로 고려될 수 있는 컨택 레벨(110)을 더 포함한다. 예를 들어, 컨택 레벨(110)은 회로 소자들(103)을 패시베이션하기 위한 적절한 유전체 물질을 포함할 수 있으며, 여기서 회로 소자들(103) 및 금속화 시스템(120)에 연결하기 위하여 적절한 컨택 소자들(도시되지 않음)이 제공될 수 있다. 도 1a에 도시된 제조 단계에서, 금속화층(130)은, 가능하게는 실리콘 이산화물, 실리콘 질화물, 실리콘 카바이드 등과 같은 "종래의" 유전체 물질들과 함께, 저-k 유전체 물질, 초 저-k(ULK) 물질을 포함할 수 있다. 또한, 구리-함유 금속 영역(132)이 유전체 물질(131) 내에 형성될 수 있다. 즉, 상부 표면(132S)이 노출될 수 있는 한편, 금속 영역(132)이 물질(131)에 측면으로 임베드될 수 있다. 도시된 실시예에서, 구리-함유 금속 영역들(132)은 "코어" 물질(132B)과 함께 전도성 장벽 물질(132A)을 포함할 수 있으며, 상기 코어 물질(132B)은 향상된 전체 전도성의 측면에서 실질적으로 구리로 구성될 수 있다. 즉, 코어 물질(132B)은, 일부 예시적인 실시예들에서, 높은 전도성(conductivity)을 제공하기 위하여, 구리 종들의 농도가 대략 0.1 원자 퍼센트 이하인 구리 물질로서 제공될 수 있다. 반면, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 다른 금속 합금 등의 형태로 제공될 수 있는 전도성 장벽 물질(132A)은 코어 물질(132B)과 유전체 물질(131) 사이에 강한 인터페이스를 제공할 수 있으며, 그럼으로써 민감한 디바이스 영역들 내로 구리가 과도하게 확산되는 것을 억제해주고 또한 코어 물질(132B)의 무결성(integrity)을 유지시켜준다.
도 1a에 도시된 것과 같은 반도체 디바이스(100)는 하기의 공정 기법들에 근거하여 형성될 수 있다. 디바이스 레벨(102)의 회로 소자들(103)은 디바이스(100)의 설계 룰에 따라 잘 확립된 제조 기법들에 의해 형성될 수 있다. 그후, 디바이스(100)의 전체 구조에 따라, 후속적으로 임의의 적절한 금속-함유 물질(예를 들어, 텅스텐, 알루미늄, 구리 등)로 충전되는 컨택 개구를 수신하도록, 적절한 유전체 물질을 증착하고 이것을 패터닝함으로써 컨택 레벨(110)이 형성될 수 있다. 그후, 임의의 적절한 제조 기법에 의해 금속화 시스템(120)이 형성될 수 있다. 편이를 위하여, 대응하는 공정 시퀀스가 금속화층(130)을 참조로 기술될 수 있다. 이 경우에, 유전체 물질(131)은, 고려되는 물질 또는 물질들에 의해 요구될 수 있는 것과 같은, 화학 증기 증착(CVD), 스핀-온 기법등과 같은 적절한 증착 기법들에 의해 형성될 수 있다. 유전체 물질(131)이 두개 이상의 서로 다른 물질들을을 포함할 수 있다는 것이 이해되어야 하며, 상기 물질들 중 일부는 낮은 기생 커패시턴스를 달성하기 위하여 감소된 유전 상수를 지닌 물질들일 수 있다. 그후, 금속화 층(130)의 회로 레이아웃에 따라 요구될 수 있는 것과 같은 라인들, 컨택 개구들 등의 형태로, 적절한 개구들을 형성하기 위하여, 복잡한 리쏘그래피 기법들을 토대로 패터닝 시퀀스가 수행될 수 있다. 유전체 물질을 패터닝한 후, 즉, 금속 라인들, 비아들 등을 위한 적절한 트렌치들 및 개구들을 형성한 후, 필요하다면, 전도성 장벽 물질(132A)이, 예를 들어, 스퍼터 증착, CVD, 무전해 도금, 원자층 증착(ALD) 등과 같은 물리 증기 증착(PVD)에 의해 증착될 수 있다. 일반적으로, 전도성 장벽 물질(132A)은 구리 가둠(copper confinement), 접착, 전자이동 성능 등과 관련된 요구되는 특성들을 달성하기 위하여 두개 이상의 서로 다른 물질 조성들로 구성될 수 있다. 그후, 일부 예시적인 실시예들에서, 예를 들어, 스퍼터 증착, 무전해 증착등에 의해 구리층과 같은 시드층이 형성될 수 있으며, 여기서, 위에서 설명된 종래의 기법들과는 대조적으로, 코어 물질(132B)의 증착 중에 그리고 증착 후에 상기 코어 물질(132B)의 전체 전도성을 과도하게 감소시키지 않기 위하여 합금 형성 종들이 제외될 수 있다. 다른 예시적인 실시예들에서, 코어 물질(132B)이 무전해 증착 기법들에 의해 전도성 장벽 물질(132A) 위에 직접 증착될 수 있는 공정 기법들이 사용될 수 있다. 코어 물질(132B)의 증착 중에, 우수한 전도성을 획득하기 위하여, 요구되는 물질 조성(즉, 비-구리 종들의 정도) 또한 매우 낮은 레벨에서 유지될 수 있다. 그후, 임의의 초과 물질이, 예를 들어, 화학 기계 연마(CMP), 전기 CMP, 전기 에칭 등에 의해 제거될 수 있다. 결과적으로, 대응하는 물질 제거 공정 중에, 노출 표면(exposed surface)(132S)이 형성될 수 있다.
도 1b는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시하며, 여기서, 편이를 위하여, 금속화 시스템(120)의 일부분, 즉, 금속화층(130)만이 도시된다. 금속 영역들(132)을 위한 합금-형성 종들을 제공하기 위하여, 반도체 디바이스(100)는 물질층(133)이 금속화층(130) 위에 증착될 수 있는 증착 대기(104)에 노출될 수 있다. 도시된 실시예에서, 물질층(133)은 비선택적 방식으로 증착될 수 있으며, 그럼으로써 전도성 캡 층이 형성될 때 종래의 기법에서 빈번하게 적용되는 복잡한 선택적 증착 기법들에 비해 우수한 공정 조건들을 제공한다. 예를 들어, 증착 대기(104)는 물리적 증기 증착 기법, CVD 기법 등을 토대로 확립될 수 있다. 일 예시적인 실시예에서, 위에서 논의된 바와 같이, 알루미늄은 우수한 전자이동 특성을 보이는 구리와 합금을 형성할 수 있으므로, 물질층(133)은 알루미늄층의 형태로 제공될 수 있다. 다른 예시적인 실시예에서, 물질층(133)은, 알루미늄 종들에 부가하여, 또는 알루미늄 종들에 대안적으로, 상부 표면(132S)에서 우수한 전자이동 성능을 갖게하는 다른 금속 성분들을 포함할 수 있다. 예를 들어, 층(133)은 코발트, 텅스텐, 인 등을 포함할 수 있다. 일부 예시적인 실시에들에서, 층(133)은 대략 10nm 미만의 두께로 제공될 수 있으며, 이에 의해 증착 공정(104) 중에 그리고 나중의 제조 단계에서의 물질 제거 공정들 중에 짧은 사이클 시간을 제공한다.
도 1c는 층(133)과 코어 물질(132B) 사이에서 합금-생성 공정을 개시하기 위한 공정(105) 중의 반도체 디바이스(100)를 개략적으로 도시한다. 도시된 실시예에서, 공정(105)은, 코어 물질(132B)의 구리와 종들(133A)의 상호확산(interdiffusion)을 개시하기 위하여 열 처리로서 수행될 수 있다. 공정(105)의 공정 파라미터들은, 종들(133A)의 요구되는 침투 깊이가 달성되고 따라서 상부부 표면(132S)에서 결과적인 농도가 얻어져 요구되는 확산 특성을 제공하도록 선택될 수 있다. 열 처리의 경우에 온도 및 기간과 같은 적절한 공정 파라미터들이, 최종적으로 얻어진 농도 프로파일로부터 하나 이상의 공정 파라미터들의 의존성이 결정될 수 있는 실험들에 근거하여 쉽게 확립될 수 있다. 예를 들어, 대응하는 상호확산을 개시하기 위하여, 대략 300-500℃의 온도가 몇 분동안 적용될 수 있다. 결과적으로, 공정(105) 동안, 합금층 또는 캡층(132C)이 인터페이스(132S)에서 형성될 수 있으며, 여기서, 특성들, 즉, 깊이 방향에서의 농도 프로파일 및 최대 농도가 공정(105)의 파라미터들을 기반으로 결정될 수 있다. 물질층(133) 및 인터페이스(132S)의 요구되는 유효 온도를 제공하는 임의의 적절한 기법을 토대로 열 처리 형태의 공정(105)이 수행될 수 있다.
도 1d는 일부 예시적인 실시예들에 따른 디바이스(100)의 평면도를 개략적으로 도시하며, 여기서 공정(105) 동안의 공정 파라미터들은 결과적인 캡층(132C)(도 1c)의 특성들을 국부적으로 조정하기 위하여 국부적으로 가변될 수 있다. 도 1d에서, 라인들(132)과 유전체 물질(131)이 보여질 수 있게끔 물질층(133)(도 1c)이 투명한 것으로 가정될 수 있다. 또한, 반도체 디바이스(100)는 나중에 더 자세히 설명될 바와 같이, 예를 들어, 이웃 금속화층 등에 컨택 소자들을 제공하는 것으로 인하여 향상된 전자이동 특성이 요구될 수 있는 하나 이상의 임계 영역들(134)을 포함할 수 있다. 이 경우에, 캡층(132C)의 증가된 두께는 유리한것으로 고려될 수 있으며, 따라서 처리(105) 동안에 증가된 확산 동작을 달성하기 위하여 임계 영역(134)에서의 공정 파라미터들이 적절하게 조정될 수 있다. 도 1d에 도시된 실시예에서, 임계 영역(134) 주변에 중심을 둔 방사 스팟(105A)을 제공함으로써, 증가된 온도 조건의 온도 및/또는 기간이 국부적으로 조정될 수 있다. 방사 스팟(105A)은 적절히 설계된 스캔 시스템과 함께 레이저 빔을 토대로 제공될 수 있으며, 따라서 레이저 빔 에너지, 스캔 시스템 등을 제어함으로써 효과적인 온도 및 기간이 조정될 수 있다. 층(133) 자체의 에너지 흡수가 적절하게 낮은 공정 시간을 달성하기에 불충분한 것으로 고려될 때, 필요하다면, 추가적인 흡수층이 물질층(133) 위에 형성될 수 있음이 이해되어야 한다. 또한, 위의 측정 범위 내에 있을 수 있는 층(133)의 감소된 두께로 인하여, 열 전도성(heat conductivity)이 감소될 수 있으며, 그럼으로써 스팟(105A) 내에서 국부적으로 제한된 온도 프로파일을 가능하게 해주고, 따라서 결과적인 캡층 특성들의 로컬 해상도(local resolution)는, 스팟(105A)가 반도체 디바이스(100) 위에 형성되는 경우와 유사한 해상도로 조정이가능하다.
결과적으로, 층(133)을 기반으로 처리(105)를 행함으로써(도 1c), 예를 들어, 코어 물질(132B)의 결정도(crystallinity)를 조정하기 위하여 수행될 수 있는 열 처리의 측면에서, 금속 라인들(132)의 추가적인 공정 히스토리와 상관 없이, 합금-형성 종들의 국부적으로 제한된 확산이 달성될 수 있다. 전의 제조 단계에서의 열 처리 동안에, 위에서 기술된 것과 같은 몇몇 종래의 기법들의 경우에서와 같이, 합금 종들의 코어 물질(132B)로의 확산이 달성되지 않을 수 있으며, 그럼으로써 코어 물질(132B)의 전체 전도성을 과도하게 감소시키지 않는다.
도 1e는 식각 대기(106)에 노출된 때의 반도체 디바이스(100)를 개략적으로 도시하는바, 식각 대기(106)에 노출된 동안에 층(133)의 과도 물질, 즉, 캡 층들(132C)의 형성시 소비되지 않은 임의의 물질이 제거된다. 이를 위하여, 일부 예시적인 실시예들에서, 식각 대기(106)는 습식 화학 대기의 형태로 확립될 수 있으며, 여기서 복수의 매우 선택적인 식각 화학제들(very selective etch chemiclas)이 복수의 물질들에 대해 사용가능하다. 일 예시적인 실시예에서, 식각 대기(106)는 테트라 메틸 암모늄 하이드로옥사이드(TMAH)를 기반으로 확립될 수 있으며, 상기 TMAH는 알루미늄을 효과적으로 제거하는 한편, 구리 물질과 관련하여 고도의 선택도를 보여줄 수 있다. 유전체 물질(131)의 조성에 따라, 물질(131)에 대해, 더 또는 덜 현저한 정도(more or less pronounced degree)의 선택도가 달성될 수 있다. 그러나, 층(133)의 감소된 두께로 인하여, 식각 공정(106) 동안에 현저한 선택도가 달성되지 않는다 하더라도, 층(131)의 물질 제거 정도가 허용될 수 있다는 것이 이해되어야 한다. 결과적으로, 층(133)은 임의의 마스킹 단계 없이 효율적으로 제거될 수 있으며, 그럼으로써 매우 효율적인 전체 공정 흐름을 제공한다.
도 1f는 위에서 기술된 공정 시퀀스 후의 캡층(132c)을 지닌 반도체 디바이스(100)를 개략적으로 도시한다. 따라서, 층(132C)은 나머지 코어 물질(132B)의 전도도를 과도하게 감소시킴이 없이 요구되는 확산 특성을 제공하기 위한 위에서 정의된 측면에서의 두께를 가질 수 있다. 화살표 C, L1, L2로 표시된 것과 같은, 깊이 방향에서의 농도 프로파일(concentration profile)은 다양한 측면 방향들(lateral directions)(즉, C로 표시된 중앙 및 측면 오프셋 위치들 L1, L2)에서 결정될 수 있다.
도 1g는 깊이 방향에 따른 농도 프로파일의 전형적인 특성을 개략적으로 보여준다. 표시된 바와 같이, 수평 축은 깊이 방향을 표시하며, 여기서 점선은 금속 영역(132)의 깊이 또는 두께를 나타낸다. 수직 축은 알루미늄 종등과 같은 합금-형성 종들의 정규화된 농도(normalized concentration)를 나타내며, 여기서 최대 농도가 기준 값(reference value)으로 사용된다. 도시된 바와 같이, 곡선 C는 깊이 방향에 따른 금속 영역(132)의 중앙의 농도 프로파일을 나타낼 수 있고 깊이의 증가시 급격하게 강하(drop)되며, 따라서, 금속 영역(132)의 현저한 깊이를 따라, 실질적으로 합금 종들이 측정되지 않을 수 있다. 예를 들어, 표시된 바와 같이, 합금 층(132C)의 두께(132T)로서 최대 농도의 1/10이 고려될 수 있다. 마찬가지로, 곡선 L1과 L2로 표시된 주변 섹션들(L1, L2)에서의 농도 프로파일들은 유사한 형상을 가질 수 있는바, 이는 합금 종들의 확산이 상부 표면에 그 기원을 두며 따라서 곡선 L1 및 L2로 표시된 것과 같이, 측면 방향에서 실질적으로 균일한 농도 프로파일이 달성될 수 있기 때문이다.
도 1h는 도 1f의 금속 영역(132)과 동일한 기하구조를 가지는 구리 금속 영역을 위한 전형적인 농도 프로파일을 개략적으로 도시한다. 그러나, 여기서, 앞에서 기술한 바와 같이, 코어 물질을 증착하기 전에 합금 종들이 구리 시드 물질에 제공되어야 한다. 결과적으로, 대응하는 열 처리 중에, 예를 들어, 코어 물질의 결정도(crystallinity)를 조정하기 위하여, 측벽들 및 금속 리인의 바닥부로부터 대응하는 확산이 발생될 수 있으며, 그럼으로써 실질적으로 전체 금속 라인을 도처에 합금 형성 종들을 분포시킬 수 있으며, 따라서 결과적으로 전도성이 현저히 감소된다.
도 1i는 추가의 진보된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시하는바, 여기서 유전체 캡층(135)이 유전체 물질(131) 및 금속 영역들(132) 위에 증착될 수 있다. 캡층(132C)을 제공함으로써 달성되는 금속 영역들(132)의 우수한 확산 특성으로 인하여, 우수한 식각 특성들 및 감소된 유전율에 대하여 물질(135)이 선택될 수 있다. 따라서, 요구되는 공정 조건들 및 금속화 층(130)의 디바이스 특성들을 달성하기 위하여 공정(106) 중에 임의의 적절한 물질 또는 물질들이 증착될 수 있다.
도 1j는 일부 예시적인 실시예들에 따른 더 진보된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시한다. 도시된 바와 같이, 디바이스(100)는 중간 제조 단계에서의 추가적인 금속화층(140)을 포함할 수 있으며, 상기 중간 제조 단계에서, 임의의 적절한 타입의 유전체 물질(141)이 유전체 캡층(135) 위에 형성되고 그 내부에 개구들(141T, 141V)이 형성될 수 있으며, 상기 개구들은 금속화층(140)의 대응하는 금속 영역들을 위한 트렌치들 및 비아 개구들을 나타낼 수 있다. 도시된 바와 같이, 비아 개구들(141V)은 특정 영역들에서 금속 영역들(132)에 연결될 수 있으며, 여기서 대응하는 영역은 전체 전자이동 성능 또는 다른 컨택 관련 결함들과 관련하여 임계 영역(critical area)으로 고려될 수 있다. 따라서, 도 1d와 관련하여 앞에서 설명된 바와 같이, 일부 예시적인 실시예들에서, 금속 영역(132)은, 추가의 처리 및 금속화 시스템(120)의 동작과 관련하여 향상된 디바이스 신뢰성를 제공하기 위하여, 국부적으로 증가된 두께를 가진 캡층(132C)을 가질 수 있다. 따라서, 개구들(141V)을 형성하고, 후속적으로, 필요하다면, 시드 물질 그리고 구리 코어 물질과 함께 전도성 장벽 물질을 증착함에 따라, 캡층(132C)의 증가된 두께로 인하여, 향상된 확산 특성이 개구들(141V) 주변에서 국부적으로 달성될 수 있다. 다른 한편으로, 도 1d의 방사 스팟(105A)와 같은 대응하는 처리의 공간 해상도 성능에 따라 대응하는 전도성의 감소가 국부적으로 제한되어, 금속 영역(132)의 전체 저항이 과도하게 증가되지 않을 수 있다.
도 1j에 도시된 것과 같은 금속화 레벨(140)을 형성하는 제조 과정과 관련하여, 금속화층(130)을 참조로 앞에서 설명된 것과 같은 유사한 기준이 적용될 수 있다.
결과적으로, 본 발명은 구리 기반 금속 영역들의 상부 인터페이스에서 향상된 확산 특성이 달성될 수 있는 반도체 디바이스 및 제조 기법을 제공하며, 상기 향상된 확산특성은, 상기 인터페이스에 공간적으로 제한된 구리 합금을 형성함으로써 달성될 수 있고 따라서 금속 영역의 나머지 부분의 고 전도성이 보존될 수 있다. 합금 형성 종들의 포함은 열 처리, 또는 합금의 형성을 개시하기 위한 임의의 다른 공정에 의해 달성될 수 있으며, 비-반응 물질(non-reacted material)의 비-마스킹 제거(non-masked removal)이 이에 후속된다. 따라서, 매우 효율적인 전체 제조 시퀀스가 적용될 수 있으며, 그럼으로써 복잡한 선택적 전기화학 증착 방법들을 피할 수 있다. 일부 예시적인 양상들에서, 합금층의 두께는 효율적인 온도 및/또는 대응하는 열 처리 기간과 같은 국부적으로 가변되는 공정 파라미터들을 기반으로 국부적으로 조정될 수 있다. 따라서, 복잡한 반도체 디바이스들의 하부 금속화 레벨들에서 요구되는 것과 같은 대략 200nm 및 그보다 현저히 얇은 폭을 지닌 구리-기반 금속 라인들이, 효율적인 제조 흐름을 기반으로 제공될 수 있으며, 한편, 여전히 우수한 전자이동 성능이 보장된다.
본 발명은, 개시된 것과 다르게 그러나 본 내용의 이익을 가지는 본 기술분야의 기술자들에게 명백한 등가의 방식으로 수정 및 실행될 수 있으므로, 위에서 개시된 특정한 실시예들은 단지 예시적인 것이다. 예를 들어, 위에서 설명된 공정 단계들은 다른 순서로 수행될 수 있다. 또한, 여기에 도시된 설계 또는 구조의 세부사항들에 대해, 하기의 청구항들에 기술된것 이외의 어떠한 제한도 의도되지 않았다. 따라서, 위에 개시된 구체적인 실시예들이 변경 또는 수정될 수 있음이 명백하며, 모든 그러한 변경들은 본 발명의 범위 및 정신 내에 있는 것으로 고려된다. 따라서, 본 발명의 보호범위는 하기의 청구항들에 기술된다.

Claims (14)

  1. 반도체 디바이스의 금속화 시스템의 유전체 물질(131) 내에 형성된 구리-함유 금속 영역(132)의 노출 표면(132S) 위에 금속층(133)을 형성하는 단계와;
    상기 노출 표면(132S)에 합금(132C)을 형성하기 위하여 열 처리(105)를 행하는 단계와; 그리고
    상기 노출 표면(132S)에 선택적으로 상기 금속층(133)의 초과 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1 항에 있어서,
    상기 금속층(133)을 형성하는 단계는, 마스크를 사용하지 않고 상기 노출 표면(132S) 및 상기 유전체 물질(131) 위에 상기 금속층(133)을 증착하는 것을 포함하는 것을 특징으로 하는 방법.
  3. 제1 항에 있어서,
    상기 금속층(133)은 알루미늄을 포함하는 것을 특징으로 하는 방법.
  4. 제3 항에 있어서,
    상기 초과 물질을 제거하는 단계는 식각 대기(etch ambient)를 확립하는 것과 상기 구리-함유 금속 영역(132)의 물질에 선택적으로 그리고 상기 유전체 물질(131)에 선택적으로 상기 초과 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제4 항에 있어서,
    상기 식각 대기는 테트라메틸 암모늄 하이드로옥사이드(TMAH)를 포함하는 식각 화학제를 사용하여 확립되는 것을 특징으로 하는 방법.
  6. 제1 항에 있어서,
    상기 금속층(133)은 약 10nm 미만의 두께로 형성되는 것을 특징으로 하는 방법.
  7. 제1 항에 있어서,
    상기 열 처리(105)를 행하는 단계는,
    상기 노출 표면(132S)에서 상기 금속층(133)의 물질의 농도를 국부적으로 조정하기 위하여 상기 열 처리 동안 온도를 국부적으로 조정하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제1 항에 있어서,
    상기 금속층(133)을 형성하는 단계전에 상기 구리-함유 금속 영역(132)의 결정도(crystallinity)를 조정하기 위하여 상기 구리-함유 금속 영역(132)에 대해 제2 열 처리를 행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 반도체 디바이스로서,
    기판 위에 형성된 금속층(130)과;
    상기 금속층의 유전체 물질(131) 내에 측면으로 임베드된 구리-함유 금속 영역(132)과, 상기 구리-함유 금속 영역(132)은 상부 표면을 가지고; 그리고
    상기 상부 표면에 구리 합금층(132C)을 형성하고 상기 구리 함유 금속 영역(132)의 두께의 절반 미만으로 상기 구리-함유 금속 영역 내로 확장되는 합금 종들을 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제9 항에 있어서,
    상기 합금 종들은 알루미늄 종들을 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 제9 항에 있어서,
    상기 합금 종들의 농도는 상기 상부 표면으로부터 대략적으로 15nm의 거리에서 적어도 1/10배로 감소하는 것을 특징으로 하는 반도체 디바이스.
  12. 제11 항에 있어서,
    상기 구리-함유 금속 영역(132)은 상기 구리-함유 금속 영역(132)의 측벽들 위에 형성된 전도성 장벽 물질을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제9 항에 있어서,
    상기 구리-함유 금속 영역(132)의 폭은 대략적으로 200nm 미만인 것을 특징으로 하는 반도체 디바이스.
  14. 제9 항에 있어서,
    상기 구리 함유 층(132C) 위에 형성된 유전체 캡층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
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