CN102804373A - 藉由表面合金化以强化半导体装置之金属化系统中铜线之电子迁移表现 - Google Patents

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Abstract

在复杂的半导体装置中，铜金属线位于其顶接口之电子迁移表现，可藉由形成局布限制于该接口之一铜合金来强化。为此，一种合适的合金形成成分，例如铝，可于非屏蔽沉积处理之基础上提供，而可接着以一非屏蔽蚀刻处理移除，其中该生成合金之特性，可于中间的热处理中调整。

Description

藉由表面合金化以强化半导体装置之金属化系统中铜线之电子迁移表现
技术领域
本发明关于微结构，例如高等集成电路，特别指如铜基金属线之导电结构的形成，具有电子迁移之强化效果。
背景技术
现代微结构的制造(例如集成电路)有逐渐降低微结构尺寸的趋势，因此强化了该些结构之功能。例如，于现代集成电路，例如晶体管信道长度之尺寸微缩化，已达到次微米范围，因此藉由速度、功耗、多功能来增加该些电路之效能。随着新世代电路单独电路尺寸之缩小，因此改进了例如晶体管组件之开关速度，电性连接单独电路组件之互联线之底面积也缩小。因此，随着互连增加之速度快于电路组件，该些互联线之尺寸减少以补偿底面积之减少以及单位芯片面积电路组件之增加。因此，通常提供复数堆栈“线路”层(也称作金属化层)，其中单一金属层之个别金属线，藉由通孔连接至上覆或下覆之金属化层。尽管复数金属化层的提供，减少了互联线的尺寸，对于具有极大复杂度如现代中央处理器(CPUs)、图像处理器(GPU)、记忆芯片、特定应用集成电路(ASIC)之类是必要的。该减少之互连结构截面积，加上极小尺寸晶体管组件之静功耗之增加，造成金属线中，可能随新一代电子装置增加之可观的电流密度。
高等集成电路包含具有临界尺寸0.05um或更小之晶体管组件，因此通常单一互连结构内以至每平方公分数千安培之大电流密度操作，尽管因为单位面积具有大量电路组件，提供有大量金属化层。上升电流密度之互连结构操作，然而，会造成一些关于应力诱发之线劣化问题，导致集成电路之早期故障。此方面之一显着现象为于金属线或通孔内电流引致之材料传输，也称作“电子迁移”。电子迁移起因于电子之动量转移至离子核心，造成至离子核心之净动量转移于电子流动方向。特别在高电流密度，原子之大幅集体运动或导引扩散可能发生在互连金属内，其中扩散途径之出现对动量转移造成的物质位移量有巨大的影响。因此，电子转移可能导致内部空洞、邻于金属互连之小突块形成，因此造成该装置之效能、可靠度降低或完全故障。例如，嵌入二氧化硅及/或氮化硅之铝线常用作金属化层之金属，其中，如上所述，高等集成电路具有临界尺寸0.1um或更小，需要大幅减少该金属线之截面积，因此，增加电流密度会使得铝较不使用于金属化层。
因此，铝被铜或铜合金取代，铜具有远低于铝的电阻、相对于铝也增加了对高电流密度时电子迁移之抵抗。将铜材质引入微结构与集成电路之制造，带来一些因铜本身性质所衍生之问题如二氧化硅以及复数低介电常数之介电材料，通常与铜合并使用以减少复合金属化层内的寄生电容。为提供必须的附着以避免不需要之铜原子扩散至敏感装置区。即因此通常需要提供一位障层，介于该铜与该介电材料之间，供铜基互连结构嵌入。虽然氮化硅是一种有效防止该铜原子扩散之介电材料，较不倾向选择氮化硅作为夹层之介电材料，因为氮化硅具有适度高的介电常数，因此增加相邻铜线的寄生电容，造成无法接受的信号传输延迟。因此，赋予该铜所需的机械安定性之一薄导电位障层，形成以分离铜突块与周围之介电材料，因此减少进入该介电材料之铜扩散以及减少不需要之物种如氧、氟之类进入该铜。此外，该导电位障层可以铜形成高稳定度接口，因此降低接口上明显之材料扩散之发生机率，为电流导致材料扩散之临界区。现行钽、钛、钨以及与氮、硅之类的化合物，较常选用为导电位障层之材料，其中该位障层可包含不同组成之二或多个子层，以满足抑制扩散与附着性质之需求。
另一种铜之性质，与铝有极大区别，在于铜不能藉由化学或物理蒸气沉积之技术大量预沉积，加上铜无法藉由非等向性干蚀刻处理有效图案化，因此需要称为“嵌金”或“嵌花”之技术作为处理手法。于嵌金处理，首先形成一介电层，将其图案化以包含凹沟及/或通孔，依序以铜填入之。其中如前述，在填入铜之前，一导电位障层形成于该沟与通孔之边壁上。于该沟与通孔之铜突块沉积以例如电镀或无电镀之湿化学沉积处理生成，因此通孔需要长宽比5以上、直径0.3um以下以及该沟之宽度为0.1um到数um之可靠填充物。铜之电化学沉积处理在电子电路板制造为既有技术。然而，半导体内之金属区之尺寸，该高长宽比之无空隙填补，为极复杂、具挑战性之工作，其中最后形成之铜基互连结构，其特性与处理参数高度相关，例如材料与结构的几何形状。因为该互连结构之几何形状，几乎取决于设计需求，因此，不会大幅更改已知之微结构，评估、控制材料的选取造成的影响便显得很重要，例如铜微结构之导电位障层以及不导电位障层，及其互连结构特性之交互作用，确保高产量、高品质。特别是，辨识、监控以及减少不同组态之互连结构劣化、失能，以保持各新世代装置之可靠度。
因此，已有许多关于铜质互连劣化的研究，特别是与介电常数3.1以下之低介电常数之介电材料之结合，以找寻具低整体介电常数铜基线、通孔之新材料形成与处理方法。虽然铜线中电子迁移之实际机制还不甚明朗，发现位于侧壁上的、特别是位于邻接材料接口之空洞，对最后达成之效能以及互连结构之可靠度，具有重大之影响。
一种失效机制，电子迁移引致材料传输，据信造成早期装置失效，特别是沿着介于该铜与其上覆之金属化层间形成之接口。例如，一介电盖层可形成于该铜线表面，以维持铜的整体性。此外，该介电盖层常可作为形成介电夹层通孔时的蚀刻停止层。常用的材料为，例如，氮化硅与含氮之碳化硅，在通常使用之介电夹层材料，例如低介电常数之介电材料中，展现适度高之蚀刻选择性，也抑制铜对于该夹层介电之扩散。近来研究显示，虽然形成于该铜与该介电盖层间之接口，为该金属互连作用时，材料传输之主要扩散信道。
因此，为加强该铜与具有能容纳该铜、维持其整体性之该盖层间的接口特性，有许多替代品被开发出来。例如，已有提出选择性供给导电材料于该含铜区之顶，显示出优越的电子迁移特性而不过份减少其对应金属线之整体电阻。例如，一种钴/钨/磷(CoWP)之化合物，已证实为该导电盖层之潜力材料，可大幅降低对应金属线之电子迁移效应。
在其它例中，其它合适之金属材料或合金，可用于形成一导电盖层于该显露铜表面。该些金属材料通常以电化学沉积方式形成，例如无电沉积，因此需要对于对应之沉积处理具有高选择性，以免过分修改周围介电材料之特性。例如，若选择性降低，可能因为与用来形成该显露铜表面上该导电盖层之电解液之接触，造成漏电流之增加以及对应金属化层之早期介电崩溃。在另一例，可能需要使用高复杂度附加清洁处理，以移除前述盖材料之无电沉积时形成的污染物，因此也导致整体处理的复杂以及该显露介电材料之大幅表面修改。
因此，虽然上述方法可能是提供高电子迁移防护，而不过度影响该些铜线之整体导电度，有前景的处理技术，但还需要作很多的研究，以提供合适沉积处理以及附带之沉积后处理，以维持较低之材料修改。
在其它传统方法，该显露铜线之表面条件，可以藉由将硅加入该显露铜表面来修改，可能造成硅化铜材料甚或附带其它化合物的生成。然而，任何上述之合并硅之处理技术，可能需要复杂的控制策略，以提供所需之处理均匀度，同时整体阻值会因为该硅化铜之导电度，相对于纯铜材料之大幅减少而增加。
在其它传统方法，铜线之强化电子迁移之特性，藉由如铝之类的合金以某种百分比加入该铜来达成。已知特定金属种类如铝，可大幅降低铜线内电流引致材料扩散。为此，有发展出使用对应百分比之铜种材料之处理策略，例如，在对应热处理中该铜凸块之电化学沉积后，铝可以“扩散”至该些铜线。因此，根据本方法，该铝成分可于薄铜种层沉积时加入，例如，已溅镀沉积之类的方法，也可因此作为在热处理时该铜材料之填入后，该铝成分之供给者。如此，可达成较佳之电子迁移特性，同时该铝成分可遍布于金属线以及因此达到较低之导电度。
在该装置之尺寸量度，须提供较小尺寸，特别是在较低处之金属化层，其中铜基金属线之特定导电度之减少，造成信号传输延迟之增加，无法达到高等半导体装置之需求特性。另外，提供一金属盖层，大幅增加整体处理之复杂度，导致生产成本之大幅增加。
本发明关于各种方法与装置，可避免、或至少减少上述发现的一或多种问题的效应。
发明内容
接下来呈现本发明的简单发明内容，以提供本发明的一些态样的基本了解。此发明内容并非本发明的全部概观，亦不打算视为本发明的关键或重要组件、或作为本发明的范围。其唯一的目的仅在于以简单的形式呈现一些态样，以作为接下来所揭露的更详细描述的序曲。
一般而言，本发明提供半导体装置及制造技术，其中，藉由在含铜金属线的顶表面上提供合金形成成分以形成局部限制的合金，来强化该顶表面的材料扩散及其电子迁移行为，但于此同时却仍能提供非常有效的整体制造流程。为了这个目的，在本文所揭露的一些例示态样中，合金形成材料层可形成在含铜金属区的暴露顶表面上，并可接着予以处理，以初始化合金形成制程，在该合金形成制程中，中间扩散可因此只在该顶表面发生，从而将该合金形成成分的出现局部地限制在该暴露表面区的附近。因此，该顶表面可展现优良的电子迁移行为，其中，该含铜金属线的导电性的降低可限制在该顶表面的附近处的中等小区域。在一些例示实施例中，不需要额外的掩膜步骤，便可完成该合金形成材料层的沉积及移除，从而达成非常有效的整体制造流程。
本文所揭露的一个例示方法包含形成一金属层于一含铜金属区之一显露表面上，该含铜金属区形成于一半导体装置之一金属化系统之一介电材料中。该方法复包含实行热处理，以形成一合金于该显露表面，以及移除该金属层之多余材料选择性至该显露表面。
本文所揭露的另一个例示方法是关于形成半导体装置的金属化系统，该方法包含在该金属化系统的介电材料和含铜金属区的表面上形成合金形成金属层，其中，该含铜金属区是侧向嵌入在该介电材料中。该方法复包含实施合金产生制程，以在该含铜金属区上形成合金。此外，该方法包含从该表面和该介电材料移除该合金形成金属层的多余材料。
本文所揭露的一个例示半导体装置包含一金属化层，形成于一基板上；一含铜金属区，侧向嵌入该金属化层之一介电材料中，该含铜金属层具有一顶表面。该半导体装置复包含一合金成分，形成一铜合金层于该顶表面上，并延伸至该含铜金属区内小于该含铜金属区之一半厚度。
附图说明
本发明参照附图与下列叙述以理解，相似的数字标记相似的组件，其中：
图1a绘示根据实施例之半导体装置之截面图，包含于制造阶段具电路组件之一装置层以及含有铜基金属区之一金属化系统，先于该金属区顶表面之扩散；
图1b绘示根据实施例之金属化系统，于形成一合金材料层之沉积处理；
图1c-1d绘示根据实施例之一截面图与一上视图，分别于铜与该形成合金成分之交互扩散处理；
图1e绘示根据实施例之该半导体装置之一截面图，于移除合金形成层之多余材料之处理；
图1f绘示该合金形成后，该金属区之截面图；
图1g-1h绘示在装置之不同侧部，沿该金属区之深度之该合金形成成分之浓度，与此处揭露之规则一致(图1g)以及相较传统装置，具有合金成分于该铜种层内(图1h)；以及
图1i-1j绘示根据另一实施例之该半导体装置之截面图，于更高等之制造阶段。
此处揭露之内容，易受不同之修正与替代形式影响，于此处详述之特定实施例以图例显示。需了解虽然本处叙述之实施例，不欲以特定形式限制本发明，然反之，本申请根据权利要求书，涵盖所有落在本申请精神与范畴之修改、等效以及替代。
具体实施方式
本发明之各种例示实施例如下述。为求清楚，不会叙述所有实际实行之特性于说明书内。若在实际实施例之发展，最好必须作出许多特定实施例之决定以达开发者之目标，例如遵守系统相关或商业相关之限制，因实行而异。此外，开发的过程复杂而耗时，但对本发明技术领域具有通常知识者，实行本发明不成问题。
现在主要内容会以参照图标方式叙述。不同结构、系统以及装置，为说明目的例示性绘制于图标，省略对本发明技术领域具有通常知识者已知之细节，避免模糊本发明之说明。然而，包含该附图以叙述、说明本发明之实例。此处使用之单字、词组，与对于本发明相关领域具通常知识者所了解者一致。对单字或词组没有特殊定义，即若与对于本发明相关领域具通常知识者所惯用的意思不同之定义，在此处会以一致的用法使用。若单字或词组具有特殊涵义，即与对于本发明相关领域具通常知识者所惯用的意思不同之定义，在本说明书会直接而明确的指出。
通常，本发明藉由局部供给合金形成成分，提出含铜金属区内电子迁移之问题。即在有效处理技术之基础上，直接在顶表面上局部加入该合金形成成分，同时供给顶表面较佳的电子迁移方式。为此，任何合适的合金形成成分，如铝之类，可依照实施例之非选择性方法，形成于该显露铜表面以及该介电材料上，而可在合适沉积方法之基础上达成。此后，可开始合金形成处理，例如，以热处理的形式，其中例如有效温度、期间之处理参数，可以合适地选择，以调整交互扩散之程度，因此藉由该合金形成成分“穿透”铜表面。如此，最后达成该铜表面内之合金成分，可调整而使浓度随该含铜金属区之深度而下降，该铜合金之“厚度”可以处理参数来控制。此后，形成于含铜金属层内之合金层之厚度，可视为位于该含铜金属层顶表面之厚度之区域，其中该合金形成成分之最大浓度，会沿着深度之方向下降，其中该“层”之底面视为已降至最大浓度十分之一处。该合金形成成分之痕迹，最好扩散至下覆区，其中在一些实施例，该金属区厚度之一半以上部份所对应之浓度，相较于该金属区顶表面之最大浓度小了两个数量级。以这种方式，该含铜金属区之主要部分，可显示其初始之高导电性，因此不过分劣化该金属化系统之整体效能。
此处说明之某些实施例，该合金层局部之厚度变化，可由处理参数之局部选择性之方法来调整，例如，以局部变化该有效温度及/或热处理期间，因此提供局部选择性采用扩散程度，以阻碍该合金层之效应。例如，在电子迁移表现之装置区域，辨识出该合金层之临界增加厚度，然而在其它区域却有较小厚度，因此不过分产生该金属化系统之整体阻值。
以局部限制方法形成该合金层后，即在该金属区之顶表面中心部份，移除多余材料，例如，已湿蚀刻方式之合适处理，而不需额外的屏蔽步骤。
因此，可于高度微缩化半导体装置之含铜金属层，得到较佳的电子迁移表面，例如，在具有约200nm以下宽度之金属线之下覆之金属化层，若宽度降至100nm以下，虽然整体导电度不会过份减少，但同时可使用高效率之整体制造流程。
图1a绘示半导体装置100之一截面图，包含基板101，基板101可形成一金属化系统120。此外，在本实施例，该半导体装置100可包含一装置层102，例如一或多材料层，该材料层中及上可形成半导体电路组件，例如晶体管103、电阻器、电容器之类。该装置层102可包含半导体材料，例如硅基材料，或其它需要之合适半导体材料，以提供该晶体管组件103所需之特性。该晶体管103可代表模拟电路、数字电路、综合信号电路之类的晶体管。例如，该晶体管组件103可以设计规则为基础，形成，需要一或多个具有临界尺寸不大于大约50nm之组件。例如，许多复杂的数字电路可根据具有平面结构之场效晶体管，其中一临界尺寸为闸极长度，对晶体管整体之特性有重大之影响。如前述说明，藉由不断缩小单独晶体管组件103之尺寸，可使该装置层102达到高封装密度，因此也需要增加该金属化系统120内之封装密度，可藉由提供复数堆栈金属化层来达成，为求方便，一金属化层130如图1所示。另外，在各金属化层130，需要使对应金属特性之尺寸缩小，因此也必须有较佳的电子迁移特性，如前所述。
该半导体装置100复可包含一接触层110，可视为介于该金属化系统120与该装置层102间之接口。例如，该接触层110可包含一合适之介电材料，以钝化电路组件103，其中可提供合适之接触组件(未图示)以连接该电路组件103以及该金属化层120。在图1a之制造过程，该金属化层130可包含一介电材料131，例如低介电常数介电材料、一超低介电常数(ULK)材料，或与“传统”介电材料整合，例如二氧化硅、氮化硅、碳化硅之类。此外，含铜金属区132可形成于该介电材料131内，即该金属区132可侧向嵌入该材料131，但一顶表面132S可以显露。在本实施例，该含铜金属区132可包含一导电位障材料132A连同一“核心”材料132B，主要包含加强整体导电度之铜。于一些实施例中，该核心材料132B提供作为一铜材料，其中非铜成分之浓度为0.1元子百分比以下，以达高导电度。另一方面，该导电位障材料132A，可为钽、氮化钽、钛、氮化钛或其它合金之类，提供一强健接口于该核心材料132B与该介电材料131之间，因此抑制铜对于敏感装置面积之过度扩散，也维持该核心材料132B之整体性。
该半导体装置100，如图1所示，可以下述处理技术为基础形成。该装置层102内之该电路组件103，可以与该半导体装置100之设计规则一致的完善制造技术形成。此后，该接触层110可以合适介电材料沉积形成，以及图案化该介电材料以形成接触开口，将该些接触开口依序填入合适含金属材料，例如钨、铝、铜之类，视该装置100之整体组态而异。然后，该金属化系统120可以合适制造技术形成。为求方便，一对应处理顺序，参照该金属化层130叙述。在这种情况下，该介电材料可以合适沉积技术形成，例如化学气相沉积(CVD)、旋转技术之类，视材料之需要使用。该介电材料131最好包含二或多种不同材料，其中有些材料具有较小的介电常数，以达成低寄生电容。然后，可以微影术实施一图案化顺序，以形成合适开口、线、接触开口之类，视该金属层130之布局而定。在图案化该介电材料后，即在形成该金属线、通孔之该合适沟槽与开口之类后，该导电位障材料132A，视需要可以例如物理气相沉积(PVD)、溅镀沉积、化学气相沉积(CVD)、无电镀法、原子层沉积之类的技术沉积。通常该导电位障材料132A，可包含于二或多种不同材料之化合物，以达到所需之特性，如铜之限制、附着、电子迁移之类。接着，在一些实施例，一种层，例如铜层，可以藉由例如溅镀沉积、无电镀沉积之类形成，其中，与上述传统技术不同处，一合金形成成分可以省略，以在该沉积时、沉积后，不过分减少该核心材料132B之整体导电度。在其它实施例，处理技术可以用于，以无电镀技术使该核心材料层132B直接沉积于该导电位障材料132A上。在该核心材料132B之沉积过程，所需之材料沉积，即非铜材料之尺寸，可以维持在很小的阶段，以达到较佳导电度。然后，可以移除任何多余材料，以例如化学机械抛光(CMP)、电化学机械抛光(electro CMP)、电蚀刻之类。因此，于该对应之材料移除处理时，该显露表面132S形成。
图1b绘示该半导体装置100，于较高阶之制造阶段。为求方便，仅部份该金属化系统120，即该金属化层130，绘示于图。该半导体装置100可以显露于沉积环境104，材料层133可以沉积于该沉积环境104中之该金属化层130上，以提供该金属区132一种合金形成成分。在本实施例，该材料层133可以非选择性方法沉积，因此相较于传统上形成导电盖层使用的复杂选择性沉积方法，提供较佳的处理条件。例如，
该沉积环境104可建立在物理气相沉积(PVD)、化学气相沉积(CVD)之类的基础上。在其它实施例，该材料层133可包含，附加或替代铝成分，其它可以使该顶表面132S达到较佳电子迁移特性金属化合物。例如，该层133可包含钴、钨、磷之类。在一些实施例，该层133可具有10nm以下的厚度，因此提供该沉积处理104、后续制造阶段之材料移除处理较短之周期。
图1c绘示该半导体装置100，于程序105开始该层133与该核心材料132B间之合金产生之处理。在本实施例，该程序105可以使成分133A、该核心材料132B之铜交互扩散之热处理来实行。该程序105之处理参数，可选用以使该成分133A达到所需之穿透深度，以及顶表面132S之浓度，因此提供所需之扩散特性。合适的处理参数，例如温度与该热处理的期间，可预先建置于实验基础上，一或多种处理参数决定最后得到的浓度梯度。例如，可以大约300～500℃之温度，作用一到数分钟以开始对应之交互扩散。因此，在该程序105，一合金层或盖层132C可以形成在该接口132S，其中该些特性，即最大浓度以及深度方向之浓度梯度，取决于该程序105之参数。热处理形式之该程序105，可以任何提供该材料层133以及该接口132S所需之有效温度之合适技术之基础实行。
图1d绘示根据某些实施例之该装置100之一上视图，该程序105之处理参数可以局部变化，以局部调整生成之该盖层132C之特性(图1c)。在图1d中，假设该材料层133(图1c)可以穿透，使得该些线132与该介电材料131可见。此外，该半导体装置100可包含一或多临界面积134，以加强所需之电子迁移特性，例如，该接触组件提供与邻接之金属化层之类，将于以下详述。在这种情况下，该盖层132C之厚度增加，可视为有益且该临界面积134之处理参数可以适当地调整，以达到于该程序105之扩散增加。在图1d显示之实施例，该温度及/或加温期间的条件可作局部调整，例如，提供一辐射点105A位于该临界面积134之中心。例如，该辐射点105A可以一雷射束为基础，连同适当设计之扫描系统提供，以使该有效温度及期间可以藉由控制雷射束能量、该扫描系统之类来调整。一附加之吸收层，可以视需要形成于该材料层133上，当该层之能量吸收不足以达到适当低的处理次数。此外，因为该层133之较薄厚度，在上述特定范围，该导热度会减少，因此使该辐射点105A可局部限制温度梯度，使形成之该盖层之局部分辨率特性，可以形成于该半导体装置100之该辐射点105A之相似分辨率调整。
因此，藉由实行以该层133为基础之该处理105(图1c)，可以达成一种合金形成成分之局部限制扩散，不论该些金属线132之进一步处理，例如可以实行该热处理以调整该核心材料132B之结晶。在先前制造阶段之热处理，在某些传统方法的情形下，不会发生一合金成分之扩散至该核心层132B，如上所述，因此不过分减少该核心材料132B之整体导电度。
图1e绘示该半导体装置100，于该层133之多于材料移除后，显露于一蚀刻环境106，即任何材料不会消耗在该盖层132C的形成。为此目的，在一些实施例，该蚀刻环境106考以湿蚀刻的形成建立，其中有多种选择性高之化学材料可选用。在一实施例，该蚀刻环境106可以建立在氢氧四甲基铵(TMAH)之基础上，对于铜材料显现出高度选择性，同时有效率地移除铝。因该介电材料131之组成而异，使该材料131达到较多或较少之选择性。然而，所幸该层133具有较薄厚度，可以接受该层131之移除程度，甚或在该程序106未达到较高之选择性。因此，不需任何屏蔽步骤，也可以有效率地移除该层133，因此提供一种非常有效率的整体处理流程。
图1f绘示该半导体装置100，在上述处理顺序后具有该盖层132C。因此，该层132C可具有一上述定义之厚度，以提供所需之扩散特性而不过度减少剩下之该核心材料132B之导电度。如箭头C以及虚线L1、L2指出，该深度方向之浓度梯度可取决于不同侧向，即C所指出之中央以及侧向平衡点L1、L2。
图1g绘示一种沿深度方向之该浓度梯度之典型特性。如指出，该水平轴可代表该深度方向，其中该虚线代表该区132之深度或厚度。该垂直轴代表该合金形成成分之正规化浓度，例如铝成分之类，其中该最大浓度作为参考值。如绘示，曲线C代表该金属区132中央沿深度方向之浓度梯度，随着深度的增加而骤降，以使沿着该金属区之极深处，几乎无法测量到任何合金成分。例如，如指出，该合金层132C之该厚度132T可作为最大浓度之十分之一。类似地，在L1、L2之周围部份之该浓度梯度，以曲线L1、L2表示，因该合金成份之扩散原点于顶表面而具有相似形状，使侧向可达到大致均匀之浓度梯度，如曲线L1、L2指出。
图1h绘示铜金属区之一种典型浓度梯度，具有如与图1f之该金属区132相同之几何形状，其中该合金成份可于该核心材料沉积前提供给铜种层，如上述。因此，在对应之热处理，例如调整该核心材料之结晶，该金属线之底部或侧壁可能发生一相应之扩散，因此该合金形成成分几乎遍布整条该金属线，造成导电度大幅下降。
图1i绘示该半导体装置100，于高阶制造阶段，一介电盖层135可沉积于该介电材料131与该金属区域132上。藉由提供该盖层132C，该金属层132达到较佳之扩散特性，可以选用具有较佳蚀刻特性、较低电容率之该材料135。因此，任何合适材料可以沉积于该程序106，以得到该金属化层130所需之处理条件与装置特性。
图1j绘示根据某些实施例之该半导体装置100，于高阶处理阶段。如绘示，该装置100可包含中介制造阶段之又一金属化层140，其中任何合适型态之一介电材料141，可形成于该介电盖层135之上、该些开口141T与141V之中，可代表该金属化层140对应金属区域之沟槽与开孔。如绘示，该通孔141V可连接至该金属区132之特定面积，其中该对应面积可视为对于整体电子迁移特性之一临界面积或其它接触之相关失能。因此，如前述参照图1d之说明，在某些实施例，该金属区132可具有局部增加厚度之一盖层132C，以提供对于进一步处理、该金属化系统120之装置可靠度之强化。因此，一形成该开口141V以及接着沉积一导电位障层连同种材料，视需要加入该铜核心材料，因该盖层132C之厚度增加，可于该些开口141V周围，局部达到一加强扩散特性。另一方面，局部限制一对应之导电度下降，视该对应处理之空间分辨率容量，例如图1d之辐射点105A，使该金属区132之整体电阻不过度增加。
关于图1j所示，形成该金属化层140之该制造程序，类似的原则可应用于前述之该金属化层130。
因此，本发明提供半导体装置以及制造技术，藉由形成一种空间限制于该接口之铜合金，使铜基金属区之顶表面达到扩散特性之强化，维持金属区之剩余部份之高导电度。该合金形成成分之加入，可藉由非屏蔽沉积处理连同热处理或其它起始合金形成之处理来完成，接着以非屏蔽方式移除不反应的材料。因此，使用一种非常有效率之整体制程，因此避免复杂之选择性电化学沉积方法。在某些方面，可以局部调整例如温度及/或热处理期间之处理参数，来局部调整该合金层之厚度。因此，具有约200nm厚度或远小于之铜基材料线，需要用于复杂半导体装置之下覆金属层，提供有效率之制造流程，同时确保一较佳之电子迁移特性。
该上述之特定实施例，若对本发明具有益处，可以修正或以对本发明技术领域具有相当知识者而言不同之等效方法实施。例如，该上述处理步骤可以不同顺序实行。此外，此处显示之建构或设计细节，非用以限制本发明及下述之权利要求书。因此上述揭露之该特定实施例，在不违反本发明范畴与精神之前提下，可作更改与修正。因此，专利之权利范围如权利要求书所述。

Claims (14)

1.一种方法，包含：
形成一金属层于一含铜金属区之一显露表面上，该含铜金属区形成于一半导体装置之一金属化系统之一介电材料中；
实行热处理，以形成一合金于该显露表面；以及
移除该金属层之多余材料选择性至该显露表面。
2.如权利要求1所述的方法，其中形成该金属层包含不使用屏蔽而沉积该金属层于该显露表面以及该介电材料上。
3.如权利要求1所述的方法，其中该金属层包含铝。
4.如权利要求3所述的方法，其中移除该多余材料包含建立蚀刻环境，以及移除该多余材料选择性至该含铜金属区以及选择性至该介电材料。
5.如权利要求4所述的方法，其中藉由包含氢氧四甲基铵(TMAH)之湿蚀刻化学，建立该蚀刻环境。
6.如权利要求1所述的方法，其中该金属层以不大于10nm之厚度形成。
7.如权利要求1所述的方法，其中实行该热处理包含在该热处理期间局部调整温度，以在该暴露表面局部调整该金属层的材料的浓度。
8.如权利要求1所述的方法，复包含在该含铜金属区上实行第二热处理，以于形成该金属层前，调整该含铜金属区之结晶性。
9.一半导体装置，包含：
一金属化层，形成于一基板上；
一含铜金属区，侧向嵌入该金属化层之一介电材料中，该含铜金属层具有一顶表面；以及
一合金成分，形成一铜合金层于该顶表面上，并延伸至该含铜金属区内小于该含铜金属区之一半厚度。
10.如权利要求9所述的半导体装置，其中该合金成分包含铝成分。
11.如权利要求9所述的半导体装置，其中该合金成份的浓度，自该顶表面起算大约15nm的距离至少减少至十分之一。
12.如权利要求11所述的半导体装置，其中该含铜金属区复包含一导电位障材料，形成于该含铜金属区之侧壁上。
13.如权利要求9所述的半导体装置，其中该含铜金属区之宽度约为200nm或更小。
14.如权利要求9所述的半导体装置，复包含一介电盖层，形成于该铜合金层上。
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