KR20160093513A - 수직 트랜지스터의 국소 상호연결부로서의 상부 금속 패드를 포함하는 집적 회로 구조물 및 그 제조방법 - Google Patents

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KR20160093513A
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와이-위 리엔
위-흐썬 치유
지아-츄안 유
유-슈안 후앙
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Abstract

집적 회로 구조물은 제1 수직 트랜지스터 및 제2 수직 트랜지스터를 포함한다. 제1 수직 트랜지스터는 제1 반도체 채널, 제1 반도체 채널 위의 제1 상부 소스/드레인 영역, 및 제1 상부 소스/드레인 영역과 겹치는 제1 상부 소스/드레인 패드를 포함한다. 제2 수직 트랜지스터는 제2 반도체 채널, 제2 반도체 채널 위의 제2 상부 소스/드레인 영역, 및 제2 상부 소스/드레인 영역과 겹치는 제2 상부 소스/드레인 패드를 포함한다. 국소 상호연결부는 제1 상부 소스/드레인 패드와 제2 상부 소스/드레인 패드를 상호연결시킨다. 제1 상부 소스/드레인 패드, 제2 상부 소스/드레인 패드, 및 국소 상호연결부는 연속적인 영역의 일부분이며, 제1 상부 소스/드레인 패드, 제2 상부 소스/드레인 패드, 및 국소 상호연결부 사이에 구분가능한 계면이 없다.

Description

수직 트랜지스터의 국소 상호연결부로서의 상부 금속 패드{TOP METAL PADS AS LOCAL INTERCONNECTORS OF VERTICAL TRANSISTORS}
트랜지스터는 최신의 집적 회로의 주요 구성요소이다. 점점 더 빠른 스위칭 속도의 요구사항을 충족시키기 위해, 트랜지스터의 구동 전류가 점점 더 높아질 필요가 있다. 이와 동시에, 트랜지스터의 게이트 길이가 끊임없이 축소되고 있다. 게이트 길이를 축소시키는 것은 "단채널 효과(short-channel effect)" - 이로 인해 게이트에 의한 전류 흐름의 제어가 약해짐 - 라고 알려진 바람직하지 않은 효과들을 가져온다. 단채널 효과들 중에는 DIBL(drain-induced barrier lowering) 및 문턱 전압 이하에서의 전류 기울기(sub-threshold slope)의 열화가 있으며, 이들 둘 다의 결과로서 트랜지스터의 성능이 열화된다.
다중 게이트 트랜지스터 아키텍처의 사용은 채널에 대한 게이트의 정전 제어(electrostatic control)를 개선시킴으로써 단채널 효과들을 완화시키는 데 도움을 줄 수 있다. FinFET(Fin field-effect transistor)는 이와 같이 개발되었다. 채널의 제어를 추가로 향상시키기 위해 그리고 단채널 효과들을 감소시키기 위해, VGAA(vertical gate-all-around) 구조를 가지는 트랜지스터가 또한 개발되었고, 여기서 각자의 트랜지스터는 또한 VGAA(Vertical Gate All Around) 트랜지스터라고 한다. VGAA 트랜지스터에서, 게이트 유전체 및 게이트 전극이 채널 영역을 완전히 둘러싸고 있다. 이 구성은 채널의 양호한 제어를 제공하고, 단채널 효과들이 감소된다.
VGAA 트랜지스터의 소스 영역 및 드레인 영역에의 연결은 콘택 플러그(contact plug) 및 금속 라인(metal line)을 통해 이루어진다. 콘택 플러그는 VGAA 트랜지스터의 상부 소스/드레인 영역, 바닥 소스/드레인 영역, 및 게이트에 전기적으로 연결하기 위해 형성된다. 금속 라인은 콘택 플러그들을 상호연결시키기 위해 사용된다. 이웃하는 VGAA 트랜지스터들의 상부 소스/드레인 영역들을 전기적으로 상호연결시키기 위해 국소 상호연결부가 필요할 때, 국소 상호연결부는 콘택 플러그들 및 콘택 플러그들을 상호연결시키는 금속 라인을 포함한다.
본 개시 내용의 태양들은 첨부 도면들과 함께 읽어볼 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 유의할 점은, 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려져 있지 않다는 것이다. 사실, 다양한 특징부들의 치수가 논의의 명확함을 위해 임의적으로 증가 또는 감소되어 있을 수 있다.
도 1은 일부 실시예들에 따른, 이웃하는 VGAA(Vertical Gate All Around) 트랜지스터들 및 이웃하는 VGAA 트랜지스터들을 연결시키기 위한 국소 상호연결부의 상면도.
도 2a 내지 도 7c는 일부 실시예들에 따른, VGAA 트랜지스터의 국소 상호연결부의 형성에서의 중간 스테이지들의 단면도.
도 8 내지 도 11은 일부 실시예들에 따른, VGAA 트랜지스터의 어떤 예시적인 국소 상호연결부를 나타낸 도면.
도 12는 일부 실시예들에 따른, VGAA 트랜지스터 및 국소 상호연결부의 부분들을 형성하는 공정 흐름을 나타낸 도면.
이하의 개시 내용은 본 발명의 상이한 특징들을 구현하는 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시 내용을 간략화하기 위해 구성요소들 및 배열들의 구체적인 예들이 이하에서 기술된다. 이들은, 물론, 예에 불과하고, 제한하기 위한 것이 아니다. 예를 들어, 이하의 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은 제1 특징부 및 제2 특징부가 직접 접촉하게 형성되는 실시예들을 포함할 수 있고, 또한 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 특징부와 제2 특징부 사이에 부가의 특징부들이 형성될 수 있는 실시예들을 포함할 수 있다. 그에 부가하여, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 결정하지는 않는다.
게다가, "아래에 있는", "아래쪽에", "하부", "위에 있는", "상부" 등과 같은 공간적으로 상대적인 용어들이, 도면들에 예시되어 있는 바와 같이, 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 기술하기 위해 본 명세서에서 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하기 위한 것이다. 장치가 다른 방식으로(90도 회전되어 또는 다른 배향들로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술자들이 마찬가지로 그에 따라 해석될 수 있다.
다양한 예시적인 실시예들에 따르면, VGAA(Vertical Gate All Around) 트랜지스터들의 상부 소스/드레인 영역들을 상호연결시키기 위한 국소 상호연결부 및 그를 형성하는 방법이 제공된다. 국소 상호연결부를 형성하는 중간 스테이지가 예시되어 있다. 실시예들의 변형예들이 논의되어 있다. 다양한 도면들 및 예시적인 실시예들 전체에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 가리키는 데 사용된다.
도 1은 복수의 VGAA 트랜지스터들(100, 200, 300, 및 400)의 상면도를 나타낸 것이다. 본 개시 내용의 일부 실시예들에 따르면, VGAA 트랜지스터들(100 및 300)은 n-형 수직 트랜지스터인 반면, VGAA 트랜지스터들(200 및 400)은 p-형 수직 트랜지스터이다. VGAA 트랜지스터들(100 및 200)은 상호연결되어 쌍을 형성하고, VGAA 트랜지스터들(300 및 400)은 상호연결되어 쌍을 형성한다. 어떤 예시적인 실시예들에서, 쌍(100/200) 및 쌍(300/400) 중 어느 하나 또는 둘 다가 인버터와 같은 회로에서 사용되고, 여기서 VGAA 트랜지스터들(100 및 200)의 드레인 영역들이 전기적으로 연결(단락)되어 있고, 그리고/또는 VGAA 트랜지스터들(300 및 400)의 드레인 영역들이 전기적으로 연결(단락)되어 있다.
VGAA 트랜지스터(100)는 VGAA 트랜지스터(100)의 채널 영역 그리고 가능하게는 소스 영역 및/또는 드레인 영역의 부분들을 형성할 수 있는 수직 나노와이어(vertical nanowire)(102)를 포함한다. 게이트 유전체(104)가 VGAA 트랜지스터(100)의 채널 영역을 둘러싸는 링(ring)을 형성한다. 게이트 전극(106)이 게이트 유전체(104)를 둘러싸는 링을 추가로 형성한다. 상부 소스/드레인 패드(108)가 상부 소스/드레인 영역(120) 위에 있고 그에 전기적으로 연결된다(도 2b). 나노와이어(102), 게이트 유전체(104), 및 게이트 전극(106)은, 이들이 상부 소스/드레인 패드(108) 아래에 있다는 것을 나타내기 위해, 파선을 사용하여 예시되어 있다.
이와 유사하게, VGAA 트랜지스터(200)는 수직 나노와이어(202), 게이트 유전체(204), 게이트 전극(206), 및 상부 소스/드레인 패드(208)를 포함한다. 게이트 유전체(204)가 VGAA 트랜지스터(200)의 채널 영역을 둘러싸는 링을 형성한다. 게이트 전극(206)이 게이트 유전체(204)를 둘러싸는 링을 추가로 형성한다. 상부 소스/드레인 패드(208)가 상부 소스/드레인 영역(220) 위에 있고 그에 전기적으로 연결된다(도 2b). VGAA 트랜지스터(300)는 수직 나노와이어(302), 게이트 유전체(304), 게이트 전극(306), 및 상부 소스/드레인 패드(308)를 포함한다. 게이트 유전체(304)가 VGAA 트랜지스터(300)의 채널 영역을 둘러싸는 링을 형성한다. 게이트 전극(306)이 게이트 유전체(304)를 둘러싸는 링을 추가로 형성한다. 상부 소스/드레인 패드(308)가 각자의 상부 소스/드레인 영역(도시 생략) 위에 있고 그에 전기적으로 연결된다. VGAA 트랜지스터(400)는 수직 나노와이어(402), 게이트 유전체(404), 게이트 전극(406), 및 상부 소스/드레인 패드(408)를 포함한다. 게이트 유전체(404)가 VGAA 트랜지스터(400)의 채널 영역을 둘러싸는 링을 형성한다. 게이트 전극(406)이 게이트 유전체(404)를 둘러싸는 링을 추가로 형성한다. 상부 소스/드레인 패드(408)가 각자의 상부 소스/드레인 영역(도시 생략) 위에 있고 그에 전기적으로 연결된다.
상부 소스/드레인 패드(108) 및 상부 소스/드레인 패드(208)는 국소 상호연결부(210)에 의해 상호연결된다. 본 개시 내용의 일부 실시예들에 따르면, 상부 소스/드레인 패드들(108 및 208) 그리고 국소 상호연결부(210)는 그들 사이에 단절 및 구분가능한 계면을 갖지 않는 연속적인 전도성 영역을 형성한다. 게다가, 상부 소스/드레인 패드들(108 및 208) 그리고 국소 상호연결부(210)는 동일한 구조를 가지며, 동일한 전도성 물질로 형성된다. 예를 들어, 상부 소스/드레인 패드들(108 및 208) 그리고 국소 상호연결부(210)는 단일의 전도성 층 또는 다수의 전도성 서브층들로 형성될 수 있다. 다수의 전도성 서브층들을 포함할 때, 상부 소스/드레인 패드들(108 및 208) 그리고 국소 상호연결부(210)에서의 대응하는 서브층들은 동일한 물질로 형성된다.
이와 유사하게, 상부 소스/드레인 패드(308) 및 상부 소스/드레인 패드(408)는 국소 상호연결부(410)에 의해 상호연결되고, 여기서 상부 소스/드레인 패드들(308 및 408) 그리고 국소 상호연결부(410)는 그들 사이에 단절 및 구분가능한 계면을 갖지 않는 연속적인 전도성 영역을 형성한다.
도 2a 내지 도 7c는 일부 실시예들에 따른, 도 1에 도시된 구조물의 형성에서의 중간 스테이지들의 단면도를 나타낸 것이다. 도 2a 내지 도 7c에 도시된 단계들이 또한 도 12에 도시된 공정 흐름에 개략적으로 예시되어 있다. 후속하는 논의에서, 도 2a 내지 도 7c에 도시된 공정 단계들이 도 12에 도시된 공정 단계들을 참조하여 논의된다.
도 2a 내지 도 7c에서의 각각의 도면 번호는 번호와 그에 뒤이은 문자 "A", "B" 또는 "C"를 포함한다. 문자 "A"를 포함하는 도면들은 도 1에서 라인 A-A를 포함하는 평면으로부터 획득된 단면도를 나타낸다. 문자 "B"를 포함하는 도면들은 도 1에서 라인 B-B를 포함하는 평면으로부터 획득된 단면도를 나타낸다. 문자 "C"를 포함하는 도면들은 도 1에서 라인 C-C를 포함하는 평면으로부터 획득된 단면도를 나타낸다. 도 2a 내지 도 7c는 VGAA 트랜지스터들(100 및 200)의 단면도를 나타낸다. 그에 부가하여, 도 1은 또한 라인 B'-B' - 그의 평면은 VGAA 트랜지스터들(300 및 400)을 통과함 - 을 예시하고 있다. 라인 B'-B'을 포함하는 평면으로부터 획득된 단면도들은 라인 B-B를 포함하는 평면에 도시된 단면도들과 본질적으로 동일할 수 있다. 따라서, 라인 B'-B'을 포함하는 평면으로부터 획득된 단면도들은 예시되어 있지 않으며, 도면 번호가 문자 "B"를 포함하는 도면들로부터 알아볼 수 있다.
도 2a는 초기 구조물의 형성에서의 단면도를 나타낸 것이고, 여기서 단면도는 도 1에서 라인 A-A를 포함하는 평면으로부터 획득된다. 바닥 소스/드레인 영역들(312 및 112)[및 212(도 2b)]은 반도체 기판(20)에 주입하는 것에 의해 형성된다. 일부 실시예들에 따르면, 반도체 기판(20)은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 물질들로 형성된 기판이다. 바닥 소스/드레인 영역들(312 및 112)은 반도체 기판(20)의 부분들에 인 또는 비소와 같은 n-형 불순물을 주입함으로써 형성될 수 있다. 이웃하는 활성 영역들을 분리시키기 위해 STI(Shallow Trench Isolation) 영역(22)과 같은 분리 영역이 기판(20) 내에 형성된다. 본 개시 내용의 일부 실시예들에 따르면, 도 1에 도시된 바와 같이, STI 영역들(22)은 트랜지스터들(100, 200, 300, 및 400)의 바닥 소스/드레인 영역들을 둘러싸고 있으며, 여기서 STI 영역들(22)의 부분들은 완전한 링을 형성하기 위해 바로 아래에 있는 국소 상호연결부들(210 및 410)을 연장시킬 수 있다.
도 2b는 VGAA 트랜지스터들(100 및 200)의 형성을 나타내고 있으며, 여기서 단면도는 도 1에서 라인 B-B를 포함하는 평면으로부터 획득된다. 각자의 공정 단계는 도 12에 도시된 공정 흐름에서 단계(702)로서 나타내어져 있다. 단면도는 VGAA 트랜지스터들(100 및 200) 각각의 절반을 나타내고 있다. VGAA 트랜지스터(100)는, 각자의 VGAA 트랜지스터(100)의 기능에 따라, 소스 영역 또는 드레인 영역일 수 있는 바닥 소스/드레인 영역(112)을 포함한다. 니켈 실리사이드, 코발트 실리사이드, 또는 기타를 포함할 수 있는 실리사이드 영역(114)이 바닥 소스/드레인 영역(112)의 상부 표면에 형성된다. 바닥 소스/드레인 확장 영역(116)이 바닥 소스/드레인 영역(112) 위에 형성된다. 바닥 소스/드레인 확장 영역(116) 위에 채널 영역(118)이 존재한다. 상부 소스/드레인 영역(120)은 채널 영역(118) 위에 있고, 또한 n-형 영역이다. 상부 소스/드레인 영역(120)은 저농도로 도핑된(lightly doped) 및/또는 고농도로 도핑된(heavily doped) 소스/드레인 영역인 소스/드레인 확장 영역을 포함할 수 있고, 여기서 소스/드레인 확장 영역은 고농도로 도핑된 상부 소스/드레인 영역보다 더 낮은 도핑 농도를 가진다. 본 개시 내용의 일부 실시예들에 따르면, 바닥 소스/드레인 확장 영역(116), 채널 영역(118), 및 상부 소스/드레인 영역(120)이 결합하여 수직 나노와이어(102)를 형성한다.
VGAA 트랜지스터(200)는, 각자의 VGAA 트랜지스터(200)의 기능에 따라, 소스 영역 또는 드레인 영역일 수 있는 바닥 소스/드레인 영역(212)을 포함한다. 니켈 실리사이드, 코발트 실리사이드, 또는 기타를 포함할 수 있는 실리사이드 영역(214)이 바닥 소스/드레인 영역(212)의 상부 표면에 형성된다. 바닥 소스/드레인 확장 영역(216)이 바닥 소스/드레인 영역(212) 위에 형성된다. 바닥 소스/드레인 확장 영역(216) 위에 채널 영역(218)이 존재한다. 상부 소스/드레인 영역(220)이 채널 영역(218) 위에 형성된다. 상부 소스/드레인 영역(220)은 저농도로 도핑된 및/또는 고농도로 도핑된 소스/드레인 영역인 소스/드레인 확장 영역을 포함할 수 있고, 여기서 소스/드레인 확장 영역은 고농도로 도핑된 상부 소스/드레인 영역보다 더 낮은 도핑 농도를 가진다. 본 개시 내용의 일부 실시예들에 따르면, 바닥 소스/드레인 확장 영역(216), 채널 영역(218), 및 상부 소스/드레인 영역(220)이 결합하여 수직 나노와이어(202)를 형성한다. 바닥 소스/드레인 영역(212) 및 상부 소스/드레인 영역(220)은 p-형 영역이다.
나노와이어(102 및 202)는 SiGe 또는 III-V 화합물 반도체(InAs, GaSb, GaN, InP, GaAs, InSb 또는 InGaSb와 같은)를 포함할 수 있는 반도체 물질로 형성된다. 각자의 바닥 소스/드레인 확장 영역, 채널 영역, 및 상부 소스/드레인 영역을 포함하는 나노와이어(102 및 202)는 에피택시(epitaxy)에 의해 형성될 수 있다.
게이트 유전체(104 및 204)는, 각각, 각자의 채널 영역(118 및 218)을 둘러싸는 링을 형성한다. 일부 실시예들에 따르면, 게이트 유전체(104 및 204) 각각은 단일의 유전체 층을 포함한다. 대안의 실시예들에서, 게이트 유전체(104 및 204) 각각은 하나보다 많은 층을 포함한다. 게이트 유전체(104 및 204)는 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물, 또는 기타와 같은 고-k 유전체 물질로 형성될 수 있다. 게이트 전극(106 및 206)은 각자의 게이트 유전체(104 및 204)를 둘러싸고 있다. 게이트 전극(106 및 206)은 금속 게이트 전극일 수 있고, 여기서 게이트 전극(106 및 206)의 물질은 바람직한 일함수에 따라 선택된다. 예를 들어, 게이트 전극(106)은 약 4.1 eV와 약 4.5 eV 사이의 범위에 있는 낮은 일함수를 가질 수 있고, 게이트 전극(206)은 약 4.5 eV와 약 4.9 eV 사이의 범위에 있는 높은 일함수를 가질 수 있다. 게이트 유전체(104 및 204) 그리고 금속 게이트 전극(106 및 206)의 일부 층은 단면도에서 L자 형상을 가질 수 있다.
영역(106, 206, 112, 212, 114, 214, 118, 및 218)을 포함하는 다양한 전도성 특징부들을 서로로부터 분리시키기 위해 유전체 영역(24, 26 및 28)이 형성된다. 유전체 영역(24, 26 및 28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 또는 기타로 형성될 수 있다.
도 2a에 도시된 바와 같이, 게이트 유전체(104) 그리고 금속 게이트 전극(106)의 일부 층은 도 2a에 도시된 단면도에 따라 뻗어 있는 수평 부분들을 가질 수 있고, 여기서 이 영역들에서, 게이트 유전체(104)는, 각각, 각자의 바닥 소스/드레인 영역(112 및 212) 위에 있다.
도 2c는 초기 구조물의 단면도를 나타낸 것이고, 여기서 단면도는 도 1에서 라인 C-C를 포함하는 평면으로부터 획득된다. 이 단계에서, 도 2c에 도시된 구조물은 도 2b에 도시된 구조물과 유사하다.
그 다음에, 도 3a를 참조하면, 상부 소스/드레인 실리사이드 층(32)이 형성된다. 각자의 공정 단계는 도 12에 도시된 공정 흐름에서 단계(704)로서 나타내어져 있다. 본 개시 내용의 일부 실시예들에 따르면, 상부 소스/드레인 실리사이드 층(32)은 증착 단계를 통해 형성될 수 있는 티타늄 실리사이드, 코발트 실리사이드, 또는 기타를 포함한다. 다른 대안으로서, 상부 소스/드레인 실리사이드 층(32)은 실리콘 층을 증착하고 이어서 실리콘 층을 실리사이드화(siliciding)함으로서 형성된다. 본 개시 내용의 일부 실시예들에 따르면, 상부 소스/드레인 실리사이드 층(32)은 VGAA 트랜지스터(100)의 바로 위쪽으로부터 VGAA 트랜지스터(200)의 바로 위쪽까지 연속적으로 뻗어 있다. 대안의 실시예에 따르면, 상부 소스/드레인 실리사이드 층(32)은 개별 영역으로서 형성되고, 상부 소스/드레인 영역(120 및 220) 각각은 그 위에 개별 실리사이드 층 중 하나를 가지며, 상이한 VGAA 트랜지스터들(100 및 200) 위의 실리사이드 층들은 서로로부터 물리적으로 분리되어 있다.
도 3a에는 또한 전도성 장벽 층(34)의 형성이 도시되어 있다. 각자의 공정 단계는 도 12에 도시된 공정 흐름에서 단계(706)로서 나타내어져 있다. 일부 실시예들에 따르면, 전도성 장벽 층(34)은 티타늄 층 및 티타늄 층 위의 티타늄 질화물 층을 포함한다. 본 개시 내용의 대안의 실시예들에 따르면, 전도성 장벽 층(34)은 티타늄 층 및 티타늄 층 위의 티타늄 질화물 층을 포함한다. 전도성 장벽 층(34)은 티타늄 층 또는 탄탈 층과 같은 금속 층을 증착하고 이어서 금속 층의 상부 부분을 질화(nitridate)시키며 질화되지 않은 바닥 부분을 남겨 둠으로써 형성될 수 있다. 전도성 장벽 층(34)을 형성하기 위한 증착은 화학적 기상 증착 방법들 중 하나를 포함할 수 있다. 전도성 장벽 층(34)은, 역시 도 3b 및 도 3c에 도시된 바와 같이, VGAA 트랜지스터(100 및 200) 둘 다의 바로 위쪽까지 뻗어 있다.
도 4a, 도 4b 및 도 4c는 상부 금속 층(36)의 형성을 나타내고 있다. 각자의 공정 단계는 도 12에 도시된 공정 흐름에서 단계(708)로서 나타내어져 있다. 본 개시 내용의 일부 실시예들에 따르면, 상부 금속 층(36)은 텅스텐, 니켈, 코발트, 알루미늄, 구리, 이들의 합금, 및/또는 이들의 복합 층으로 형성된다.
도 4a, 도 4b 및 도 4c는 하드 마스크 층(38)의 형성을 나타내고 있다. 각자의 공정 단계는 도 12에 도시된 공정 흐름에서 단계(710)로서 나타내어져 있다. 하드 마스크 층(38)은 에칭 마스크로서 기능하기에 적당한 실리콘 질화물 또는 다른 물질들로 형성될 수 있다. 도 4c에 도시된 바와 같이, 상부 금속 층(36) 및 하드 마스크 층(38)은 VGAA 트랜지스터(100 및 200) 바로 위쪽에 뻗어 있다. 도 4a 및 도 4b에 도시된 바와 같이, 상부 금속 층(36) 및 하드 마스크 층(38)은 또한 VGAA 트랜지스터(100 및 200)를 서로로부터 분리시키는 유전체 영역(26)(도 4c) 및 STI 영역(22)의 부분들 바로 위쪽에 뻗어 있다.
그 다음에, 도 5a, 도 5b, 및 도 5c, 그리고 도 6a, 도 6b, 및 도 6c에 도시된 바와 같이, 전도성 특징부(32, 34, 및 36)를 패터닝하기 위해 패터닝 단계가 수행된다. 도 5a, 도 5b 및 도 5c를 참조하면, 포토 레지스트(40)가 형성(도포)되고 노광 및 현상 단계에서 패터닝된다. 그 다음에, 아래에 있는 하드 마스크 층(38)을 패터닝하기 위해, 패터닝된 포토 레지스트(40)가 사용된다. 각자의 공정 단계는 도 12에 도시된 공정 흐름에서 단계(712)로서 나타내어져 있다. 상부 금속 층(36), 전도성 장벽 층(34), 및 상부 소스/드레인 실리사이드 층(32)을 비롯한 아래에 있는 전도성 층을 패터닝하기 위해, 패터닝된 하드 마스크 층(38)이 추가로 사용된다. 각자의 공정 단계는 도 12에 도시된 공정 흐름에서 단계(714)로서 나타내어져 있다. 얻어진 구조물이 도 6a, 도 6b, 및 도 6c에 도시되어 있다. 일부 실시예들에 따르면, 유전체 영역(26)과 같은 아래에 있는 유전체 층이 노광된 후에 패터닝이 중단된다.
도 6c는 패터닝 단계 후의 구조물의 단면도를 나타낸 것이고, 여기서 단면도는 도 1에서 라인 C-C를 포함하는 평면으로부터 획득된다. 패터닝 단계 후에, 하드 마스크 층(38)이 제거된다. 포토 레지스트(40)가, 패터닝 단계 후에 남아 있는 경우, 역시 제거될 것이다. 도 6c에 도시된 바와 같이, 상부 소스/드레인 영역(120) 바로 위쪽에 있는 상부 금속 층(36) 및 전도성 장벽 층(34)의 어떤 부분이 패터닝 후에 남아 있고, 상부 소스/드레인 패드(108)를 형성한다. 상부 소스/드레인 패드(108)는 상부 실리사이드 층(32)의 남아 있는 부분인 상부 소스/드레인 실리사이드 영역(132)을 통해 상부 소스/드레인 영역(120)에 전기적으로 결합된다. 상부 소스/드레인 영역(220) 바로 위쪽에 있는 상부 금속 층(36) 및 전도성 장벽 층(34)의 남아 있는 부분이 또한 상부 소스/드레인 패드(208)를 형성한다. 상부 소스/드레인 패드(208)는 역시 상부 실리사이드 층(32)의 남아 있는 부분인 상부 소스/드레인 실리사이드 영역(232)을 통해 상부 소스/드레인 영역(220)에 전기적으로 결합된다.
도 1에서 라인 B-B를 포함하는 동일한 평면으로부터 획득되는 도 6b를 참조하면, 상부 금속 층(36) 및 전도성 장벽 층(34)의 부분들이 패터닝 후에 남겨져, 상부 소스/드레인 패드(108)를 상부 소스/드레인 패드(208)에 전기적으로 연결시키는 국소 상호연결부(210)를 형성한다. 도 1에 도시된 바와 같이, 국소 상호연결부(210)가 상부 소스/드레인 패드(108 및 208)보다 더 좁을 수 있다. 국소 상호연결부(210)가 상부 소스/드레인 패드(108 및 208)의 형성과 동일한 공정 단계에서 형성되기 때문에, 국소 상호연결부(210) 및 상부 소스/드레인 패드(108 및 208)가 연속적으로 연결되어 연속적인 전도성 영역을 형성하고, 여기서 그들 사이에 구분가능한 계면이 형성되지 않는다. 또한, 국소 상호연결부(210) 및 상부 소스/드레인 패드(108 및 208)는 동일한 물질로 형성되고, 동일한 수의 서브층들을 가지며, 대응하는 서브층들은 동일한 균질의 전도성 물질로 형성된다.
도 6a는 패터닝 단계 후의 구조물의 단면도를 나타낸 것이고, 여기서 단면도는 도 1에서 라인 A-A를 포함하는 평면으로부터 획득된다. 도 6a는 서로로부터 분리되어 있는 국소 상호연결부(210 및 410)(또한 도 1을 참조) 둘 다를 나타내고 있다.
도 7a, 도 7b, 및 도 7c는 유전체 층(42) 및 전도성 특징부(44)(도 7b)의 형성을 나타내고 있다. 각자의 공정 단계는 도 12에 도시된 공정 흐름에서 단계(716)로서 나타내어져 있다. 본 개시 내용의 일부 실시예들에 따르면, 유전체 층(42)은, 예를 들어, FCVD(Flowable Chemical Vapor Deposition)를 사용하여 형성된 유동성 산화물(flowable oxide)을 포함할 수 있는 ILD(Inter-Layer Dielectric)이다. ILD(42)는 또한 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 산화물, 또는 기타를 포함할 수 있다. ILD(42)의 상부 표면을 평평하게 하기 위해 CMP(Chemical Mechanical Polish) 단계와 같은 평탄화가 수행될 수 있다.
전도성 특징부(44)(도 7b)는 유전체 층(42) 내에 형성된다. 본 개시 내용의 일부 실시예들에 따르면, 전도성 특징부(44)는, 구리를 포함할 수 있고 다마신 공정을 사용하여 형성될 수 있는, 바닥 금속 배선층(bottom metallization layer)에 있는 금속 라인이다. 대안의 실시예들에서, 전도성 특징부(44)는 텅스텐, 코발트, 알루미늄, 니켈, 구리, 또는 기타를 또한 포함할 수 있는 콘택 플러그 또는 전도성 비아이다. 전도성 특징부(44)는 상부 소스/드레인 패드(108 및 208) 중 하나 바로 위쪽에 형성되고, 따라서 국소 상호연결부(210)를 통해 상부 소스/드레인 영역(108 및 208) 둘 다에 전기적으로 연결된다(도 7b).
도 8 내지 도 11은 다양한 예시적인 실시예들에 따른, 이웃하는 VGAA 트랜지스터들의 상부 소스/드레인 패드들을 상호연결시키는 국소 상호연결부를 나타내고 있다. 도 8을 참조하면, n-형 VGAA 트랜지스터(100)의 상부 소스/드레인 패드(108) 및 n-형 VGAA 트랜지스터(300)의 상부 소스/드레인 패드(308)는 상부 소스/드레인 패드(108, 208, 308, 및 408)와 동시에 형성되는 국소 상호연결부(210A)를 통해 상호연결된다. 대안의 실시예들(도시 생략)에 따르면, 국소 상호연결부(210A)가 또한 트랜지스터(200 및 400)와 같은 2개의 p-형 VGAA 트랜지스터의 상부 소스/드레인 패드들을 상호연결시키기 위해 형성될 수 있다. 국소 상호연결부(210A)는 상부 소스/드레인 패드(108, 208, 308, 및 408)와 동시에 형성된다.
도 9에서, n-형 VGAA 트랜지스터(100)의 상부 소스/드레인 패드(108) 및 n-형 VGAA 트랜지스터(300)의 상부 소스/드레인 패드(308)는 국소 상호연결부(210A)를 통해 상호연결된다. n-형 VGAA 트랜지스터(300)의 상부 소스/드레인 패드(308) 및 p-형 VGAA 트랜지스터(400)의 상부 소스/드레인 패드(408)는 국소 상호연결부(210B)를 통해 추가로 상호연결된다. 국소 상호연결부(210A 및 210B)는 상부 소스/드레인 패드(108, 208, 308, 및 408)와 동시에 형성된다.
도 10에서, n-형 VGAA 트랜지스터(100)의 상부 소스/드레인 패드(108) 및 n-형 VGAA 트랜지스터(300)의 상부 소스/드레인 패드(308)는 국소 상호연결부(210A)를 통해 상호연결된다. n-형 VGAA 트랜지스터(100)의 상부 소스/드레인 패드(108) 및 p-형 VGAA 트랜지스터(200)의 상부 소스/드레인 패드(208)는 국소 상호연결부(210C)를 통해 추가로 상호연결된다. 그에 부가하여, p-형 VGAA 트랜지스터(200)의 상부 소스/드레인 패드(208) 및 p-형 VGAA 트랜지스터(400)의 상부 소스/드레인 패드(408)는 국소 상호연결부(210D)를 통해 상호연결된다. 국소 상호연결부(210A, 210C, 및 210D)는 상부 소스/드레인 패드(108, 208, 308, 및 408)와 동시에 형성된다.
도 11은 서로 가깝게 형성되는 n-형 VGAA 트랜지스터(100, 300, 및 500) 및 p-형 VGAA 트랜지스터(200, 400, 및 600)의 상면도를 나타낸 것이다. n-형 VGAA 트랜지스터(100)의 상부 소스/드레인 패드(108) 및 n-형 VGAA 트랜지스터(300)의 상부 소스/드레인 패드(308)는 국소 상호연결부(210A)를 통해 상호연결된다. n-형 VGAA 트랜지스터(100)의 상부 소스/드레인 패드(108) 및 p-형 VGAA 트랜지스터(200)의 상부 소스/드레인 패드(208)는 국소 상호연결부(210C)를 통해 추가로 상호연결된다. 그에 부가하여, p-형 VGAA 트랜지스터(200)의 상부 소스/드레인 패드(208) 및 p-형 VGAA 트랜지스터(600)의 상부 소스/드레인 패드(608)는 국소 상호연결부(210E)를 통해 상호연결된다. 국소 상호연결부(210A, 210C, 및 210E)는 상부 소스/드레인 패드(108, 208, 308, 408, 508, 및 608)와 동시에 형성된다.
본 개시 내용의 실시예들은 어떤 유리한 특징들을 가진다. 종래의 구조물들에서, 이웃하는 VGAA 트랜지스터들의 상부 소스/드레인 영역(또는 패드)의 상호연결은 콘택 플러그 및 금속 라인을 형성하는 것을 통해 행해진다. 그에 따라, 콘택 플러그들 및 금속 라인들 사이의 계면에서의 접촉 저항으로 인해, 국소 상호연결부의 저항이 높다. 게다가, 보다 많은 공정 단계들 및 보다 높은 제조 비용이 수반된다. 본 개시 내용의 실시예들에서, 상부 소스/드레인 패드 및 국소 상호연결부가 연속적인 영역으로서 형성되고, 따라서 종래의 국소 상호연결부 내의 계면에서의 접촉 저항이 제거된다. 그에 부가하여, 공정 단계들의 감소로 인해 공정이 간단화된다.
본 개시 내용의 일부 실시예들에 따르면, 집적 회로 구조물은 제1 수직 트랜지스터 및 제2 수직 트랜지스터를 포함한다. 제1 수직 트랜지스터는 제1 반도체 채널, 제1 반도체 채널 위의 제1 상부 소스/드레인 영역, 및 제1 상부 소스/드레인 영역과 겹치는 제1 상부 소스/드레인 패드를 포함한다. 제2 수직 트랜지스터는 제2 반도체 채널, 제2 반도체 채널 위의 제2 상부 소스/드레인 영역, 및 제2 상부 소스/드레인 영역과 겹치는 제2 상부 소스/드레인 패드를 포함한다. 국소 상호연결부는 제1 상부 소스/드레인 패드와 제2 상부 소스/드레인 패드를 상호연결시킨다. 제1 상부 소스/드레인 패드, 제2 상부 소스/드레인 패드, 및 국소 상호연결부는 연속적인 영역의 부분들이며, 제1 상부 소스/드레인 패드, 제2 상부 소스/드레인 패드, 및 국소 상호연결부 사이에 구분가능한 계면이 없다.
본 개시 내용의 대안의 실시예들에 따르면, 집적 회로 구조물은 제1 수직 트랜지스터 및 제2 수직 트랜지스터를 포함한다. 제1 수직 트랜지스터는 제1 반도체 채널, 제1 반도체 채널 위의 제1 상부 소스/드레인 영역, 제1 반도체 채널을 둘러싸는 제1 게이트 유전체, 및 제1 게이트 유전체를 둘러싸는 제1 게이트 전극을 포함한다. 제2 수직 트랜지스터는 제2 반도체 채널, 제2 반도체 채널 위의 제2 상부 소스/드레인 영역, 제2 반도체 채널을 둘러싸는 제2 게이트 유전체, 및 제2 게이트 유전체를 둘러싸는 제2 게이트 전극을 포함한다. 유전체 영역이 제1 게이트 전극과 제2 게이트 전극 사이에 위치되어 이들을 서로로부터 분리시킨다. 집적 회로 구조물은 제1 상부 소스/드레인 영역의 상부 표면과 접촉하는 제1 바닥 표면을 가지는 제1 부분, 제2 상부 소스/드레인 영역의 상부 표면과 접촉하는 제2 바닥 표면을 가지는 제2 부분, 및 유전체 영역의 상부 표면과 접촉하는 제3 바닥 표면을 가지는 제3 부분을 포함하는 전도성 특징부를 추가로 포함하고, 여기서 제3 부분은 제1 부분과 제2 부분을 상호연결시킨다.
본 개시 내용의 다른 대안의 실시예들에 따르면, 방법은 제1 반도체 채널 및 제1 반도체 채널 위의 제1 상부 소스/드레인 영역을 포함하는 제1 수직 트랜지스터를 형성하는 것, 및 제2 반도체 채널 및 제2 반도체 채널 위의 제2 상부 소스/드레인 영역을 포함하는 제2 수직 트랜지스터를 형성하는 것을 포함한다. 전도성 층이 제1 수직 트랜지스터 및 제2 수직 트랜지스터 그리고 제1 수직 트랜지스터와 제2 수직 트랜지스터 사이의 영역 위에 형성된다. 전도성 층이 패터닝되고, 여기서 전도성 층의 남아 있는 부분들은 제1 상부 소스/드레인 영역의 상부 표면과 접촉하는 제1 바닥 표면을 가지는 제1 부분, 제2 상부 소스/드레인 영역의 상부 표면과 접촉하는 제2 바닥 표면을 가지는 제2 부분, 및 제1 부분과 제2 부분을 상호연결시키는 제3 부분을 포함한다.
이상에서는 통상의 기술자가 본 개시 내용의 태양들을 더 잘 이해할 수 있도록 몇개의 실시예들의 특징들을 간략하게 기술하고 있다. 통상의 기술자라면 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 즉각 사용할 수 있다는 것을 잘 알 것이다. 통상의 기술자라면 또한 이러한 등가의 구성들이 본 개시 내용의 사상 및 범주를 벗어나지 않는다는 것과 본 개시 내용의 사상 및 범주를 벗어남이 없이 본 명세서에서의 다양한 변경들, 치환들, 및 수정들을 할 수 있다는 것을 잘 알 것이다.

Claims (10)

  1. 집적 회로 구조물로서,
    제1 반도체 채널;
    상기 제1 반도체 채널 위의 제1 상부 소스/드레인 영역; 및
    상기 제1 상부 소스/드레인 영역과 겹치는 제1 상부 소스/드레인 패드
    를 포함하는 제1 수직 트랜지스터;
    제2 반도체 채널;
    상기 제2 반도체 채널 위의 제2 상부 소스/드레인 영역; 및
    상기 제2 상부 소스/드레인 영역과 겹치는 제2 상부 소스/드레인 패드
    를 포함하는 제2 수직 트랜지스터; 및
    상기 제1 상부 소스/드레인 패드와 상기 제2 상부 소스/드레인 패드를 상호연결시키는 국소 상호연결부(local interconnector)로서, 상기 제1 상부 소스/드레인 패드, 상기 제2 상부 소스/드레인 패드, 및 상기 국소 상호연결부는 연속적인 영역의 부분들이며, 상기 제1 상부 소스/드레인 패드, 상기 제2 상부 소스/드레인 패드, 및 상기 국소 상호연결부 사이에 구분가능한 계면이 없는 것인 상기 국소 상호연결부
    를 포함하는 집적 회로 구조물.
  2. 제1항에 있어서, 상기 국소 상호연결부, 상기 제1 상부 소스/드레인 패드, 및 상기 제2 상부 소스/드레인 패드 각각은, 전도성 장벽 층 및 상기 전도성 장벽 층 위의 상부 금속 층을 포함하는 것인 집적 회로 구조물.
  3. 제1항에 있어서, 상기 제1 수직 트랜지스터 및 상기 제2 수직 트랜지스터는, 반대의 전도성 유형을 갖거나, 동일한 전도성 유형을 갖는 것인 집적 회로 구조물.
  4. 제1항에 있어서, 상기 제1 상부 소스/드레인 패드 및 상기 제2 상부 소스/드레인 패드는 상기 국소 상호연결부보다 더 넓은 것인 집적 회로 구조물.
  5. 제1항에 있어서, 상기 제1 반도체 채널을 둘러싸는 제1 게이트 유전체;
    상기 제1 게이트 유전체를 둘러싸는 제1 게이트 전극;
    상기 제2 반도체 채널을 둘러싸는 제2 게이트 유전체; 및
    상기 제2 게이트 유전체를 둘러싸는 제2 게이트 전극
    을 더 포함하는 집적 회로 구조물.
  6. 집적 회로 구조물로서,
    제1 반도체 채널;
    상기 제1 반도체 채널 위의 제1 상부 소스/드레인 영역;
    상기 제1 반도체 채널을 둘러싸는 제1 게이트 유전체; 및
    상기 제1 게이트 유전체를 둘러싸는 제1 게이트 전극
    을 포함하는 제1 수직 트랜지스터;
    제2 반도체 채널;
    상기 제2 반도체 채널 위의 제2 상부 소스/드레인 영역;
    상기 제2 반도체 채널을 둘러싸는 제2 게이트 유전체; 및
    상기 제2 게이트 유전체를 둘러싸는 제2 게이트 전극
    을 포함하는 제2 수직 트랜지스터;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치되어, 이들을 서로로부터 분리시키는 유전체 영역; 및
    상기 제1 상부 소스/드레인 영역의 상부 표면과 접촉하는 제1 바닥 표면을 가지는 제1 부분;
    상기 제2 상부 소스/드레인 영역의 상부 표면과 접촉하는 제2 바닥 표면을 가지는 제2 부분; 및
    상기 유전체 영역의 상부 표면과 접촉하는 제3 바닥 표면을 갖고, 상기 제1 부분과 상기 제2 부분을 상호연결시키는 제3 부분
    을 포함하는 전도성 특징부
    를 포함하는 집적 회로 구조물.
  7. 제6항에 있어서, 상기 전도성 특징부는 실리사이드 층을 포함하고, 상기 제1 바닥 표면, 상기 제2 바닥 표면, 및 상기 제3 바닥 표면은 상기 실리사이드 층의 바닥 표면인 것인 집적 회로 구조물.
  8. 방법으로서,
    제1 반도체 채널; 및
    상기 제1 반도체 채널 위의 제1 상부 소스/드레인 영역
    을 포함하는 제1 수직 트랜지스터를 형성하는 것;
    제2 반도체 채널; 및
    상기 제2 반도체 채널 위의 제2 상부 소스/드레인 영역
    을 포함하는 제2 수직 트랜지스터를 형성하는 것;
    상기 제1 수직 트랜지스터 및 상기 제2 수직 트랜지스터, 그리고 상기 제1 수직 트랜지스터와 상기 제2 수직 트랜지스터 사이의 영역 위에 전도성 층을 형성하는 것; 및
    상기 전도성 층을 패터닝하는 것
    을 포함하고,
    상기 전도성 층의 남아 있는 부분들은,
    상기 제1 상부 소스/드레인 영역의 상부 표면과 접촉하는 제1 바닥 표면을 가지는 제1 부분;
    상기 제2 상부 소스/드레인 영역의 상부 표면과 접촉하는 제2 바닥 표면을 가지는 제2 부분; 및
    상기 제1 부분과 상기 제2 부분을 상호연결시키는 제3 부분
    을 포함하는 것인 방법.
  9. 제8항에 있어서, 상기 제1 수직 트랜지스터와 상기 제2 수직 트랜지스터 사이에 이들을 서로로부터 분리시키는 유전체 영역을 형성하는 것을 더 포함하고, 상기 전도성 층의 남아 있는 부분들의 상기 제3 부분은 상기 유전체 영역과 접촉하는 바닥 표면을 갖는 것인 방법.
  10. 제8항에 있어서, 상기 전도성 층을 형성하는 것은,
    전도성 장벽 층을 전면에 형성(blanket forming)하는 것; 및
    상기 전도성 장벽 층 위에 상부 금속 층을 전면에 형성하는 것
    을 포함하고,
    상기 전도성 장벽 층 및 상기 상부 금속 층은 모두 상기 패터닝에서 패터닝되는 것인 방법.
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