CN108091555A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，在所述半导体衬底上形成若干间隔排列的核；形成间隙壁材料层，以覆盖所述核以及所述半导体衬底，且使相邻所述核之间的所述间隙壁材料层围成开口；形成牺牲材料层，以填充所述开口；进行第一等离子体注入，以改性位于所述核顶面上的所述间隙壁材料层，形成第一改性的间隙壁材料层；去除所述牺牲材料层以及所述第一改性的间隙壁材料层；去除所述间隙壁材料层位于所述开口底部的部分，以在所述核的侧壁上形成间隙壁；去除所述核。本发明的制造方法，增大了工艺窗口，改善了奇数‑偶数性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
NAND闪存已经成为目前主流的非易失存储技术，被广泛应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域，而且任然呈现需求不断增长的局面。
目前，为了提高NAND闪存的容量，需要在制备过程中提高NAND闪存的集成密度，但是随着NAND闪存单元物理尺寸的缩小，也使NAND闪存制造工艺面临诸多的技术挑战。而自对准双图案技术(self aligned double patterning，简称SADP)结合目前的193nm氩氟(ArF)准分子激光波长光学光刻技术是定义有源区和栅极图案的理想选择。
其中，间隙壁被广泛的应用于自对准双图案技术中，通常选用光刻-刻蚀-薄膜沉积-刻蚀-去除核-刻蚀(Litho–Etch–film deposition-Etch–Strip–Etch.)的方法来制备半导体器件，例如先形成双图案中的核(core)，然后选用沉积方法在所述核上以及半导体衬底表面沉积形成间隙壁材料层，然后进行刻蚀，仅在核的侧壁上形成间隙壁，最后去除所述核，在刻蚀间隙壁材料层的过程中，形成的间隙壁的图案顶部为圆弧形，为非对称图案，进而导致关键尺寸偏差(CD bias)以及对间隙壁外侧半导体衬底上的刻蚀停止层的过刻蚀，最终很难控制有源区和栅极的关键尺寸均匀性，主要表现为明显的奇数-偶数(Even-odd)问题，例如奇数-偶数关键尺寸不够均一(Even-odd CD loading)。
因此，有必要提出一种半导体器件的制造方法，解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成若干间隔排列的核；
形成间隙壁材料层，以覆盖所述核以及所述半导体衬底，且使相邻所述核之间的所述间隙壁材料层围成开口；
形成牺牲材料层，以填充所述开口；
进行第一等离子体注入，以改性位于所述核顶面上的所述间隙壁材料层，形成第一改性的间隙壁材料层；
去除所述牺牲材料层以及所述第一改性的间隙壁材料层；
去除所述间隙壁材料层位于所述开口底部的部分，以在所述核的侧壁上形成间隙壁；
去除所述核。
进一步，去除所述间隙壁材料层位于所述开口底部的部分的步骤，包括以下步骤：
进行第二等离子体注入，以改性所述间隙壁材料层位于所述开口底部的部分，形成第二改性的间隙壁材料层；
刻蚀去除所述第二改性的间隙壁材料层。
进一步，所述第一等离子体注入所使用的等离子体包括H2和/或He的轻离子。
进一步，所述第二等离子体处理所使用的等离子体包括H2和/或He的轻离子。
进一步，形成所述牺牲材料层的步骤包括以下步骤：
沉积牺牲材料层，以覆盖所述间隙壁材料层；
平坦化所述牺牲材料层，停止于所述间隙壁材料层的顶面上。
进一步，在形成所述核之前，还包括在所述半导体衬底的表面上形成刻蚀停止层的步骤。
进一步，所述间隙壁材料层的材料包括氮化物。
进一步，所述间隙壁材料层的厚度范围为100埃～300埃。
进一步，所述牺牲材料层的材料包括底部抗反射涂层、碳和有机分布层中的一种或几种。
进一步，使用稀释的氢氟酸溶液去除所述第一改性的间隙壁材料层。
综上所述，根据本发明的制造方法，使用等离子体注入和牺牲材料层改性部分间隙壁材料层，并选择性的去除改性的部分，因此可以获得顶部图案均匀的间隙壁，并增大了工艺窗口，改善了奇数-偶数(Even-odd)性能，最终提高了器件的良率和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为现有的一种SADP技术制备器件的相关步骤所获得的结构示意图；
图2A-图2H为根据本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图；
图3为根据本发明一个实施方式的半导体器件的制造方法的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1A-图1D为现有的一种SADP技术制备器件的相关步骤所获得的结构示意图，下面，参考图1A-图1D对现有的一种SADP技术的相关步骤作简单介绍。
首先，如图1A所示，提供半导体衬底100，在所述半导体衬底上形成有刻蚀停止层101，在所述刻蚀停止层上形成有若干间隔设置的核(core)102。核102的材料可以包括但不限于多晶硅等。
接着，如图1B所示，共形沉积形成间隙壁材料层103a，以覆盖所述核101以及所述刻蚀停止层101的表面。
接着，如图1C和图1D所示，刻蚀去除所述硬掩膜叠层表面上的以及所述核顶面上的间隙壁材料层，以在所述核101的侧壁上形成间隙壁103，接着如图1D所示，刻蚀去除所述核101，以形成由开口隔离的间隙壁103。
其中，通常可以使用全面回刻蚀工艺刻蚀间隙壁材料层，而得到的间隙壁103顶部呈圆弧状或者倾斜的三角状，如图1C所示。利用这种具有圆弧状顶部的间隙壁103对目标材料层进行构图，会导致构图后的目标材料层中图案的高度均一性较差，进而导致关键尺寸偏差(CD bias)，且在该刻蚀间隙壁材料层的过程中，很容易对间隙壁外侧的刻蚀停止层101造成过刻蚀问题，最终很难控制有源区和栅极的关键尺寸均匀性，主要表现为明显的奇数-偶数(Even-odd)问题，例如奇数-偶数关键尺寸不够均一(Even-odd CD loading)。
由于上述技术问题的存在，因此有必要提出一种新的制造方法，以改善SADP技术，实现更小节点器件的制备。
为了解决上述技术问题，本发明提供一种半导体器件的制造方法，如图3所示，其主要包括以下步骤：
步骤S301，提供半导体衬底，在所述半导体衬底上形成若干间隔排列的核；
步骤S302，形成间隙壁材料层，以覆盖所述核以及所述半导体衬底，且使相邻所述核之间的所述间隙壁材料层围成开口；
步骤S303，形成牺牲材料层，以填充所述开口；
步骤S304，进行第一等离子体注入，以改性位于所述核顶面上的所述间隙壁材料层，形成第一改性的间隙壁材料层；
步骤S305，去除所述牺牲材料层以及所述第一改性的间隙壁材料层；
步骤S306，去除所述间隙壁材料层位于所述开口底部的部分，以在所述核的侧壁上形成间隙壁；
步骤S307，去除所述核。
根据本发明的制造方法，使用等离子体注入和牺牲材料层改性部分间隙壁材料层，并选择性的去除改性的部分，因此可以获得顶部图案均匀的间隙壁，并增大了工艺窗口，改善了奇数-偶数(Even-odd)性能，最终提高了器件的良率和性能。
下面，参考图2A-图2H对本发明的半导体器件的制造方法做详细介绍，其中，图2A-图2H为根据本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图。
首先，如图2A所示，提供半导体衬底200，在所述半导体衬底200上形成刻蚀停止层201。
所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
在半导体衬底200上还可以形成有目标材料层(未示出)，该目标材料层位于刻蚀停止层201的下方，目标材料层可以是形成在衬底上的互连布线层、层间介电层、栅极材料层或者硬掩膜层。所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。所述层间介电层的构成材料可以选自低介电常数(k)材料或超低k材料。所述栅极材料层的构成材料选自多晶硅和铝中的一种。所述硬掩膜层的构成材料选自氧化物、未掺杂硅玻璃、玻璃上硅、SiON、SiN、SiBN、BN和高k材料中的至少一种，硬掩膜层也可以为金属硬掩膜层，例如TiO2、氮化钛等，需要说明的是，目标材料层是可选而非必选的，可根据实际情况加以取舍。
其中，除上述的膜层之外，还可以在目标材料层上形成刻蚀停止层，以便在对目标材料层进行刻蚀时保护下层膜层不会由于过刻蚀(over-etch)而造成损伤。刻蚀停止层的构成材料可以例如为SiN、SiO2或电介质材料。形成刻蚀停止层的工艺条件和参数为本领域技术人员所公知，在此亦不再赘述。
接着，继续如图2A所示，在所述半导体衬底200上形成若干间隔排列的核202，例如，在所述刻蚀停止层201上形成若干间隔排列的核202。
所述核202的材料可以使用无定形碳(a-C)、介质抗反射层(dielectric Anti-reflective coating，DRAC)、有机分布层(Organic distribution layer,ODL)、含硅的抗反射涂层(Si-ARC)和多晶硅中的一种或几种，或其他适合的材料。
示例性地，形成所述核202的方法可以包括以下步骤：首先在刻蚀停止层201上形成核材料层，再在核材料层上形成图案化的光刻胶层，该图案化的光刻胶层定义预定形成的核的图案和尺寸位置等，以图案化的光刻胶层为掩膜，刻蚀所述核材料层，停止于刻蚀停止层201上，形成若干间隔设置的核202，且所述核202具有规则的方形轮廓，与半导体衬底的表面垂直。
接着，如图2B所示，形成间隙壁材料层203a，以覆盖所述核202以及所述半导体衬底200，且使相邻所述核202之间的所述间隙壁材料层203a围成开口20。
在一个示例中，间隙壁材料层203a覆盖所述核202以及所述刻蚀停止层201，且使相邻所述核202之间的所述间隙壁材料层203a围成开口20。
间隙壁材料层203a的材料可以包括氮化物、氧氮化物或它们的组合，本实施例中，较佳地，间隙壁材料层203a的材料包括氮化物，尤其是氮化硅。
可使用任何适合的沉积方法形成间隙壁材料层203a，包括但不限于化学气相沉积、物理气相沉积或原子层沉积等方法。示例性地，可以使用原子层沉积法沉积形成氮化硅作为间隙壁材料层203a。
所述间隙壁材料层203a的厚度可以根据实际的工艺需要进行合理设定，在此不做具体限制，示例性地，所述间隙壁材料层203a的厚度范围可以为100埃～300埃。
接着，如图2C所示，形成牺牲材料层204，以填充所述开口20。
在一个示例中，所述牺牲材料层204填充满所述开口20，其顶面与间隙壁材料层203a的顶面齐平。
示例性地，形成所述牺牲材料层的步骤包括以下步骤：首先，沉积牺牲材料层204，以覆盖所述间隙壁材料层203a；平坦化所述牺牲材料层204，停止于所述间隙壁材料层203a的顶面上，其中，平坦化的方法使用化学机械研磨或者刻蚀工艺等。
其中，所述牺牲材料层204的材料包括底部抗反射涂层(BARC)、碳和有机分布层中的一种或几种。
可使用任何适用的方法形成所述牺牲材料层204，在此不做具体限制。
接着，如图2D所示，进行第一等离子体注入，以改性位于所述核202顶面上的所述间隙壁材料层的部分，形成第一改性的间隙壁材料层(未示出)。
其中，该第一等离子体注入沿与所述半导体衬底200的表面垂直的方向进行，其改性所述间隙壁材料层203a位于所述核202顶面上的部分，而由于牺牲材料层204的阻挡作用，其不会对位于核202侧壁上的间隙壁材料层和位于开口底部的间隙壁材料层进行改性。
示例性地，所述第一等离子体注入所使用的等离子体包括H2和/或He的轻离子(light ion)，也可以为其他任何能够使第一间隙壁材料层发生改性的等离子体。
其中，轻离子是指由若干个中性分子组成的带一个电荷的集合体，带负电荷的轻离子通常称为负离子，带正电荷的轻离子称正离子。
进一步，所述H2或He等离子体的产生方法可以选用本领域常用的方法，例如在本发明的一实施例中选用H2或He气体作为工作气体，然后在所述等离子体源中进行等离子化，选用H2或He等离子体处理所述腔室时所述离子体处理的压力为1torr-7torr，可选为2torr-5torr，所述H2或He的流速为300sccm-4000sccm，可选为500sccm-800sccm，偏压功率(Bias power)为10w-2000w，例如将所述偏压功率(Bias power)设置为10w以上，产生等离子体以对所述第一间隙壁材料层进行处理。
在该步骤中处理时间为50s～3600s，可选为50s～1000s，本领域技术人员可以根据实际需要进行选择。
其中，可根据需要改性的间隙壁材料层的厚度合理设定功率和处理时间，一般情况下，功率越大，处理时间越长，被改性的间隙壁材料层的厚度越大。
接着，如图2E所示，去除所述牺牲材料层204以及所述第一改性的间隙壁材料层。
可首先去除牺牲材料层204，以露出全部的间隙壁材料层，根据牺牲材料层204的材料选择适合的方法去除所述牺牲材料层，包括但不限于干法刻蚀或者湿法刻蚀的方法，在此不做具体限制。
之后，再去除所述第一改性的间隙壁材料层，较佳地，使用湿法刻蚀的方法去除所述第一改性的间隙壁材料层，其中，在湿法刻蚀的过程中，第一改性的间隙壁材料层相对未改性的间隙壁材料层具有高的蚀刻选择比。
该步骤中使用稀释的氢氟酸DHF(其中包括HF以及H2O)选择性刻蚀去除所述第一改性的间隙壁材料层，其中，所述DHF的浓度并没严格限制，在本发明中HF:H2O的体积比的范围可以为1:1000～1:2。
所述第一改性的间隙壁材料层相对未被改性的所述间隙壁材料层具有高刻蚀选择比，例如，刻蚀选择比可以为1:3～1:100范围内，因此，在刻蚀去除所述第一改性的间隙壁材料层时，不会对未被改性的所述间隙壁材料层造成过刻蚀。
之后，如图2F所示，进行第二等离子体注入，改性所述间隙壁材料层203a位于所述开口20底部的部分，形成第二改性的间隙壁材料层。
其中，该第二等离子体注入沿与所述半导体衬底200的表面垂直的方向进行，其改性所述间隙壁材料层203a位于所述开口20底部的部分，也即在开口底部暴露出的部分，以形成第二改性的间隙壁材料层，在本步骤中，还可能会改性位于核202侧壁上的上部的部分间隙壁材料层。
示例性地，所述第二等离子体注入所使用的等离子体包括H2和/或He的轻离子，也可以为其他任何能够使间隙壁材料层发生改性的等离子体。
进一步，所述H2或He等离子体的产生方法可以选用本领域常用的方法，例如在本发明的一实施例中选用H2或He气体作为工作气体，然后在所述等离子体源中进行等离子化，选用H2或He等离子体处理所述腔室时所述离子体处理的压力为1torr-7torr，可选为torr2-5torr，所述H2或He的流速为300sccm-4000sccm，可选为500sccm-800sccm，偏压功率(Bias power)为10w-2000w，例如将所述偏压功率(Bias power)设置为10w以上，产生等离子体以对所述间隙壁材料层进行处理。
在该步骤中处理时间为50s～3600s，可选为50s～1000s，本领域技术人员可以根据实际需要进行选择。
其中，可根据需要改性的间隙壁材料层的厚度合理设定功率和处理时间，一般情况下，功率越大，处理时间越长，被改性的间隙壁材料层的厚度越大。
随后，如图2G所示，蚀刻去除所述第二改性的间隙壁材料层，从而实现去除所述间隙壁材料层位于所述半导体衬底表面上的部分，也即去除所述间隙壁材料层位于所述开口底部的部分，而在所述核202的侧壁上形成间隙壁203。
较佳地，使用湿法刻蚀的方法去除所述第二改性的间隙壁材料层，其中，在湿法刻蚀的过程中，第二改性的间隙壁材料层相对未改性的间隙壁材料层具有高的蚀刻选择比，因此在第二改性的间隙材料层被全部蚀刻去除后，然后会保留位于核侧壁上的未被改性的间隙壁材料层，而形成最终的间隙壁203。
该步骤中使用稀释的氢氟酸DHF(其中包括HF以及H2O)选择性刻蚀去除所述第二改性的间隙壁材料层，其中，所述DHF的浓度并没严格限制，在本发明中HF:H2O的体积比的范围可以为1:1000～1:2。
由于对需要被去除的间隙壁材料层进行了改性，因此，在蚀刻过程中可很好的控制对于其下方的膜层例如蚀刻停止层201的过蚀刻，可使蚀刻停止层201的蚀刻量(也即损失量)小于100埃，因此，减少了对蚀刻停止层201的消耗，保证了作为掩膜的间隙壁的对称性，且形成的间隙壁203具有规则的方形轮廓，进而可以保证图形转移的质量。
随后，如图2H所示，去除所述核202。
可具体的根据核202所使用的材料，选择合适的去除方法，示例性地，核202的材料为多晶硅时，使用无机碱或者有机碱溶液作为蚀刻剂，无机碱可以为KOH、NaOH、NH4OH等，有机碱可以为四甲基氢氧化铵(TMAH)溶液或EDP(包括乙二胺、对苯二酚和水)等。
最后，还包括以所述间隙壁203为掩膜，刻蚀所述蚀刻停止层以及目标材料层，以将所述间隙壁的图案转移至所述目标材料层的步骤。具体的蚀刻方法可以为干法蚀刻或者湿法蚀刻，在此不做赘述。
至此完成了对本发明的半导体器件的制造方法的介绍，对于完整的器件制作还需要其他的工艺步骤，在此不做赘述。
综上所述，根据本发明的制造方法，使用等离子体注入和牺牲材料层改性部分间隙壁材料层，并选择性的去除改性的部分，因此可以获得顶部图案均匀的间隙壁，并增大了工艺窗口，改善了奇数-偶数(Even-odd)性能，最终提高了器件的良率和性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成若干间隔排列的核；
形成间隙壁材料层，以覆盖所述核以及所述半导体衬底，且使相邻所述核之间的所述间隙壁材料层围成开口；
形成牺牲材料层，以填充所述开口；
进行第一等离子体注入，以改性位于所述核顶面上的所述间隙壁材料层，形成第一改性的间隙壁材料层；
去除所述牺牲材料层以及所述第一改性的间隙壁材料层；
去除所述间隙壁材料层位于所述开口底部的部分，以在所述核的侧壁上形成间隙壁；
去除所述核。
2.如权利要求1所述的制造方法，其特征在于，去除所述间隙壁材料层位于所述开口底部的部分的步骤，包括以下步骤：
进行第二等离子体注入，以改性所述间隙壁材料层位于所述开口底部的部分，形成第二改性的间隙壁材料层；
刻蚀去除所述第二改性的间隙壁材料层。
3.如权利要求1所述的制造方法，其特征在于，所述第一等离子体注入所使用的等离子体包括H2和/或He的轻离子。
4.如权利要求2所述的制造方法，其特征在于，所述第二等离子体处理所使用的等离子体包括H2和/或He的轻离子。
5.如权利要求1所述的制造方法，其特征在于，形成所述牺牲材料层的步骤包括以下步骤：
沉积牺牲材料层，以覆盖所述间隙壁材料层；
平坦化所述牺牲材料层，停止于所述间隙壁材料层的顶面上。
6.如权利要求1所述的制造方法，其特征在于，在形成所述核之前，还包括在所述半导体衬底的表面上形成刻蚀停止层的步骤。
7.如权利要求1所述的制造方法，其特征在于，所述间隙壁材料层的材料包括氮化物。
8.如权利要求1所述的制造方法，其特征在于，所述间隙壁材料层的厚度范围为100埃～300埃。
9.如权利要求1所述的制造方法，其特征在于，所述牺牲材料层的材料包括底部抗反射涂层、碳和有机分布层中的一种或几种。
10.如权利要求1所述的制造方法，其特征在于，使用稀释的氢氟酸溶液去除所述第一改性的间隙壁材料层。
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