KR101671464B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 셀 영역 및 주변 회로 영역을 포함하는 하부막을 형성하는 것, 하부막 상에 제 1 희생막을 형성하되, 제 1 희생막은 셀 영역에서 트렌치들을 갖는 것, 제 1 희생막 상에 제 2 희생 패턴을 형성하되, 제 2 희생 패턴은 주변 회로 영역에서 제 1 희생막의 상면을 덮으며, 셀 영역에서 트렌치들을 가로지르는 라인 앤 스페이스 패턴들을 갖는 것 및 제 1 희생막을 패터닝하여, 제 2 희생 패턴들 사이에 노출된 트렌치들에 국소적으로 상부 개구부들을 형성하는 것을 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 탄소를 포함하는 물질로 이루어진 마스크 구조체를 이용하여 미세 패턴을 갖는 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 소자는 반도체 집적회로(IC)를 구현하는 미세 패턴들을 포함한다. 반도체 소자를 구성하는 패턴들은, 패턴을 형성하기 위한 소정의 하부막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 마스크로 이용하여 하부막을 식각함으로써 형성될 수 있다.
한편, 반도체 소자의 디자인 룰(design rule)이 급격히 감소함에 따라, 포토레지스트 패턴의 종횡비(aspect ratio)가 증가하여 포토레지스트 패턴들의 쓰러짐이 발생할 수 있다. 포토레지스트 패턴들의 쓰러짐을 방지하면서 미세한 선폭을 가질 수 있도록 포토레지스트 패턴들의 두께가 감소되고 있다. 이로 인해, 패턴들을 형성하기 위한 하부막을 식각하여 종횡비가 큰 미세 패턴들을 형성할 때, 포토레지스트 패턴이 마스크로서의 충분한 역할을 할 수 없다. 따라서, 포토레지스트 패턴 대신 마스크 역할을 할 수 있는 하드 마스크를 이용하여 미세 패턴들을 형성할 수 있다.
본원 발명이 해결하고자 하는 과제는 고집적도의 미세 패턴들을 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 셀 영역 및 주변 회로 영역을 포함하는 하부막을 형성하는 것, 하부막 상에 제 1 희생막을 형성하되, 제 1 희생막은 셀 영역에서 트렌치들을 갖는 것, 제 1 희생막 상에 제 2 희생 패턴을 형성하되, 제 2 희생 패턴은 주변 회로 영역에서 제 1 희생막의 상면을 덮으며, 셀 영역에서 트렌치들을 가로지르는 라인 앤 스페이스 패턴들을 갖는 것 및 제 1 희생막을 패터닝하여, 제 2 희생 패턴들 사이에 노출된 트렌치들에 국소적으로 상부 개구부들을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 셀 영역 및 주변 회로 영역을 포함하는 하부막 상에, 제 1 희생막을 형성하는 것, 셀 영역의 제 1 희생막 상에 제 1 마스크 패턴들을 형성하는 것, 제 1 마스크 패턴들을 이용하여 제 1 희생막을 패터닝함으로써, 셀 영역의 제 1 희생막에 트렌치들을 형성하는 것, 주변 회로 영역의 제 1 희생막을 덮으며, 트렌치의 일부분들을 채우면서 제 1 마스크 패턴들을 가로지르는 제 2 희생 패턴들을 형성하는 것 및 제 1 마스크 패턴들 및 제 2 희생 패턴들을 이용하여 제 1 희생막을 패터닝함으로써, 트렌치들 내에서 하부막을 노출시키는 상부 개구부들을 정의하는 제 1 희생 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 따르면, 탄소를 주성분으로 하는 물질로 형성된 마스크 구조체를 이용하여 약 6:1 내지 16:1의 종횡비를 갖는 홀들을 형성할 수 있다. 또한, 미세한 홀들은 약 10nm 내지 40nm의 폭을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역을 나타내는 평면도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타내는 도면들이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서, 반도체 소자는 동일 종류의 반도체 소자로만 구성될 수도 있고, 하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 반도체 소자들로 구성된 SOC(System On Chip)와 같은 단일 칩 데이터 처리 소자일 수도 있다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역을 나타내는 평면도이다. 도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타내는 도면들이다.
도 1 및 도 2를 참조하면, 메모리 셀들이 집적된 셀 영역(CELL)과, 메모리 셀들을 제어하는 주변 회로들이 집적된 주변회로 영역(PERI)을 포함하는 기판(100)이 제공된다.
기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
셀 영역(CELL)의 기판(100) 상에는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase change RAM), RRAM(Resistance RAM), MRAM(Magnetic RAM), FRAM(Ferroelectric RAM) 및 플래시(Flash) 메모리 등의 고집적 반도체 메모리 소자가 형성될 수 있다. 일 실시예에서는, 셀 영역(CELL)의 기판(100) 상에 DRAM 소자가 형성되는 것을 예로 들어 설명한다. 다른 실시예에 따르면, 기판(100) 상에 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, CPU 또는 DSP 등의 프로세서가 형성될 수도 있다.
상세하게, 셀 영역(CELL)의 기판(100)에는 워드 라인들(WL) 및 워드 라인들(WL)을 가로지르는 비트 라인들(BL)이 형성될 수 있으며, 워드 라인(WL)을 게이트 전극으로 이용하는 모스 트랜지스터들이 형성될 수 있다.
일 실시예에 따르면, 셀 영역(CELL)의 기판(100)에는 리세스 영역들이 형성될 수 있다. 리세스 영역들은 기판(100)의 표면으로부터 소정 깊이 리세스되고, 활성 영역을 가로지르도록 배치될 수 있다. 리세스 영역 내에는 게이트 절연막(111)을 개재하여 워드 라인들(WL)이 형성되며, 워드 라인들(WL)은 리세스 영역 내에 매립될 수 있다. 즉, 워드 라인들(WL)의 상면이 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다. 그리고, 워드 라인이 형성된 리세스 영역에는 절연 물질이 채워질 수 있다. 워드 라인들(WL) 양측의 활성 영역에는 소오스 및 드레인 영역들(101)이 형성될 수 있다. 소오스 및 드레인 영역들(101)은 불순물이 도핑된 불순물 영역일 수 있다. 또한, 소오스 및 드레인 영역들(101)은 불순물이 도핑된 에피택셜층일 수 있으며, 에피택셜층은 기판(100) 표면 위로 융기(elevated)될 수도 있다. 이와 같이, 워드 라인들(WL) 및 소오스 및 드레인 영역들(101)을 형성함에 따라 기판(100)에는 복수개의 전계 효과 트랜지스터들이 형성될 수 있다.
워드 라인들(WL)이 형성된 기판(100) 상에는, 워드 라인들(WL)을 가로지르는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 기판(100) 상에 절연막을 개재하여 형성될 수 있으며, 활성 영역(ACT)과 비트 라인(BL) 사이에는 소오스 및 드레인 영역들(101)과 비트 라인(BL)을 전기적으로 연결하는 도전 패턴들(113)이 형성될 수 있다.
한편, 주변회로 영역(PERI)의 기판(100) 상에는 주변 게이트 전극(PG)이 형성될 수 있다. 주변 게이트 전극(PG)은 게이트 절연막, 게이트 도전 패턴 및 캐핑막이 차례로 적층된 구조를 가질 수 있다. 주변 게이트 전극(PG) 양측에는 측벽 스페이서들이 형성될 수 있다. 또한, 주변 게이트 전극(PG) 양측의 활성 영역에는 소오스 및 드레인 영역들(101)이 형성될 수 있다.
워드 라인들(WL), 비트 라인들(BL) 및 주변 게이트 전극들(PG)이 형성된 기판(100) 상에는 제 1 층간 절연막(120)이 형성될 수 있다. 제 1 층간 절연막(120)은 절연 물질을 증착하여 형성될 수 있으며, 증착된 후 상부가 평탄화될 수 있다. 제 1 층간 절연막(120)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 제 1 층간 절연막(120)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
한편, 제 1 층간 절연막(120)을 형성하기 전에, 비트 라인들(BL) 및 주변 게이트 전극들(PG)이 형성된 기판(100)을 컨포말하게 덮는 식각 정지막(115)이 형성될 수도 있다. 식각 정지막(115)은 제 1 층간 절연막(120)을 식각하는 동안에 식각 선택비를 갖는 물질로 형성될 수 있으며, 예를 들어, 식각 정지막(115)은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
이어서, 제 1 층간 절연막(120)에 미세 패턴인 콘택 홀들을 형성하는 공정을 수행한다. 일 실시예에서, 콘택 홀들을 형성하는 것은, 탄소를 포함하는 물질로 이루어진 마스크 구조체를 제 1 층간 절연막(120) 상에 형성하고, 마스크 구조체를 이용하여 제 1 층간 절연막(120)을 패터닝하는 것을 포함한다. 이하, 도 3 내지 도 9를 참조하여, 마스크 구조체를 이용하여 콘택 홀들을 형성하는 방법에 대해 상세히 설명한다.
도 3을 참조하면, 제 1 층간 절연막(120) 상에 제 1 희생막(130)을 형성한다.
제 1 희생막(130)은 제 1 층간 절연막(120) 식각하는 공정에서 제 1 층간 절연막(120)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 제 1 희생막(130)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 제 1 희생막(130)은 제 1 희생막(130)을 구성하는 화합물의 총 중량을 기준으로 약 80 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다. 또한, 제 1 희생막(130)은 화학 기상 증착(chemical vapor deposition) 방법을 이용하여 제 1 층간 절연막(120) 상에 증착될 수 있으며, 약 1000 ∼ 10000Å의 두께를 가질 수 있다. 일 실시예에 따르면, 제 1 희생막(130)은 화학 기상 증착 방법으로 이용하여 형성된 비정질 탄소층(amorphous carbon layer)일 수 있다.
계속해서, 도 3을 참조하면, 제 1 희생막(130) 상에 트렌치들을 형성하기 위한 제 1 마스크 패턴들(142)을 형성한다. 일 실시예에 따르면, 제 1 마스크 패턴들(142)은 셀 영역(CELL)의 제 1 희생막(130) 상에서 워드 라인들(WL) 또는 비트 라인들(BL)과 평행할 수 있다. 일 실시예에서, 제 1 마스크 패턴들(142)은 비트 라인(BL)과 평행하게 형성될 수 있다. 또한, 제 1 마스크 패턴들(142)은 비트 라인들(BL)과 동일한 수직선 상에 배치될 수 있다. 즉, 평면적으로 제 1 마스크 패턴들(142)은 비트 라인(BL)과 중첩될 수 있다. 한편, 이 실시예에 따르면, 제 1 마스크 패턴들(142)은 주변회로 영역(PERI)의 제 1 희생막(130) 전면을 노출시킬 수 있다. 이와 같은 제 1 마스크 패턴들(142)은 제 1 희생막(130)을 식각하는 공정에서 제 1 희생막(130)에 대해 약 10:1 이상의 식각 선택비를 갖는 물질로 형성될 수 있다. 이에 따라, 제 1 희생막(130)을 식각하는 식각 공정에서 제 1 희생막(130)의 식각 속도가 제 1 마스크 패턴들(142)의 식각 속도보다 빠를 수 있다.
보다 상세하게, 제 1 마스크 패턴들(142)을 형성하는 것은, 제 1 희생막(130) 상에 제 1 마스크층을 형성하는 것, 제 1 마스크층 상에 제 1 포토레지스트 패턴들(154)을 형성하는 것, 제 1 포토레지스트 패턴들(154)을 이용하여 제 1 마스크층을 식각하는 것을 포함한다. 또한, 제 1 마스크층과 제 1 포토레지스트 패턴(154) 사이에는 제 1 반사 방지 패턴(152)이 형성될 수 있다.
제 1 마스크층은 제 1 희생막(130)을 식각하는 공정에서 제 1 희생막(130)에 대해 약 10:1 이상의 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 마스크층은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 또한, 제 1 마스크층은 화학기상증착 공정과 같은 증착 방법 또는 스핀 코팅 방법을 이용하여 형성될 수 있다. 제 1 마스크층의 두께는 제 1 희생막(130)의 두께의 약 0.1 내지 0.5배일 수 있다. 예를 들어, 제 1 마스크층은 화학기상증착 방법을 이용하여 제 1 희생막(130) 상에 약 300 내지 600Å의 두께로 증착될 수 있다.
제 1 포토레지스트 패턴들(154)은, 제 1 마스크층 상에 레지스트 물질을 도포하여 제 1 포토레지스트층을 형성하고, 제 1 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 일 실시예에 다르면, 셀 영역(CELL)의 제 1 포토레지스트층에 라인 앤 스페이스(line and space) 패턴을 형성하기 위한 포토리소그래피 공정이 수행될 수 있다. 또한, 포토리소그래피 공정시, 불화크립톤(KrF) 레이저, 불화아르곤(ArF) 레이저, 불소(F2) 레이저 또는 EUV(extreme ultraviolet)를 이용하는 노광 공정이 수행될 수 있다. 한편, 제 1 포토레지스트 패턴들(154)은 라인 형태 대신 홀 형상의 개구들을 가질 수도 있다.
제 1 반사 방지 패턴(152)은, 제 1 마스크층에 대해 식각 선택비를 가지며, 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 제 1 반사 방지 패턴(152)은 유기 화합물 또는 무기 화합물로 이루어질 수 있다. 일 실시예에 따르면, 제 1 반사 방지 패턴(152)은 포토레지스트와 그 식각 특성이 유사한 유기 물질로 형성될 수 있다. 이러한 제 1 반사 방지 패턴(152)을 형성하는 것은, 스핀 온 코팅 방법을 이용하여 제 1 마스크층 상에 제 1 반사 방지막을 코팅하는 것, 코팅된 제 1 반사 방지막을 경화시키는 베이크(bake)하는 것, 및 제 1 포토레지스트 패턴들(154)을 이용하여 식각하는 것을 포함한다. 이와 같이, 제 1 마스크층과 제 1 포토레지스트 패턴들(154) 사이에 제 1 반사 방지 패턴들(152)막을 형성함으로써, 제 1 포토레지스트 패턴들(154)을 형성하는 포토리소그래피 공정시 포토레지스트층에 조사되는 빛의 반사 및 산란에 의해 의해 제 1 포토레지스트 패턴(154)의 선폭이 변동되는 것을 방지할 수 있다.
다음으로, 제 1 포토레지스트 패턴들(154) 및 제 1 반사 방지 패턴들(152)을 이용하여 제 1 희생막(130) 상의 제 1 마스크층을 식각한다. 이에 따라, 소정 간격 이격되어 배치되며 서로 평행하는 라인 형태의 제 1 마스크 패턴들(142)이 제 1 희생막(130) 상에 형성될 수 있다. 일 실시예에 따르면, 제 1 마스크 패턴들(142) 사이의 간격은 제 1 마스크 패턴들(142)의 폭보다 클 수 있다. 다른 실시예에 따르면, 제 1 마스크 패턴들(142) 사이의 간격은 제 1 마스크 패턴들(142)의 폭의 약 2배 이하일 수 있다.
도 4를 참조하면, 제 1 마스크 패턴들(142)을 이용하여 제 1 희생막(130)의 일부분을 식각함으로써, 제 1 희생막(130)에 트렌치들(T)을 형성한다.
제 1 희생막(130)에 트렌치들(T)을 형성함에 따라, 제 1 마스크 패턴들(142)에 의해 노출된 제 1 희생막(130)의 상면이 리세스될 수 있다.
일 실시예에서, 트렌치들(T)은 라인 형태를 가질 수 있으며, 트렌치(T)의 폭은 제 1 마스크 패턴(142)의 폭보다 클 수 있다. 다시 말해, 트렌치들 사이의 간격은 트렌치들의 폭보다 작을 수 있다. 예를 들어, 트렌치(T)의 폭은 제 1 마스크 패턴(142)의 폭의 약 2배 이상일 수 있다. 트렌치(T)의 깊이는 제 1 마스크 패턴(142)의 두께와 같거나 클 수 있으며, 예를 들어, 약 200 내지 300 Å일 수 있다. 한편, 주변 회로 영역(PERI)에는 제 1 마스크 패턴들(142)이 위치하지 않으므로, 주변 회로 영역(PERI)을 덮는 제 1 희생막(130)의 상면이 리세스될 수 있다. 다른 실시예에 따르면, 제 1 마스크 패턴들(142)을 이용하여 제 1 희생막(130)을 식각하는 공정은, 제 1 층간 절연막(120)이 노출될 때까지 수행될 수도 있다. 이에 따라, 셀 영역(CELL)의 제 1 층간 절연막(120) 상에 비트 라인들(BL)과 실질적으로 평행한 라인 형태의 제 1 희생 패턴들(미도시)이 형성될 수도 있다.
트렌치들(T)을 형성하는 것은, 제 1 마스크 패턴들(142)을 식각 마스크로 이용하여, 제 1 희생막(130)의 일부분을 식각하는 것을 포함한다. 트렌치들(T)을 형성하기 위해 제 1 희생막(130)을 식각하는 공정은 에치백(etch back) 공정과 같은 이방성 식각 공정이 수행될 수 있다. 이 때, 플로린 계열의 식각 가스를 이용하여, 제 1 희생막(130)이 식각될 수 있다. 상세하게, 제 1 희생막(130)을 이방성 식각하는 공정은 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 이용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다. 또한, 플로린 계열의 식각 가스와 함께 공급되는 O2- 가스는 식각 공정 중에 발생되는 폴리머 부산물을 제거할 수 있으며, Ar 가스는 캐리어 가스로서 이온 충돌을 발생시킨다. 또한, 제 1 희생막(130)을 건식 식각하는 공정은 약 50V 내지 200V의 DC 전압 조건, 약 60℃ 이하의 온도 조건 및 약 2000sccm 이하의 유량 조건에서 수행될 수 있다. 일 실시예에 따르면, 제 1 희생막(130)을 건식 식각하는 공정은 식각 가스의 플라즈마를 발생시켜 플라즈마 분위기에서 식각될 수 있다. 예를 들어, 건식 플라즈마 식각 공정은 ICP(inductively coupled plasma) 방식 또는 이중 주파수 CCP(dual frequency capacitively coupled plasma) 방식의 플라즈마 식각 설비를 이용하여 수행될 수 있다.
한편, 제 1 희생막(130)에 트렌치들(T)을 형성하는 동안, 제 1 마스크 패턴들(142) 상의 제 1 포토레지스트 패턴들(154) 및 제 1 반사 방지 패턴들(152)이, 트렌치들(T)을 형성하는 식각 공정에 의해 제거될 수 있다.
도 5를 참조하면, 셀 영역(CELL) 및 주변 회로 영역(PERI) 상에서, 제 1 희생막(130)에 형성된 트렌치들(T)을 채우는 제 2 희생막(160)을 형성한다.
제 2 희생막(160)은 스핀-온-코팅(spin on coating) 방법을 이용하여 형성될 수 있으며, 제 1 층간 절연막(120) 및 제 1 마스크 패턴들(142)을 식각하는 공정에서 제 1 층간 절연막(120) 및 제 1 마스크 패턴들(142)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상세하게, 제 2 희생막(160)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 일 실시예에 따르면, 제 2 희생막(160)은, 제 2 희생막(160)을 구성하는 물질의 총 중량을 기준으로 약 80 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다. 일 실시예에 따르면, 제 2 희생막(160)은 제 1 마스크 패턴들(142) 상에 약 800Å 내지 1000Å의 두께로 코팅한 후, 약 100 ∼ 500℃의 온도 조건에서 약 30 ∼ 300초 동안 베이크(bake)하여 형성될 수 있다. 이 때, 베이크 공정은 서로 다른 온도 조건에서 1회 이상 수행될 수 있다.
제 2 희생막(160)은 제 1 희생막(130)에 형성된 트렌치들(T)을 채울 수 있으며, 스핀 온 코팅 방법에 의해 형성되므로 제 2 희생막(160)의 상면의 거칠기(roughness)가 작을 수 있다. 즉, 제 2 희생막(160)은 제 1 희생막(130)의 트렌치들(T)을 채우면서 실질적으로 평탄한 상면을 가질 수 있다. 이를 위해, 제 2 희생막(160)은 제 1 희생막(130)에 정의된 트렌치(T)의 깊이보다 두껍게 코팅될 수 있다. 예를 들어, 제 2 희생막(160)은 제 1 마스크 패턴들(142) 상에서 약 800Å 내지 1000Å의 두께를 가질 수 있다.
이와 같이, 트렌치들(T)이 형성된 제 1 희생막(130) 상에 스핀 온 코팅 방법을 이용하여 제 2 희생막(160)을 형성함에 따라, 트렌치들(T)이 형성된 제 1 희생막(130)의 프로파일에 영향을 받지 않고 평탄한 상면을 갖는 막이 형성될 수 있다.
계속해서 도 5를 참조하면, 제 2 희생막(160)의 평탄한 상면에 제 2 마스크 패턴들(172)을 형성한다.
일 실시예에 따르면, 제 2 마스크 패턴들(172)은 셀 영역(CELL)의 제 2 희생막(160) 상에서 제 1 마스크 패턴들(142)을 가로질러 형성될 수 있다. 일 실시예에서, 제 2 마스크 패턴들(172)은 워드 라인들(WL)과 평행할 수 있다. 또한, 제 2 마스크 패턴(172)은 평면적으로 워드 라인들(WL)과 중첩될 수 있다. 즉, 셀 영역(CELL)에서 제 2 마스크 패턴들(172)은 서로 소정 간격 이격될 수 있으며, 제 2 마스크 패턴들(172) 사이의 간격은 제 2 마스크 패턴들(172)의 폭보다 크거나 동일할 수 있다. 예를 들어, 제 2 마스크 패턴들(172) 사이의 간격은 제 2 마스크 패턴들(172)의 폭의 약 2배 이하일 수 있다. 또한, 제 2 마스크 패턴들(172)의 폭은 리소그래피 공정에 의해 구현 가능한 최소 피처의 폭일 수 있다. 제 2 마스크 패턴들(172)의 피치는 제 1 마스크 패턴들(142)의 피치와 실질적으로 동일할 수 있다. 또한, 제 2 마스크 패턴들(172)의 폭이 제 1 마스크 패턴들(142)의 폭과 실질적으로 동일할 수 있다. 한편, 제 2 마스크 패턴들(172)은 주변회로 영역(PERI)의 제 2 희생막(160)의 전면을 덮을 수 있다. 즉, 주변회로 영역(PERI)에서 제 2 희생막(160)이 노출되지 않는다.
일 실시예에서, 제 2 마스크 패턴들(172)을 형성하는 것은, 제 2 희생막(160) 전면에 제 2 마스크층(미도시)을 형성하는 것 및 제 2 마스크층 상에 제 2 포토레지스트 패턴들(184)을 형성하여 제 2 마스크층을 패터닝하는 것을 포함한다. 나아가, 제 2 마스크층과 제 2 포토레지스트 패턴들(184) 사이에는 제 2 반사 방지 패턴(182)이 형성될 수 있다.
상세하게, 제 2 마스크층은 화학기상증착 공정과 같은 증착 방법을 이용하여 형성될 수 있으며, 제 1 및 제 2 희생막들(130, 160)을 식각하는 공정에서 제 1 및 제 2 희생막들(130, 160)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제 2 마스크층은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 일 실시예에 따르면, 제 2 마스크층은 제 1 마스크 패턴(142)과 동일한 물질로 형성될 수 있다. 이와 달리 제 2 마스크층은, 제 2 마스크층을 식각하는 동안 제 1 마스크 패턴(142)에 대해 식각 선택비를 갖는 물질로 형성될 수도 있다. 제 2 마스크층의 두께는 제 1 희생막(130)의 두께의 약 0.1 내지 0. 5배일 수 있다. 그리고, 제 2 마스크층의 두께는 제 1 마스크 패턴(142)의 두께와 동일하거나 작을 수 있다. 예를 들어, 제 2 마스크층은 화학기상증착 방법을 이용하여 제 1 희생막(130) 상에 약 200 내지 400Å의 두께로 증착될 수 있다.
일 실시예에서, 제 2 포토레지스트 패턴들(184)은 제 1 마스크 패턴들(142)을 가로지르는 라인 형태의 패턴들일 수 있다. 제 2 포토레지스트 패턴들(184)의 피치는 제 1 포토레지스트 패턴(154)의 피치와 실질적으로 동일할 수 있다. 이러한 제 2 포토레지스트 패턴들(184)은 제 2 마스크층 상에 레지스트 물질을 도포하여 제 2 포토레지스트층을 형성하고, 제 2 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 예를 들면, 제 2 포토레지스트 패턴(184)은 불화크립톤(KrF) 레이저, 불화아르곤(ArF) 레이저, 불소(F2) 레이저 또는 EUV (extreme ultraviolet)를 이용하는 노광 공정을 통해 형성될 수 있다.
제 2 반사 방지 패턴(182)은, 제 2 마스크층에 대해 식각 선택비를 가지며, 제 2 포토레지스트 패턴들(184)을 형성하기 위한 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 제 2 반사 방지 패턴(182)은 유기 화합물 또는 무기 화합물로 이루어질 수 있다. 일 실시예에 따르면, 제 2 반사 방지 패턴(182)은 포토레지스트와 그 식각 특성이 유사한 유기 물질로 형성될 수 있다. 이러한 제 2 반사 방지 패턴(182)을 형성하는 것은, 스핀 온 코팅 방법을 이용하여 제 2 마스크층 상에 제 2 반사 방지막을 코팅하는 것, 코팅된 제 2 반사 방지막을 경화시키는 베이크(bake)하는 것, 및 제 2 포토레지스트 패턴들(184)을 이용하여 식각하는 것을 포함한다. 이와 같이, 제 2 마스크층과 제 2 포토레지스트 패턴(184) 사이에는 제 2 반사 방지 패턴(182)이 형성됨에 따라, 제 2 포토레지스트 패턴들(184)을 형성하는 포토리소그래피 공정시 포토레지스트층에 조사되는 빛의 반사 및 산란에 의해 의해 제 2 포토레지스트 패턴(184)의 선폭이 변동되는 것을 방지할 수 있다.
이어서, 제 2 포토레지스트 패턴들(184) 및 제 2 반사 방지 패턴들(182)을 이용하여 제 2 마스크 패턴들(172)을 형성한다. 제 2 마스크 패턴들(172)은 제 2 희생막(160)이 노출될 때까지 제 2 마스크층을 이방성 식각함으로써 형성될 수 있다.
도 6을 참조하면, 제 2 마스크 패턴들(172)을 이용하여 제 1 하부막(130)이 노출되도록 제 2 희생막(160)을 패터닝함으로써, 제 2 희생 패턴들(162)이 형성될 수 있다. 구체적으로, 제 2 마스크 패턴들(172)을 이용하여 제 2 희생막(160)을 식각할 때, 도 6에 도시된 것처럼, 제 2 마스크 패턴들(172) 사이에서 제 1 마스크 패턴들(142)의 상면들이 노출될 수 있다. 또한, 제 2 마스크 패턴들(142) 사이에서 제 1 희생막(130)에 정의된 트렌치의 바닥면이 노출될 수 있다. 이와 같이 형성된 제 2 희생 패턴들(162)은 셀 영역(CELL)에서 제 1 희생막(130)에 형성된 트렌치들 및 제 1 마스크 패턴들(142)을 가로지를 수 있다. 그리고, 셀 영역(CELL)에서 제 2 희생 패턴들(162)의 간격은 제 1 마스크 패턴들(142)의 간격과 실질적으로 동일할 수 있다. 한편, 제 2 희생 패턴들(162)을 형성할 때, 주변 회로 영역(PERI) 상의 제 2 희생막(162)은 제 2 마스크 패턴(142)에 의해 덮여있으므로, 주변 회로 영역(PERI)의 제 1 희생막(130)은 노출되지 않고 제 2 희생막(162)에 의해 커버될 수 있다.
일 실시예에서, 제 2 희생막(160)을 식각하는 공정은 에치백(etch back) 공정과 같은 이방성 식각 공정이 수행될 수 있다. 이 때, 플로린 계열의 식각 가스를 이용함으로써, 탄소를 주성분으로 하는 제 2 희생막(160)을 식각할 수 있다. 상세하게, 제 2 희생막(160)을 이방성 식각하는 동안, 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 이용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다. 또한, 플로린 계열의 식각 가스와 함께 공급되는 O2 - 가스는 식각 공정 중에 발생되는 폴리머 부산물을 제거할 수 있으며, Ar 가스는 캐리어 가스로서 이온 충돌을 발생시킨다. 또한, 제 1 희생막(130)을 건식 식각하는 공정은 약 50V 내지 200V의 DC 전압 조건, 약 60℃ 이하의 온도 조건 및 약 2000sccm 이하의 유량 조건에서 수행될 수 있다. 또한, 일 실시예에 따르면, 제 2 희생막(160)을 건식 식각하는 공정은 식각 가스의 플라즈마를 발생시켜 플라즈마 분위기에서 식각될 수 있다. 예를 들어, 건식 플라즈마 식각 공정은 ICP(inductively coupled plasma) 방식 또는 이중 주파수 CCP(dual frequency capacitively coupled plasma) 방식의 플라즈마 식각 설비를 이용하여 수행될 수 있다.
한편, 제 2 포토레지스트 패턴들(184) 및 제 2 반사 방지 패턴들(182)은 제 2 희생막(160)을 식각하는 동안에 제거될 수 있다.
도 7을 참조하면, 제 1 및 제 2 마스크 패턴들(142, 172)을 이용하여 제 1 희생막(130)을 패터닝한다. 이에 따라 제 1 층간 절연막(120) 상에 제 1 희생 패턴(132)이 형성될 수 있다.
구체적으로, 제 1 희생 패턴(132)을 형성하는 것은, 제 1 및 제 2 마스크 패턴들(142, 172)에 의해 노출된 제 1 희생막(130)의 상면을 이방성 식각하는 것을 포함한다. 이와 같이 제 1 희생막(130)을 이방성 식각하면, 제 1 층간 절연막(120)을 노출시키는 상부 개구부들(UH)이 정의된 제 1 희생 패턴(132)이 형성될 수 있다. 일 실시예에 따르면, 제 1 희생 패턴(132)은 제 2 희생 패턴들(162)을 형성하는 식각 공정을 제 1 층간 절연막(120)이 노출될 때까지 연속적으로 수행하여 형성될 수도 있다.
제 1 희생 패턴들(132)을 형성하는 공정에서, 제 1 및 제 2 마스크 패턴들(142, 172)은 제 1 및 제 2 희생 패턴들(132, 162)에 대해 약 10: 1 이상의 높은 식각 선택비를 가질 수 있다. 이에 따라, 제 1 희생막(130)의 두께를 유지하면서 미세한 폭을 갖는 상부 개구부들(UH)이 형성될 수 있다. 즉, 얇은 두께의 제 1 및 제 2 마스크 패턴들(142, 172)을 이용하여 종횡비가 큰 상부 개구부들(UH)을 갖는 제 1 희생 패턴(132)을 형성할 수 있다.
또한, 제 1 및 제 2 마스크 패턴들(142, 172)은 제 1 및 제 2 희생 패턴들(132, 164)에 대해 약 10: 1 이상의 높은 식각 선택비를 가지므로, 제 1 희생 패턴(132)을 형성할 때 인접한 상부 개구부들(UH)이 서로 연결되거나, 상부 개구부(UH)에 의해 제 1 층간 절연막(120)이 노출되지 않는 것을 방지할 수 있다.
이와 같이 제 1 희생 패턴(132)을 형성한 후에는, 제 1 희생 패턴(132) 상에서 제 1 및 제 2 마스크 패턴들(142, 172) 및 제 2 희생 패턴들(162)을 제거하는 공정이 수행될 수 있다.
제 1 희생 패턴(132) 상에서, 제 1 및 제 2 마스크 패턴들(142, 172)은 건식 식각 또는 습식 식각 공정에 의해 제거될 수 있다. 이 때, 제 1 및 제 2 마스크 패턴들(142, 172)은 제 1 및 제 2 희생 패턴들(132, 162)에 대해 높은 식각 선택비를 가지므로, 제 1 및 제 2 희생 패턴들(132, 162) 상에서 제 1 및 제 2 마스크 패턴들(142, 172)을 선택적으로 제거할 수 있다. 그리고, 제 1 및 제 2 마스크 패턴들(142, 172)이 동일한 물질로 형성된 경우, 식각 공정에 의해 제 1 및 제 2 마스크 패턴들(142, 172)이 동시에 식각될 수 있다. 또한, 제 1 및 제 2 마스크 패턴들(142, 172)을 제거하는 동안, 제 1 및 제 2 희생 패턴들(132, 162)에 의해 노출된 제 1 층간 절연막(120) 일부분이 식각될 수도 있다.
한편, 일 실시예에 따르면, 제 1 및 제 2 마스크 패턴들(142, 172)을 제거할 때, 제 1 마스크 패턴(142)과 제 2 마스크 패턴(172) 사이에 제 2 희생 패턴(162)이 위치하므로, 제 2 희생 패턴(162) 아래에 제 1 마스크 패턴들의 일부분들(144)이 국소적으로 잔류할 수 있다.
계속해서, 셀 영역(CELL) 및 주변 회로 영역(PERI)을 덮는 제 2 희생 패턴들(162)을 제거하는 공정과, 제 2 희생 패턴들(162) 아래에 국소적으로 잔류하는 제 1 마스크 패턴들의 일부분들(144)을 제거하는 공정이 순차적으로 수행될 수 있다. 이에 따라, 제 1 층간 절연막(120) 상에는 도 8에 도시된 것처럼, 하부 콘택 홀들(LH)이 정의된 제 1 희생 패턴(132)이 형성될 수 있다.
상세하게, 제 1 희생 패턴(132)은, 워드 라인들(WL)과 실질적으로 평행한 제 1 부분들(132a)과 비트 라인들(BL)과 실질적으로 평행한 제 2 부분들(132b)을 포함한다. 여기서, 제 2 부분들(132b)의 상면은 제 1 부분들(132a)의 상면보다 위에 위치할 수 있다. 다시 말해, 제 1 부분(32a)과 제 2 부분(32b) 사이에 높이 차가 존재할 수 있다. 또한, 제 1 희생 패턴(132)의 제 1 부분들(132a) 상에 제 2 희생 패턴(164)이 위치할 수 있다. 여기서, 제 2 희생 패턴(164)의 높이는 제 1 부분들과 제 2 부분들 간의 높이 차보다 클 수 있다. 이에 따라, 제 2 희생 패턴(164)의 상면이 제 1 희생 패턴(132)의 제 1 부분(32a)의 상면보다 위에 위치할 수 있다.
도 9를 참조하면, 제 1 희생 패턴(132)을 식각 마스크로 이용하여 제 1 층간 절연막(120)을 패터닝한다. 제 1 층간 절연막(120)을 패터닝할 때, 탄소를 주성분으로 하는 제 1 희생 패턴(132)은 식각 내성 또는 식각 선택성이 우수하므로, 제 1 층간 절연막(120)을 식각할 때 제 1 희생 패턴(132)이 쓰러지거나, 두께가 감소되는 것이 억제될 수 있다. 이에 따라, 상부 개구부들(UH)이 정의된 제 1 희생 패턴(132)을 이용하여 미세 선폭을 가지며 종횡비가 큰 하부 콘택 홀들(LH)을 안정적으로 형성할 수 있다.
제 1 층간 절연막(120)을 패터닝함에 따라, 제 1 희생 패턴(132)에 형성된 상부 개구부들(UH)이 제 1 층간 절연막(120)에 전사됨으로써, 제 1 층간 절연막(120) 하부 콘택 홀들(LH)이 형성될 수 있다.
상세하게, 제 1 층간 절연 패턴(122)은 도 9에 도시된 것처럼, 매트릭스 형태로 배열된 하부 콘택 홀들(LH)을 가질 수 있다. 즉, 격자(또는 그물망) 형상의 상면을 갖는 제 1 층간 절연 패턴(122)이 형성될 수 있다. 상세하게, 제 1 층간 절연 패턴(122)은 일 방향(y축 방향)으로 연장되는 제 1 부분들(122a)과, 제 1 부분들(122a) 사이에서 서로 이격되어 국소적으로 배치되는 제 2 부분들(122b)을 포함할 수 있다. 또한, 일 실시예에 따르면, 제 1 층간 절연 패턴(122)에 정의된 하부 콘택 홀들(LH)은 기판(100) 내에 형성된 소오스 및 드레인 영역들(101)을 노출시킬 수 있다.
이와 같이, 탄소를 주성분으로 하는 물질로 이루어진 제 1 희생 패턴(132)을 이용함으로써, 약 2:1 내지 16:1의 종횡비를 갖는 하부 콘택 홀들(LH)이 제 1 층간 절연막(120)에 형성될 수도 있다. 또한, 일 실시예에서 하부 콘택 홀들(LH)은 약 10nm 내지 40nm의 폭을 가질 수 있다. 나아가, 하부 콘택 홀들(LH)의 폭은 워드 라인들(WL) 또는 비트 라인들(BL)의 선폭보다 작을 수 있다.
그리고, 제 1 층간 절연막(120)에 형성되는 하부 콘택 홀들(LH)의 평면적은 제 1 및 제 2 마스크 패턴들(도 6의 142, 172)의 피치와 선폭에 따라 달라질 수 있다. 일 실시예에 따르면, 도 3 및 도 5에서, 제 1 및 제 2 마스크 패턴들(142, 172)의 피치와 선폭이 실질적으로 동일할 수 있다. 이와 달리, 제 1 마스크 패턴들(142)의 피치와 선폭은 제 2 마스크 패턴들(172)의 피치와 선폭과 다를 수 있다.
이와 같이 제 1 층간 절연 패턴(122)을 형성한 후에, 제 1 희생 패턴(132)은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
도 10을 참조하면, 제 1 층간 절연 패턴(122)의 하부 콘택 홀들(LH) 내에 소오스 및 드레인 영역들(101)과 접속되는 콘택 플러그들(BC)을 형성한다.
콘택 플러그들(BC)은 제 1 층간 절연 패턴(122) 상에 하부 콘택 홀(LH)을 채우는 도전막을 증착하고, 도전막을 평탄화함으로써 형성될 수 있다. 콘택 플러그(BC)는 불순물이 도핑된 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.
이와 같이 하부 콘택 홀들(LH) 내에 형성되는 콘택 플러그들(BC)은 워드 라인들(WL) 또는 비트 라인들(BL)의 선폭보다 작은 폭을 가질 수 있다. 그리고, 콘택 플러그들(BC)은 비트 라인들(BL)의 측벽 부분에 형성되는 식각 정지막(115) 및 측벽 절연막들과 이격될 수 있다. 예를 들어, 일 실시예에서 형성되는 콘택 플러그들(BC)은 평균적으로 약 10nm 내지 40nm의 폭을 가질 수 있다. 또한, 콘택 플러그들(BC)은 약 4:1 내지 16:1의 종횡비를 가질 수 있다.
이어서 도 11을 참조하면, 반도체 메모리 소자(예를 들어, DRAM 소자)의 캐패시터가 각각의 콘택 플러그들(BC) 상부에 형성될 수 있다.
구체적으로, 캐패시터는 스토리지 전극(232), 유전막(미도시) 및 상부 전극(미도시)으로 구성될 수 있으며, 캐패시터의 스토리지 전극(232)이 콘택 플러그들(BC) 각각의 상부에 형성될 수 있다. 스토리지 전극(232)은 내부에 공간을 갖는 실린더 형태로 형성될 수 있다.
이와 같은 스토리지 전극(232)을 형성하는 것은, 콘택 플러그들(BC)이 형성된 제 1 층간 절연 패턴(122) 상에 콘택 플러그(BC)의 상면을 노출시키는 스토리지 홀들(미도시)이 정의된 몰드막(미도시)을 형성하는 것과, 상기 스토리지 홀들 내에 도전막을 컨포말하게 증착하여 스토리지 전극들(232)을 형성하는 것과, 스토리지 전극들(232)의 측벽들을 연결하여 스토리지 전극들(232) 쓰러짐을 방지하는 지지 패턴(216')을 형성하는 것과, 몰드막을 제거하는 것을 포함한다. 여기서, 스토리지 홀들(미도시)이 정의된 몰드막(미도시)은 도 2 내지 도 9에 도시된 것처럼, 층간 절연막(도 2의 120)에 하부 콘택 홀들(LH)들을 형성하는 방법과 실질적으로 동일할 수 있다. 즉, 탄소를 주성분으로 하는 물질로 형성된 마스크 구조체를 이용하여 스토리지 홀들(미도시)이 정의된 몰드막(미도시)이 형성될 수 있다.
스토리지 전극들을 형성한 후에는, 유전막(미도시) 및 상부 전극(미도시)이 차례로 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 셀 영역 및 주변 회로 영역을 포함하는 하부막을 형성하는 것;
상기 하부막 상에 제 1 희생막을 형성하되, 상기 제 1 희생막은 상기 셀 영역에서 트렌치들을 갖는 것;
상기 제 1 희생막 상에 제 2 희생 패턴을 형성하되, 상기 제 2 희생 패턴은 상기 주변 회로 영역에서 상기 제 1 희생막의 상면을 덮으며, 상기 셀 영역에서 상기 트렌치들을 가로지르는 라인 앤 스페이스 패턴들을 갖는 것; 및
상기 제 1 희생막을 패터닝하여, 상기 제 2 희생 패턴들 사이에 노출된 상기 트렌치들에 국소적으로 상부 개구부들을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 희생 패턴들은 탄소를 포함하는 물질로 형성되는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 희생막을 형성하는 것은,
상기 셀 영역의 상기 제 1 희생막 상에 제 1 마스크 패턴들을 형성하는 것;
상기 제 1 마스크 패턴들을 이용하여 상기 제 1 희생막을 패터닝함으로써 상기 트렌치들을 형성하는 것을 포함하는 포함하는 반도체 소자의 제조 방법. - 제 3 항에 있어서,
상기 제 1 희생막은 화학기상증착 기술을 사용하여 형성되는 비정질 탄소층으로 이루어진 반도체 소자의 제조 방법. - 제 3 항에 있어서,
상기 하부막은 상기 셀 영역에 워드 라인들 및 상기 워드 라인들을 가로지르는 비트 라인들을 포함하며,
상기 제 1 마스크 패턴들은 상기 워드 라인들 또는 상기 비트 라인들을 가로지르는 반도체 소자의 제조 방법. - 제 3 항에 있어서,
상기 제 2 희생 패턴들을 형성하는 것은,
상기 제 1 희생막 상에 상기 트렌치들을 채우는 제 2 희생막을 형성하는 것;
상기 셀 영역의 상기 제 2 희생막 상에 상기 트렌치들을 가로지르는 제 2 마스크 패턴들을 형성하는 것; 및
상기 제 2 마스크 패턴들을 이용하여 상기 제 1 희생막이 노출되도록 상기 제 2 희생막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법. - 제 6 항에 있어서,
상기 제 2 희생막은 스핀 코팅 기술을 사용하여 형성되고, 탄소를 포함하는 물질을 포함하는 반도체 소자의 제조 방법. - 제 6 항에 있어서,
상기 제 1 및 제 2 마스크 패턴들은 상기 제 1 희생막의 두께의 0.1배 내지 0.5배의 두께를 갖는 반도체 소자의 제조 방법. - 제 6 항에 있어서,
상기 제 1 및 제 2 마스크 패턴들은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 중에서 선택된 어느 하나로 이루어진 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 희생 패턴은 서로 평행한 제 1 부분들 및 인접하는 상기 제 1 부분들 사이에서 서로 이격된 제 2 부분들을 포함하는 상기 제 1 희생 패턴을 형성하는 것을 포함하되,
상기 제 1 희생 패턴의 상기 제 1 부분들은 상기 제 2 희생 패턴들 아래에 형성되는 반도체 소자의 제조 방법.
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