JP5330004B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体基板上に微細なパターンを形成することが可能な半導体装置の製造方法に関する。
例えば、半導体装置として集積度の高いメモリを製造する場合、メモリの微細化に伴い、現状のリソグラフィ技術の解像度の限界よりも微細なピッチを有するパターンを形成する方法が考えられている。このような形成方法の一例として、側壁転写プロセスという方法が知られている（例えば、特許文献１参照）。この側壁転写プロセスにおいては、まず、被加工膜の上に第１膜を形成した後、当該第１膜をエッチング処理しパターニングすることで被加工膜の上面を露出させる。
次いで、第１膜とエッチング選択性を有する第２膜を第１膜の上面および側面並びに被加工膜の露出上面に沿って成膜する。そして、第１膜の上面が露出するまで第２膜を異方性エッチングする。この後、芯材としての第１膜を除去することにより、第２膜によるパターンが形成される。
さて、上記した第２膜は、予め第１膜の側面に沿って成膜されるため、その上面が第１膜の側面上部からその外下側に向かって傾斜する非対称な形状に成形される。このため、隣接する２個のパターンの上端部の距離（スペースパターンの開口幅寸法）が狭いものと、広いものとが交互に存在するようになる。
このような形状のパターンをマスクとして、被加工膜をエッチングすると、マスクの上端部間の開口幅寸法が異なるため、マイクロローディング効果により例えばエッチングの深さに差ができてしまい、被加工膜の加工形状差が顕著になるという問題が発生する。
特開２００７−４３１５６号公報
本発明は、側壁転写プロセスによりパターンを形成するときに、被加工膜の加工形状差を抑制できるようにした半導体装置の製造方法を提供することを目的とする。
本発明の一態様の半導体装置の製造方法は、被加工膜上に第１膜を形成する第１の工程と、前記第１膜を細幅のパターンと太幅のスペースパターンにパターニングし前記被加工膜の上面を露出させる第２の工程と、前記第１膜の上面および側面並びに前記被加工膜の上面に沿って前記第１膜との間でエッチング選択性を有する第２膜を形成する第３の工程と、前記第２膜をエッチングすることで当該第２膜を前記第１膜の側面に沿って残留させながら前記第１膜の上面および前記被加工膜の上面を露出させる第４の工程と、前記第２膜に対して選択性を有する条件下で前記第１膜をエッチング処理することで前記第１膜の上端が前記第２膜の上端より低く、且つ、前記第１膜の上端が前記被加工膜の上面よりも高い位置になるように形成する第５の工程と、前記第１膜をエッチング処理した後、前記被加工膜との間で選択性を有する条件下で、上面の全面が上に凸となる湾曲形状で且つ幅方向ほぼ中央に最高位置の上端が位置するように前記第２膜の上部をエッチング処理する第６の工程と、前記第２膜の上部をエッチング処理した後、前記第１膜を除去処理する第７の工程と、前記第１膜を除去処理した後、前記第２膜をマスクとして前記被加工膜をエッチング処理する第８の工程とを備えたことを特徴としている。
本発明によれば、側壁転写プロセスによりパターンを形成するときに、被加工膜の加工形状差を抑制することができる。
本発明の第１実施形態を示すもので、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成図 メモリセル領域のレイアウトパターンを示す模式的な平面図 （ａ）は、図２中Ａ−Ａ線で示す部分のゲート電極構造を示す模式的な縦断面図、（ｂ）は、図２中Ｂ−Ｂ線で示す部分のゲート電極構造を示す模式的な縦断面図 要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１） 要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その２） 要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その３） 要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その４） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その５）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その１） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その６）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その２） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その７）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その３） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その８）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その４） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その９）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その５） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１０）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その６） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１１）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その７） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１２）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その８） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１３）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その９） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１４）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その１０） 本発明の第２実施形態を示すもので、（ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１５）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その１１） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１６）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その１２） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１７）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その１３） （ａ）は、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１８）、（ｂ）は、要部の一製造段階について図２中Ｂ−Ｂ線に沿う部分を模式的に示す縦断面図（その１４） 本発明の第３実施形態を示すもので、要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その１９） 要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その２０） 要部の一製造段階について図２中Ｃ−Ｃ線に沿う部分を模式的に示す縦断面図（その２１）
（第１実施形態）
以下、ＮＡＮＤ型のフラッシュメモリ装置の加工工程に適用した場合の本発明の第１実施形態について図１ないし図１７を参照しながら説明する。尚、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものとされている。
半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、メモリセルトランジスタＴｒｍが多数マトリクス状に形成されるメモリセルアレイＡｒを備えたメモリセル領域Ｍと、メモリセルトランジスタＴｒｍを駆動するための周辺回路（図示せず）を備えた周辺回路領域（図示せず）とから構成されている。
図１は、フラッシュメモリ装置におけるメモリセルアレイの一部の等価回路を示している。この図１に示すように、フラッシュメモリ装置１のメモリセルアレイＡｒ内には、ＮＡＮＤセルユニットＵＣが行列状に構成されている。このＮＡＮＤセルユニットＵＣは、２個（複数）の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これらの間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとから構成されている。
図１中、Ｘ方向（ワード線方向、チャネル幅方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、選択ゲート線ＳＧＬ２で共通接続されている。
図２は、メモリセル領域の一部のレイアウトパターンを示している。この図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断された活性領域（アクティブエリア）Ｓａに形成されている。選択ゲート線ＳＧＬ１と活性領域Ｓａとの平面的な交差領域には選択ゲート電極ＳＧＤが構成されている。選択ゲート線ＳＧＬ２と活性領域Ｓａとの平面的な交差領域には選択ゲート電極ＳＧＳが構成されている。ワード線ＷＬと活性領域Ｓａとの平面的な交差領域にはメモリセルゲート電極ＭＧが構成されている。
選択ゲート電極ＳＧＳのソース側にはソース線コンタクトＣＳが設けられており、当該ソース線コンタクトＣＳを介してソース線ＳＬ（図１参照）に電気的に接続されている。選択ゲート電極ＳＧＤのドレイン側にはビット線コンタクトＣＢが設けられており、当該ビット線コンタクトＣＢを介してＹ方向に延びるビット線ＢＬ（図１参照）に電気的に接続されている。
図３（ａ）および図３（ｂ）は、それぞれ、図２のＡ−Ａ線に沿う断面構造、図２のＢ−Ｂ線に沿う断面構造を模式的に表している。
図３（ａ）に示すように、半導体基板２にはその表層にｎウェル２ａが形成されており、ｎウェル２ａの表層にｐウェル２ｂが形成されており、ｐウェル２ｂには素子分離溝３が形成されている。
この素子分離溝３はＸ方向に離間してＹ方向に沿って複数形成されており、それぞれの素子分離溝３の内側に素子分離絶縁膜４が形成されている。これにより素子分離領域Ｓｂが構成されている。素子分離絶縁膜４は、例えばＨＴＯ（High Temperature Oxide）膜、ＳＯＧ（Spin On Glass）膜などのシリコン酸化膜を含んで形成されている。素子分離絶縁膜４は、半導体基板２に形成された素子分離溝３の内側に埋込み形成されており、半導体基板２の上面より上方に突出した上部を備えている。この素子分離絶縁膜４はＸ方向に離間して複数構成されている。隣り合う素子分離絶縁膜４、４間には、半導体基板２のｐウェル２ｂに活性領域Ｓａが形成されており、当該活性領域Ｓａの上面上にゲート絶縁膜５が形成されている。
このゲート絶縁膜５は、例えばシリコン酸化膜により構成されている。ゲート絶縁膜５は、その側面が素子分離絶縁膜４の上部の側面の一部に接触するように設けられており、その上面は素子分離絶縁膜４の上面より下方に位置して形成されている。
このゲート絶縁膜５上には多結晶シリコン層（導電層、半導体層）６が浮遊ゲート電極ＦＧとして構成されている。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面より上方に突出した上部側面とを有する。半導体基板２の表面から上方に突出した素子分離絶縁膜４の上部側面は、ゲート絶縁膜５の側面および多結晶シリコン層６の下部側面と面一に形成されている。
ゲート間絶縁膜７は、素子分離絶縁膜４の上面、多結晶シリコン層６の上部側面、および、多結晶シリコン層６の上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜として機能する。
ゲート間絶縁膜７は、例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）、または、当該ＯＮＯ膜の上層または／および下層側に窒化膜層が形成された構造によって構成されている。
ゲート間絶縁膜７上には、Ｘ方向（ワード線方向）に沿って導電層８が形成されている。この導電層８は、個々のメモリセルトランジスタＴｒｍの制御電極ＣＧを連結するワード線ＷＬとして機能する。導電層８は多結晶シリコン層上に金属によりシリサイド化したシリサイド層を備えた構造により構成されている。尚、導電層８は、例えば多結晶シリコン層単体で形成されていても良い。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、ゲート絶縁膜５上に浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御電極ＣＧの積層ゲート構造によって構成されている。
図３（ｂ）に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは互いに構造的および電気的に分断されている。この分断領域内には層間絶縁膜９が形成されている。この層間絶縁膜９は例えばシリコン酸化膜により形成されている。ゲート電極ＭＧのＹ方向幅を幅Ｗ１とする。
図３（ｂ）に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧのＹ方向両脇には、半導体基板２の表層に位置して拡散層（ソース／ドレイン領域）２ｃが形成されている。メモリセルトランジスタＴｒｍが、ゲート絶縁膜５およびゲート電極ＭＧ並びにソース／ドレイン領域２ｃを含んで構成されている。
以下、本実施形態の要部の製造方法を中心に説明する。
図３（ｂ）に示すように、メモリセルゲート電極ＭＧが複数Ｙ方向に離間して構成されているが、集積度を向上させるためにはメモリセルゲート電極ＭＧのＹ方向幅およびＹ方向間隔を共に微細化する必要がある。そこで本実施形態では、メモリセルゲート電極ＭＧをＹ方向に複数に分断する場合に、現状のリソグラフィ処理の解像度限界よりも微細なピッチで分断加工して集積度を向上できるようにした実施形態を示す。
図４ないし図７は、それぞれ図２のＡ−Ａ線及びＣ−Ｃ線に沿う縦断面で互いに共通する一製造段階の断面構造を模式的に示している。
図４に示すように、ｐ型の半導体基板２の表層にｎウェル２ａ、ｐウェル２ｂを形成し、チャネル形成用の不純物を注入した後、半導体基板２の上面上にゲート絶縁膜５を熱酸化法により所定膜厚形成する。
次に、図５に示すように、ゲート絶縁膜５上にＣＶＤ（Chemical Vapor Deposition）法により非晶質シリコン膜を所定膜厚堆積する。尚、この非晶質シリコンは後の熱処理によって浮遊ゲート電極ＦＧとなる多結晶シリコン層６として形成されるため符号６を付して表している。
次に、図６に示すように、多結晶シリコン層６の上にマスク（図示せず）を形成し、ＲＩＥ法により多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の表層を異方性エッチングすることで素子分離溝３を形成し、当該素子分離溝３内に素子分離絶縁膜４を埋込み形成し、素子分離絶縁膜４の上面が多結晶シリコン層６の上面より下方で且つゲート絶縁膜５の上面より上方に位置するようにエッチバック処理する。
次に、図７に示すように、例えばＯＮＯ膜をＣＶＤ法により形成することで、多結晶シリコン層６の上面および上部側面、並びに、素子分離絶縁膜４の上面に沿ってゲート間絶縁膜７を形成する。
図８〜図１７については、添え字（ａ）を付した図面について一製造段階における図２のＣ−Ｃ線に沿う縦断面を模式的に表しており、添え字（ｂ）を付した図面について一製造段階における図２のＢ−Ｂ線に沿う縦断面を模式的に表している。
図８（ａ）および図８（ｂ）に示すように、ゲート間絶縁膜７の上に導電層８を構成するシリコン層８ａについてＣＶＤ法を用いて形成する。次に、これらの積層構造６〜８ａの上に被加工膜となるシリコン窒化膜１０をＣＶＤ法により堆積し、当該シリコン窒化膜１０の上に、芯材となる第１膜としてシリコン酸化膜１１をＣＶＤ法により堆積する。
次に、図９（ａ）および図９（ｂ）に示すように、シリコン酸化膜１１上にレジスト１２を塗布し当該レジスト１２をパターニングする。図９（ｂ）に示すように、パターニング後のレジスト１２のパターニング領域はＹ方向に離間してＸ方向に沿う直線状（ライン状）領域であり、このラインパターン幅Ｗ２は、ゲート電極ＭＧのＹ方向幅である幅Ｗ１の略２倍の幅となっている。この時点におけるパターニング後のラインパターンは、現状のリソグラフィ技術の解像度の限界を超えない程度のピッチで形成されており、後の加工によってリソグラフィ技術の解像度を超えるラインパターンに加工形成される。尚、隣り合うラインパターン間のスペースは、その幅Ｗ３の寸法がラインパターン幅Ｗ２と略同一寸法であり、最終的に形成されるＹ方向のパターン幅Ｗ１の略２倍の寸法となっている。
次に、図１０（ａ）および図１０（ｂ）に示すように、パターニングされたレジスト１２をマスクとしてシリコン酸化膜１１を例えばＣＦ系のガスからなるプラズマにさらし、ＲＩＥ（Reactive Ion Etching）法を用いて異方性エッチングすることで当該シリコン酸化膜１１を複数のラインパターンに分断処理する。シリコン酸化膜１１は、そのＹ方向幅が幅Ｗ２と略同一幅となる。これにより、シリコン窒化膜１０の一部上面が露出する。次に、Ｏ２プラズマに曝すことでレジスト１２を除去処理する。
次に、図１１（ａ）および図１１（ｂ）に示すように、等方性エッチングすることでシリコン酸化膜１１のラインパターンを細らせる。等方性エッチングとしては、フッ酸（ＨＦ）を用いたウェットエッチング、または、ドライエッチングが適用される。これにより、シリコン窒化膜１０の露出上面領域が拡大する。シリコン酸化膜１１を微細化した後のＹ方向のパターン幅Ｗ４は、ほぼ幅Ｗ１に一致する幅となるように調整する。
次に、図１２（ａ）および図１２（ｂ）に示すように、側壁スペーサとなる第２膜として非晶質シリコン膜１３をＣＶＤ法により堆積する。この非晶質シリコン膜１３は、シリコン酸化膜１１の上面および側面並びに露出したシリコン窒化膜１０の上面上に沿って形成される。この非晶質シリコン膜１３の膜厚は、所望のゲート電極ＭＧのパターン幅Ｗ１の寸法と略同一寸法の膜厚に設定されている。非晶質シリコン膜１３は、シリコン酸化膜１１、シリコン窒化膜１０との間でエッチング選択性を容易に得られる膜である。
次に、図１３（ａ）および図１３（ｂ）に示すように、非晶質シリコン膜１３をシリコン酸化膜１１の上面が露出するまでドライエッチング（ＲＩＥ法による異方性エッチング）する。この場合、例えば塩素（Ｃｌ２）または臭化水素（ＨＢｒ）を含むハロゲン系のガスを用いることで、シリコン酸化膜１１、シリコン窒化膜１０に対し選択性を有するエッチング条件でドライエッチングが行われ、非晶質シリコン膜１３が芯材となるシリコン酸化膜１１の側面に沿ってスペーサ状に残留する。このときに残留する非晶質シリコン膜１３は、シリコン酸化膜１１側面上部に上端１３ａが接触して位置すると共に当該シリコン酸化膜（芯材）１１の外側に向けて上側部が凸湾曲した形状をなしている。
非晶質シリコン膜１３は、その上面が上端１３ａから外下側方に向けてなだらかな凸湾曲面に形成されており、非晶質シリコン膜１３はシリコン酸化膜１１の側面に沿って残留しているため非晶質シリコン膜１３の上面と側面とのなす角度は上端１３ａにおいて鋭角をなしている。この製造段階において、非晶質シリコン膜１３は、隣り合うシリコン酸化膜１１、１１間の中央付近において除去されることによって分断されている。この時点で残留する非晶質シリコン膜１３のスペーサ幅Ｗ５はほぼＷ１と一致する。
次に、図１４（ａ）および図１４（ｂ）に示すように、シリコン酸化膜１１の上部を除去処理する。この除去処理を行うことにより、シリコン酸化膜１１の上端１１ａ（上面）は、非晶質シリコン膜１３の上端１３ａの高さよりも低く、且つ、シリコン窒化膜１０の上面よりも高い位置になるように落とし込まれる。
このときに行われるシリコン酸化膜１１の除去処理は、シリコン窒化膜１０、非晶質シリコン膜１３に対して選択性を有するエッチング条件に設定される。この処理は、例えばフルオロカーボン系のガスを用いたドライエッチング（ＲＩＥ法による異方性エッチング）を適用すると良い。
この時点において、隣り合う非晶質シリコン膜１３の上端１３ａ−１３ａ間の距離Ｗ６、Ｗ７を比較すると、上端１３ａ−１３ａ間の距離（スペースの開口幅寸法）が狭い幅Ｗ６と広い幅Ｗ７とが交互に形成されるようになる。
次に、図１５（ａ）および図１５（ｂ）に示すように、シリコン窒化膜１０に対して選択性を有するエッチング条件下で非晶質シリコン膜１３の上部をドライエッチング（ＲＩＥ法による異方性エッチング）処理する。ここでの処理は、例えば塩素（Ｃｌ２）または臭化水素（ＨＢｒ）を含むハロゲン系のガスを用いて行われる。図１３に示す製造段階においては、非晶質シリコン膜１３の上面と側面とのなす角度が上端１３ａにおいて鋭角になっていたものの、この非晶質シリコン膜１３の上部がエッチング処理されることによって非晶質シリコン膜１３の上端１３ａがシリコン酸化膜１１の上面（芯材）側に向けてなだらかな湾曲面に形成されるようになる。したがって、このエッチング処理が施されることによって非晶質シリコン膜１３は、その上端１３ａにおける鋭角形状が上に凸となる湾曲形状に加工され、非晶質シリコン膜１３は、その上面１３ｂの全面が上に凸となる湾曲形状に形成されることになる。
この製造時点において、一つの非晶質シリコン膜１３に着目すると、非晶質シリコン膜１３は、その上面１３ｂがＹ方向ほぼ中央に最高位置の上端１３ｂｂが位置するように形成されることになる。したがって、この時点において、隣り合う非晶質シリコン膜１３の上端１３ｂｂ−１３ｂｂ間の距離Ｗ８と、その隣りの非晶質シリコン膜１３の上端１３ｂｂ−１３ｂｂ間の距離Ｗ９との差を比較すると、前述の幅Ｗ６と幅Ｗ７との差よりも少なくなる。したがって、非晶質シリコン膜１３−１３間の開口幅寸法をほぼ同一ピッチにすることができる。
尚、この製造時点において、シリコン酸化膜１１が芯材として２つの非晶質シリコン膜１３−１３間に残留するように形成されている。図１４に示す製造段階からシリコン酸化膜１１を全て除去処理したと仮定すると、その後、非晶質シリコン膜１３の上部をエッチング処理する時には非晶質シリコン膜１３の両側面共にエッチング処理に曝されることになり、非晶質シリコン膜１３の両側面間膜厚の制御に劣る。
非晶質シリコン膜１３の両側面間膜厚のばらつきが生じると、シリコン窒化膜１０の加工幅、加工深さもばらつきを生じてしまう。したがって、非晶質シリコン膜１３の両側面間膜厚の制御をより精度良く行うためには、図１４に示す製造段階においてシリコン酸化膜１１をシリコン窒化膜１０の上面より上方で且つ非晶質シリコン膜１３の上端１３ａより下方に位置するように加工すると良い。このためには、ドライエッチング処理の際のエッチング時間を調整することで、非晶質シリコン膜１３の上端１３ａがエッチング加工できる程度に露出していれば良い。
これにより、非晶質シリコン膜１３はシリコン酸化膜１０との接触側面側が実質的にエッチング処理に曝されることがなくなり、露出した非晶質シリコン膜１３の片側面側の膜厚制御のみを行えば良くなる。ここで、露出している非晶質シリコン膜１３の片側面側は本来非晶質シリコン膜１３をシリコン酸化膜１０の側面に沿ってスペーサ状に残留させるエッチング処理の際にもエッチング処理に曝される面であるため、シリコン酸化膜１０の上部の除去処理前後での非晶質シリコン膜１３に対するエッチング処理を合わせたときに適正な側面位置となるようエッチング条件を設定することで、非晶質シリコン膜１３の両側面間膜厚の制御を精度良く行うことは容易である。また、非晶質シリコン膜１３の高さが高い場合には、シリコン酸化膜１０が側面に沿って形成されていると強度を確保することができ、エッチング処理時の信頼性を向上できる。
これらの図１３、図１４、図１５に示すＲＩＥ法によるドライエッチングは、同一のエッチングチャンバー内において使用する雰囲気などの条件（例えば使用するガス系）を変更して連続（マルチステップ）して行うと、処理を迅速化することができる。
次に、図１６（ａ）および図１６（ｂ）に示すように、シリコン酸化膜１１を除去処理する。この除去処理方法としてはウェットエッチング処理などを適用すると良い。
次に、図１７（ａ）および図１７（ｂ）に示すように、シリコン窒化膜１０、シリコン層８ａ、ゲート間絶縁膜７、多結晶シリコン層６をエッチング処理する。この場合、例えばドライエッチング（例えばＲＩＥ法による異方性エッチング）により分断すると良い。
次に、図３（ｂ）に示すように、ソース／ドレイン領域２ｃを形成するため、ｎ型不純物をイオン注入し、不純物の活性化のための熱処理を行う。次に、積層構造６、７、８ａの分断領域内に層間絶縁膜９を埋込み、シリコン層８ａの上部を金属によってシリサイド化することで導電層８を形成する。
本実施形態によれば、シリコン窒化膜１０の上にシリコン酸化膜１１のパターン、および当該シリコン酸化膜１１の側壁にスペーサ状に非晶質シリコン膜１３を形成した後、非晶質シリコン膜１３に対して選択性を有する条件下でシリコン酸化膜１１を部分的にエッチングすることで当該シリコン酸化膜１１の上端１１ａが非晶質シリコン膜１３の上端１３ａより低く、且つ、シリコン窒化膜１０の上面よりも高い位置になるように加工し、シリコン窒化膜１０との間で選択性を有する条件下で非晶質シリコン膜１３の上部（特には上端１３ａ）をエッチング処理し、シリコン酸化膜１１を除去処理し、非晶質シリコン膜１３をマスクとしてシリコン窒化膜１０、当該シリコン窒化膜１０の下側の積層構造６〜８をエッチング処理している。
このため、シリコン窒化膜１０より下側の積層構造６〜８、１０をエッチング処理するときには、そのマスクとなる非晶質シリコン膜１３は、その上面１３ｂが当該非晶質シリコン膜１３の中央側において上に凸となる湾曲面に形成されると共にＹ方向両側面が下側方になだらかに湾曲形成されており、非晶質シリコン膜１３のＹ方向形状の対称性が改善されている。
これにより、非晶質シリコン膜１３の上面１３ｂの上端１３ｂｂ間の開口幅寸法を非晶質シリコン膜１３のＹ方向両脇においてほぼ同一寸法にすることができ、当該非晶質シリコン膜１３の両脇に位置するシリコン窒化膜１０に対し均等にエッチング処理を施すことができる。この結果、側壁転写プロセスを適用してパターンを形成するときに、マスク（非晶質シリコン膜１３）の両脇の加工幅をほぼ一定に保つことができる。また、エッチング時間を調整することでシリコン窒化膜１０より下側の加工深さをほぼ一定にすることができ、加工形状差をほぼ一定にすることができる。これにより、デバイスの歩留まりを改善することができる。
図１３、図１４、図１５に示す製造工程についてドライエッチング処理を順次行うことで実施できるため、例えばウェットエッチング処理を行うことなく処理することができ、処理の迅速化を図ることができる。また、ＲＩＥ法によりエッチング条件を変更して連続的（マルチステップ）に実施すれば同一チャンバーを用いて形成できる。
シリコン酸化膜１１をウェットエッチング処理により除去しているため、隣り合う非晶質シリコン膜１３間に残留させることなく綺麗に除去できる。
（第２実施形態）
図１８ないし図２１は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、第１膜として有機材料膜と無機膜との積層構造膜を適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図１８〜図２１については、添え字（ａ）を付した図面について一製造段階における図２のＣ−Ｃ線に沿う縦断面を模式的に表しており、添え字（ｂ）を付した図面について一製造段階における図２のＢ−Ｂ線に沿う縦断面を模式的に表している。
図１８（ａ）および図１８（ｂ）に示すように、シリコン窒化膜１０の上にＣＶＤ法を用いてカーボン膜１４を形成し、次に、カーボン膜１４の上に無機膜としての塗布型のシリコン酸化膜（ＳＯＧ（Spin On Glass）膜）１５を形成する。
次に、スピンコート技術を用いてマスクとしてフォトレジスト（図示せず）を積層し、露光技術を用いてパターニングする。次に、図１９（ａ）および図１９（ｂ）に示すように、パターニングされたフォトレジスト（図示せず）をマスクとしてシリコン酸化膜１５をエッチング処理し、その後残留したフォトレジストと共にカーボン膜１４をエッチング処理することでシリコン窒化膜１０の上面を露出させ、次にスリミング技術を用いてカーボン膜１４およびシリコン酸化膜１５を細らせると共にシリコン窒化膜１０の露出上面を拡大させ、前述実施形態と同様に非晶質シリコン膜１３を、シリコン酸化膜１５の上面、シリコン酸化膜１５およびカーボン膜１４の側面並びにシリコン窒化膜１０の露出上面に沿って形成する。
次に、図２０（ａ）および図２０（ｂ）に示すように、非晶質シリコン膜１３をドライエッチング処理することでシリコン酸化膜１５の上面を露出させると共に、隣り合うカーボン膜１４およびシリコン酸化膜１５の積層構造間のほぼ中央付近に開口を形成し、シリコン窒化膜１０の上面を露出させる。ドライエッチングは、例えば塩素（Ｃｌ２）または臭化水素（ＨＢｒ）を含むガスなどを用いて行う。このドライエッチング処理では、フルオロカーボン系ガスを用いることなく実施できるため、シリコン窒化膜１０との間で高い選択比を取得した状態で非晶質シリコン膜１３を加工することができる。このとき、非晶質シリコン膜１３の上端１３ａをシリコン酸化膜１５の上端（上面）１５ａよりも下方で且つカーボン膜１４の上面１４ａよりも上方に位置するように形成する。
次に、図２１（ａ）および図２１（ｂ）に示すように、例えばウェットエッチングによりシリコン酸化膜１５のみを除去処理することでカーボン膜１４の上面１４ａを露出させる。このとき、カーボン膜１４の上面１４ａが非晶質シリコン膜１３の上端１３ａよりも下方に位置し且つシリコン窒化膜１０の上面よりも上方に位置するように設定する。この場合、カーボン膜１４、非晶質シリコン膜１３、シリコン窒化膜１０に対して選択性を有する条件下でシリコン酸化膜１５を除去処理すると、カーボン膜１４の上面１４ａの高さ位置を調整しやすくなる。次いで、前述実施形態と同様にシリコン窒化膜１０に対して選択性を有する条件で非晶質シリコン膜１３の上端１３ａをエッチング処理した後、カーボン膜１４を除去処理するが、カーボン系の芯材を適用した場合には、非晶質シリコン膜１３とシリコン窒化膜１０とに対してエッチング選択性を有する条件でアッシングを行うことにより、カーボン膜１４を除去処理することができる。アッシングガスとしては、例えば酸素（Ｏ２）ガス、窒素（Ｎ２）ガス、水素（Ｈ２）ガス、アンモニア（ＮＨ３）ガスなどを用いると良い。これ以降の工程については、前述実施形態とほぼ同様であるため、その説明を省略する。
本実施形態によれば、シリコン酸化膜１１に代えてカーボン膜１４とＳＯＧ膜１５との積層構造を適用して形成しているので、前述実施形態とほぼ同様の作用効果を奏する。
また、カーボン膜１４に対して選択性を有する条件下でシリコン酸化膜１５を除去処理できるため、エッチング時間を調整することなく上面１４ａの位置を調整でき、上面１４ａの位置調整がより容易になる。
（第３実施形態）
図２２ないし図２４は、本発明の第３実施形態を示すもので、前述実施形態と異なるところは、素子分離溝を形成する場合に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図２２ないし図２４は、素子分離溝３を形成するまでの製造工程を段階的に表している。図４に示すように、半導体基板２上にゲート絶縁膜５を形成し、図５に示すように、ゲート絶縁膜５上に多結晶シリコン層６を形成した後、図２２に示すように、多結晶シリコン層６の上にシリコン窒化膜１６をＣＶＤ法により堆積し、シリコン窒化膜１６の上にシリコン酸化膜１７を堆積する。
次に、図２３に示すように、前述実施形態と同様の側壁転写プロセスを経て、シリコン酸化膜１７の上に非晶質シリコン膜１３をマスクとして形成する。
次に、図２４に示すように、非晶質シリコン膜１３をマスクとして、シリコン酸化膜１７、シリコン窒化膜１６、多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部を順次異方性エッチングすることで素子分離溝３を形成する。この後の製造方法については本実施形態の特徴には関係しないため説明を省略する。
以上説明したように、本実施形態によれば、素子分離溝３を形成する場合に前述実施形態に係る製造方法を適用しているため、Ｘ方向の微細化を図ることができる。
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
フラッシュメモリ装置１に適用したが、微細化が要求される半導体装置であれば何れのデバイスに適用しても良い。また、前述の第１〜第３の実施形態にて加工の一態様を示したが、層間絶縁膜への溝加工工程、ビット線の形成工程について適用しても良い。
半導体基板２としてｐ型のシリコン基板にウェル２ａ、２ｂが形成された基板を適用したが、ｎ型のシリコン基板の表層にｐウェルが形成された構成に適用しても良い。前述実施形態において、Ｘ方向とＹ方向は互いに半導体基板２の表面内で直交する方向として適用すると良い。
第１の実施形態では、被加工膜としてシリコン窒化膜１０、第１膜としてシリコン酸化膜１１、第２膜として非晶質シリコン膜１３を適用したが、これらは互いに入れ替えて割り当てても良い。シリコン膜として非晶質シリコン膜１３を適用したが、非晶質シリコン膜１３に代えて多結晶シリコン膜を適用しても良い。
また、被加工膜、芯材となる第１膜、側壁スペーサとなる第２膜としては、互いにエッチング選択性を取得できる膜であれば、何れの材質膜から形成されても良い。尚、これらの被加工膜、第１膜、第２膜としては、シリコン膜、シリコン酸化膜、シリコン窒化膜、有機材料膜（例えばレジスト、カーボン膜）などの何れか互いに異なる材料膜を適用すると良い。また、シリコン酸化膜としては、ＴＥＯＳ、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、ＦＳＧ等を適用できる。
また、前述実施形態において「一致」という語句は、特性上の影響が無い範囲で製造誤差、製造ばらつきを含んだ概念として用いている。
前述した実施形態では、ゲート電極ＭＧの加工工程、素子分離溝３の加工工程に適用した実施形態を示しているが、適用可能な工程については適宜変更することができ、且つ複数の工程に対し前述実施形態で示した側壁転写プロセスを適用しても良い。
図面中、１はフラッシュメモリ装置（半導体装置）、１０はシリコン窒化膜（被加工膜）、１１はシリコン酸化膜（第１膜）、１３は非晶質シリコン膜（第２膜）を示す。

Claims (5)

  1. 被加工膜上に第１膜を形成する第１の工程と、
    前記第１膜を細幅のパターンと太幅のスペースパターンにパターニングし前記被加工膜の上面を露出させる第２の工程と、
    前記第１膜の上面および側面並びに前記被加工膜の上面に沿って前記第１膜との間でエッチング選択性を有する第２膜を形成する第３の工程と、
    前記第２膜をエッチングすることで当該第２膜を前記第１膜の側面に沿って残留させながら前記第１膜の上面および前記被加工膜の上面を露出させる第４の工程と、
    前記第２膜に対して選択性を有する条件下で前記第１膜をエッチング処理することで前記第１膜の上端が前記第２膜の上端より低く、且つ、前記第１膜の上端が前記被加工膜の上面よりも高い位置になるように形成する第５の工程と、
    前記第１膜をエッチング処理した後、前記被加工膜との間で選択性を有する条件下で、上面の全面が上に凸となる湾曲形状で且つ幅方向ほぼ中央に最高位置の上端が位置するように前記第２膜の上部をエッチング処理する第６の工程と、
    前記第２膜の上部をエッチング処理した後、前記第１膜を除去処理する第７の工程と、
    前記第１膜を除去処理した後、前記第２膜をマスクとして前記被加工膜をエッチング処理する第８の工程とを備えたことを特徴とする半導体装置の製造方法。
  2. 前記被加工膜、前記第１膜、前記第２膜として、シリコン膜、シリコン酸化膜、シリコン窒化膜、有機材料膜の何れか互いに異なる膜を割り当てることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第４の工程、前記第５の工程、前記第６の工程では、それぞれ、ドライエッチング処理を順次実施することを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記第４の工程、前記第５の工程、前記第６の工程では、ＲＩＥ（Reactive Ion Etching）法によりエッチング条件を変更して連続的に実施することを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記第７の工程では、ウェットエッチング処理により前記第１膜を除去処理することを特徴とする請求項１ないし４の何れかに記載の半導体装置の製造方法。
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