JP2011199199A - 半導体装置および半導体装置の製造方法。 - Google Patents

半導体装置および半導体装置の製造方法。 Download PDF

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Abstract

【課題】耐圧に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】ビット線ＢＬ方向に延伸した素子領域ＡＡと、素子領域ＡＡの第１の部分上に配置されたコンタクトプラグＣＰと、素子領域ＡＡの第１の部分とビット線ＢＬ方向で隣接する第２の部分上に配置された選択トランジスタＳＴとを備え、第１の部分の上面領域のビット線ＢＬ方向に垂直なワード線ＷＬ方向の幅は、第２の部分の上面領域のワード線ＷＬ方向の幅よりも狭い。
【選択図】 図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
近年、半導体装置の微細化に伴い、回路パターンの線幅が益々縮小化している。これにより、拡散層およびチャネルとなる素子領域(以下、ＡＡ：Active Area)とそれに隣接する他の素子領域との距離が近づいてきている。その結果、コンタクト部が形成される素子領域とそれに隣接する他の素子領域との間の耐圧が劣化している。
そのため、コンタクト部が形成される素子領域とそれに隣接する他の素子領域との間の耐圧に優れた半導体装置を形成することが困難であった。
なお、関連する技術として、隣接するフローティングゲート、コントロールゲート間に空隙部を形成する技術が提案されている（例えば、特許文献１を参照）。しかし、これは、隣接するメモリセルトランジスタ間に用いられるものであって、コンタクト部が形成される素子領域とそれに隣接する他の素子領域との間の耐圧を向上させるものではない。
特開２００６−３０２９５０号公報
本発明は、耐圧に優れた半導体装置および半導体装置の製造方法を提供することを目的としている。
本発明の第一の視点に係る半導体装置の態様は、第１の方向に延伸した素子領域と、前記素子領域の第１の部分上に配置されたコンタクトプラグと、前記素子領域の前記第１の部分と前記第１の方向で隣接する第２の部分上に配置されたトランジスタとを備え、前記第１の部分の上面領域の前記第１の方向に垂直な第２の方向の幅は、前記第２の部分の上面領域の前記第２の方向の幅よりも狭いことを特徴とする。
本発明の第二の視点に係る半導体装置の製造方法の態様は、第１の方向に延伸し、交互に配置された素子領域および素子分離領域と、前記素子領域上のメモリセルトランジスタ構造と、前記素子領域上の選択トランジスタ構造と、を形成する工程と、前記素子領域、前記素子分離領域、前記メモリセルトランジスタ構造、および前記選択トランジスタ構造上に絶縁膜を堆積する工程と、前記絶縁膜の一部分および前記素子分離領域の一部分を除去して、前記素子領域の上部分を露出させる工程と、前記露出した素子領域の上部分の上面および側面を酸化させる工程と、を備えることを特徴とする。
本発明によれば、耐圧に優れた半導体装置および半導体装置の製造方法を提供することができる。
本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した平面図である。 本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した平面図である。 図１および図２のＡ―Ａ線に沿った断面図である。 図４（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図であり、図４（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すビット線ＢＬ方向に沿った断面図である。 図５（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図であり、図５（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すビット線ＢＬ方向に沿った断面図である。 図６（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図であり、図６（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すビット線ＢＬ方向に沿った断面図である。 図７（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図であり、図７（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すビット線ＢＬ方向に沿った断面図である。 図８（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図であり、図８（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すビット線ＢＬ方向に沿った断面図である。 図９（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図であり、図９（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すビット線ＢＬ方向に沿った断面図である。 図１０（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図であり、図１０（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すビット線ＢＬ方向に沿った断面図である。 図１１（ａ）および図１１（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図である。 本発明の実施形態の変形例１および変形例２に係る半導体装置の基本的な構成を模式的に示した平面図である。 本発明の実施形態の変形例１および変形例２に係る半導体装置の基本的な構成を模式的に示した平面図である。 図１２および図１３のＣ―Ｃ線に沿った断面図である。 図１２および図１３のＣ―Ｃ線に沿った断面図である。
以下、本発明の実施形態の詳細を図面を参照して説明する。なお、本実施形態では、複数のメモリセルトランジスタがワード線方向およびビット線方向に配列され、直列接続された複数のメモリセルトランジスタを選択トランジスタ間に設けた構成を有するＮＡＮＤ型不揮発性半導体記憶装置について説明する。
（実施形態）
図１〜図３を用いて、本発明の実施形態に係る半導体装置の基本的な構成を概略的に説明する。図１および図２は、本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した平面図であり、図３は、図１および図２のＡ―Ａ線に沿った断面図である。
図１および図２に示すように、素子領域（ＡＡ：Active area）およびＳＴＩ（Shallow trench isolation）構造の素子分離領域が交互に配置され、ビット線ＢＬ方向（第１の方向）に延伸している。この素子分離領域ＳＴＩによって、互いに隣接する素子領域ＡＡ同士は電気的に分離されている。そして、複数の素子領域ＡＡおよび複数の素子分離領域ＳＴＩ上には、ワード線ＷＬ方向（第２の方向）に延びたストライプ形状のワード線ＷＬおよびセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。ビット線ＢＬ方向で隣接するワード線ＷＬ間、およびワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴおよび選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
ビット線ＢＬ方向でメモリセルトランジスタＭＴと隣接しない選択トランジスタＳＴ１の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグ（コンタクト部）ＣＰ１が形成される。コンタクトプラグＣＰ１は、素子領域ＡＡ方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。
また、ビット線ＢＬ方向でメモリセルトランジスタＭＴと隣接しない選択トランジスタＳＴ２の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、ソース線ＳＬ（図示せず）に接続される。なお説明の簡単化のため、以下ではコンタクトプラグＣＰ１とコンタクトプラグＣＰ２とを区別しない場合には、単にコンタクトプラグＣＰと呼ぶことがある。また、同様に、以下では選択トランジスタＳＴ１と選択トランジスタＳＴ２とを区別しない場合には、単に選択トランジスタＳＴと呼ぶことがある。
この選択トランジスタＳＴ１のドレイン領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅、および選択トランジスタＳＴ２のソース領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅は、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴのソース領、ドレイン領域、選択トランジスタＳＴ１のソース領域、および選択トランジスタＳＴ２のドレイン領域が形成される素子領域ＡＡのワード線ＷＬ方向の幅よりも狭い。
次に、図３に示すように、素子領域ＡＡ（１００）のコンタクトプラグＣＰが形成される部分の上面領域のワード線ＷＬ方向の幅は、素子領域ＡＡの他の部分の上面領域のワード線ＷＬ方向の幅よりも狭い。つまり、コンタクトプラグＣＰが形成される素子領域ＡＡの上部分は、下部分と比べて、例えば両側で２〜４ｎｍ程度細くなっている。より具体的には、素子領域ＡＡの素子分離領域ＳＴＩから突出（露出）している部分および突出している部分近傍のワード線ＷＬ方向の幅は、素子領域ＡＡの下部分のワード線方向の幅と比べて狭くなっている。例えば、素子領域ＡＡの突出している部分近傍では、素子領域ＡＡが素子分離領域ＳＴＩから離れている。別の観点から言うと、素子領域ＡＡの素子分離領域ＳＴＩから突出している部分および突出している部分近傍のワード線ＷＬ方向の幅は、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴのソース領域、ドレイン領域、選択トランジスタＳＴ１のソース領域、および選択トランジスタＳＴ２のドレイン領域が形成される素子領域ＡＡのワード線ＷＬ方向の幅よりも狭い。また、素子領域１００を分離するように、ＨＴＯ（High Temperature Oxide）膜１０ａとＰＳＺ（ポリシラザン）膜１０ｂとからなる素子分離領域ＳＴＩが形成される。また、コンタクトプラグＣＰを分離するように層間絶縁膜２０が形成されている。
上述した実施形態によれば、半導体装置は、ビット線ＢＬ方向に延伸した素子領域ＡＡと、素子領域ＡＡの第１の部分上に配置されたコンタクトプラグＣＰと、素子領域ＡＡの第１の部分とビット線ＢＬ方向で隣接する第２の部分上に配置された選択トランジスタＳＴとを備え、第１の部分の上面領域のビット線ＢＬ方向に垂直なワード線ＷＬ方向の幅は、第２の部分の上面領域のワード線ＷＬ方向の幅よりも狭い。つまり、選択トランジスタＳＴ１のドレイン領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅、および選択トランジスタＳＴ２のソース領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅は、素子領域ＡＡの他の部分のワード線ＷＬ方向の幅に比べて狭い。このため、互いに隣接し、ＡＡのコンタクトプラグＣＰが形成される領域が充分に離れる。その結果、隣接する素子領域１００間のパターン寸法を実質的に広げることと同様の効果が得られる。したがって、素子領域ＡＡのコンタクトプラグＣＰが形成される部分とそれに隣接する素子領域ＡＡの他の部分との間の耐圧を改善することができる。
次に、図１〜図１１を用いて、本発明の実施形態に係る半導体装置の基本的な製造方法について概略的に説明する。図４（ａ）〜図１０（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図であり、図４（ｂ）〜図１０（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すビット線ＢＬ方向に沿った断面図である。また、図１１（ａ）および図１１（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法を模式的に示すワード線ＷＬ方向に沿った断面図である。
まず、図４に示すように、半導体基板（シリコン基板）１００上にゲート絶縁膜３０となるシリコン酸化膜を形成する。そして、ゲート絶縁膜３０上に電荷蓄積層４０となるアモルファスシリコン（熱処理によってポリシリコンに変化される）を形成する。
次に、図５に示すように、電荷蓄積層４０上に図示せぬハーフピッチが１９ｎｍ程度のラインアンドスペース状のマスクパターンを形成し、電荷蓄積層４０、ゲート絶縁膜３０、シリコン基板１００のエッチングを行う。これにより、素子分離溝が形成される。そして、素子分離溝の内壁、および底面にＨＴＯ膜１０ａを形成し、ＨＴＯ膜１０ａ上にＰＳＺ膜１０ｂを形成する。これによって、ＨＴＯ膜１０ａおよびＰＳＺ膜１０ｂからなる素子分離領域(素子分離絶縁膜）ＳＴＩが形成される。
次に、図６に示すように、エッチバックを行い電荷蓄積層４０、ＰＳＺ膜１０ｂおよびＨＴＯ膜１０ａを加工する。エッチバックを行った後、全面に電極間絶縁膜５０としてＮＯＮＯＮ膜を形成する。なお、選択ゲートトランジスタ部分の電極間絶縁膜５０は予めパターニングされる。続いて、電極間絶縁膜５０上に、制御ゲート電極膜６０となるアモルファスシリコン膜（熱処理によってポリシリコンに変化される）を形成する。
次に、図７に示すように、図１および図２に示したワード線ＷＬに対応した領域を所定のマスク材料パターンで覆い、スペース部のみＲＩＥ法によって制御ゲート電極膜６０、電極間絶縁膜５０、電荷蓄積層４０、ゲート絶縁膜３０、および素子分離領域ＳＴＩをエッチングする。これにより、スペース部においては、素子領域（半導体基板）１００が露出されても良い。これにより、半導体基板１００上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０上に形成された電荷蓄積層４０と、電荷蓄積層４０上に形成された電極間絶縁膜５０と、電極間絶縁膜５０上に形成された制御ゲート電極とを備えるメモリセルトランジスタＭＴ構造が形成される。また、半導体基板１００上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０上に形成された電荷蓄積層４０形成用のアモルファスシリコン膜と、電荷蓄積層４０上に形成された制御ゲート電極６０形成用のアモルファスシリコンとによって、選択トランジスタ（セレクトトランジスタ）ＳＴ構造が形成される。
次に、図８に示すように、素子領域１００上、素子分離領域ＳＴＩ上、メモリセルトランジスタＭＴ構造上、および選択トランジスタＳＴ構造上に保護絶縁膜７０となるシリコン酸化膜を形成する。この際、前記シリコン酸化膜の膜厚は、ビット線ＢＬ方向で隣接するメモリセルトランジスタＭＴ構造間、およびメモリセルトランジスタＭＴ構造と選択トランジスタＳＴ構造との間を埋め込み、ビット線ＢＬ方向で隣接する選択トランジスタＳＴ構造間を埋めない程度の膜厚である。この保護絶縁膜７０は、例えば素子領域１００の保護および後で選択トランジスタ間に打ち込むインプラのスペーサとして用いられる。
次に、図９に示すように、エッチバックを行い、ビット線ＢＬ方向で隣接する選択トランジスタＳＴ構造間の保護絶縁膜７０を除去する。この際、オーバーエッチング気味にエッチバックを行い、ビット線ＢＬ方向で隣接する選択トランジスタＳＴ構造間の素子分離領域ＳＴＩの上部を除去する。これにより、素子領域１００の上部を素子分離領域ＳＴＩの上面から１〜２ｎｍ程度突出（露出）させる。なお、上述したエッチバックは、ビット線ＢＬ方向で隣接するメモリセルトランジスタＭＴ構造間、メモリセルトランジスタＭＴ構造と選択トランジスタＳＴ構造との間および、選択トランジスタＳＴ構造の側壁の保護絶縁膜７０は除去されない程度に行う。
次に、図１０に示すように、素子領域１００の上部を素子分離領域ＳＴＩの上面から突出させた状態で、熱酸化処理を行う。これにより、突出している（露出している）素子領域１００の上面および側壁（側面）が１〜２ｎｍ程度酸化され、シリコン酸化膜８０が形成される。その結果、突出している素子領域１００は実質的にスリミングされ、ワード線ＷＬ方向の幅が細くなる。なお、素子領域１００の酸化する幅（スリミングする幅）は、後に形成されるコンタクトプラグＣＰとのコンタクト抵抗に依存して決定される。この熱酸化処理は、素子領域１００の表面を酸化させる方法であれば、どのような方法でも良い。
なお、突出している素子領域１００の上部および側壁を酸化する際、７５０℃以上且つ３０秒以上で熱酸化処理を行う。しかし、低温または短時間での熱酸化処理では、図１１（ｂ）に示すように、酸化後の素子領域１００の突出部の角の酸化膜の膜厚が薄くなり、素子領域１００の突出部の角が鋭角になってしまう。これにより、突出している素子領域１００の上部および側壁の角が鋭角になる。これは素子領域１００の突出部の角での電界集中を招くことになり望ましくない。そのため、より高温で、より長時間の処理が望ましい。例えば、８５０℃程度の高温、または１０分程度の長い時間で熱酸化処理を行うことで、素子領域１００へのストレスを逃がしながらシリコンの酸化を行うことができる。これにより、図１１（ａ）に示すように、酸化後の素子領域１００の突出部の角を丸くする（ラウンド形状にさせる）ことができる。
その後、アモルファスシリコン膜をポリシリコンへと結晶化させる熱処理や周知の技術を用い、配線層等（図示せず）を形成して、本実施形態の半導体装置を完成させる。
上述した実施形態によれば、素子領域１００の上部を素子分離領域ＳＴＩから突出させた状態で熱酸化処理を行っている。これにより、突出した素子領域１００の上面および側壁を酸化させることができ、ワード線方向での素子領域１００の幅を狭くすることができる。その結果、隣接する素子領域１００間のパターン寸法を実質的に広げることと同様の効果が得られる。したがって、素子領域ＡＡのコンタクトプラグＣＰが形成される部分とそれに隣接する素子領域ＡＡの他の部分との間の耐圧を改善することができる。
（変形例１）
次に、図１２〜図１４を用いて、本発明の実施形態の変形例１に係る半導体装置の基本的な構成について概略的に説明する。上述した実施形態では、コンタクトプラグＣＰがワード線ＷＬ方向で直線状に配置されている場合について説明した。本変形例１では、コンタクトプラグＣＰがワード線ＷＬ方向でずれて配置されている場合について説明する。なお、基本的な構成および製造方法は、上述した実施形態の構成および製造方法同様である。したがって、上述した実施形態で説明した事項および上述した実施形態から容易に類推可能な事項についての説明は省略する。
図１２および図１３は、本発明の実施形態の変形例１に係る半導体装置の基本的な構成を模式的に示した平面図であり、図１４は、図１２および図１３のＣ―Ｃ線に沿った断面図である。
図１２および図１３に示すように、素子領域ＡＡおよび素子分離領域ＳＴＩが交互に配置され、ビット線ＢＬ方向に延伸している。そして、複数の素子領域ＡＡおよび複数の素子分離領域ＳＴＩ上には、ワード線ＷＬ方向に延びたストライプ形状のワード線ＷＬおよびセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。ビット線ＢＬ方向で隣接するワード線ＷＬ間、およびワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴおよび選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
ビット線ＢＬ方向でメモリセルトランジスタＭＴと隣接しない選択トランジスタＳＴ１の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、素子領域ＡＡ方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。そして、このコンタクトプラグＣＰ１は、ワード線ＷＬ方向で、千鳥状（ジグザグ）に配置され、直線状に配置されていない。
また、ビット線ＢＬ方向でメモリセルトランジスタＭＴと隣接しない選択トランジスタＳＴ２の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、ソース線ＳＬ（図示せず）に接続される。そして、このコンタクトプラグＣＰ２は、ワード線ＷＬ方向で、千鳥状（ジグザグ）に配置され、直線状に配置されていない。なお説明の簡単化のため、以下ではコンタクトプラグＣＰ１とコンタクトプラグＣＰ２とを区別しない場合には、単にコンタクトプラグＣＰと呼ぶことがある。また、同様に、以下では選択トランジスタＳＴ１と選択トランジスタＳＴ２とを区別しない場合には、単に選択トランジスタＳＴと呼ぶことがある。
この選択トランジスタＳＴ１のドレイン領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅、および選択トランジスタＳＴ２のソース領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅は、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴのソース領域、ドレイン領域、選択トランジスタＳＴ１のソース領域、および選択トランジスタＳＴ２のドレイン領域が形成される素子領域ＡＡのワード線ＷＬ方向の幅よりも狭い。
次に、図１４に示すように、素子領域ＡＡ（１００）のコンタクトプラグＣＰが形成される部分の上面領域のワード線ＷＬ方向の幅は、素子領域ＡＡの他の部分の上面領域のワード線ＷＬ方向の幅よりも狭い。つまり、コンタクトプラグＣＰが形成される素子領域ＡＡの上部分は、下部分と比べて例えば両側で2〜4ｎｍ程度細くなっている。また、素子領域１００を分離するように、ＨＴＯ膜１０ａとＰＳＺ膜１０ｂとからなる素子分離領域ＳＴＩが形成される。また、コンタクトプラグＣＰを分離するように層間絶縁膜２０が形成されている。
上述した変形例１によれば、上述した実施形態と同様に選択トランジスタＳＴ１のドレイン領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅、および選択トランジスタＳＴ２のソース領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅は、素子領域ＡＡの他の部分のワード線ＷＬ方向の幅に比べて狭い。このため、互いに隣接し、ＡＡのコンタクトプラグＣＰが形成される領域が充分に離れる。その結果、上述した実施形態と同様に、隣接する素子領域１００間のパターン寸法を実質的に広げることと同様の効果が得られる。また、コンタクトプラグＣＰはワード線ＷＬ方向でジグザグに設けられているため、隣接するコンタクトプラグＣＰ間の幅が広がっている。したがって、素子領域ＡＡのコンタクトプラグＣＰが形成される部分とそれに隣接する素子領域ＡＡの他の部分との間の耐圧を改善することができる。
（変形例２）
次に、図１２、図１３、および図１５を用いて、本発明の実施形態の変形例２に係る半導体装置の基本的な構成について概略的に説明する。本変形例２では、コンタクトプラグＣＰが突出した素子領域ＡＡを覆っている場合について説明する。なお、基本的な構成および製造方法は、上述した実施形態および変形例１の構成および製造方法同様である。したがって、上述した実施形態および変形例１で説明した事項および上述した実施形態および変形例１から容易に類推可能な事項についての説明は省略する。
図１５は、図１２および図１３のＣ―Ｃ線に沿った断面図である。
本変形例２の半導体装置は図１２および図１３で説明した構造を有している。そして、図１５に示すように、コンタクトプラグＣＰが形成される素子領域ＡＡ（１００）の上部分は、下部分と比べて例えば両側で2〜4ｎｍ程度細くなっている。さらに、コンタクトプラグＣＰはこのスリミングされた素子領域ＡＡの上部分を覆っている。また、素子領域１００を分離するように、ＨＴＯ膜１０ａとＰＳＺ膜１０ｂとからなる素子分離領域ＳＴＩが形成される。また、コンタクトプラグＣＰを分離するように層間絶縁膜２０が形成されている。
上述した変形例２によれば、上述した実施形態と同様に選択トランジスタＳＴ１のドレイン領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅、および選択トランジスタＳＴ２のソース領域として機能する素子領域ＡＡのワード線ＷＬ方向の幅は、素子領域ＡＡの他の部分のワード線ＷＬ方向の幅に比べて狭い。このため、互いに隣接し、ＡＡのコンタクトプラグＣＰが形成される領域が充分に離れる。その結果、上述した実施形態と同様に、隣接する素子領域１００間のパターン寸法を実質的に広げることと同様の効果が得られる。また、コンタクトプラグＣＰはワード線ＷＬ方向でジグザグに設けられているため、隣接するコンタクトプラグＣＰ間の幅が広がっている。さらに、コンタクトプラグＣＰは、スリミングされた素子領域１００の上部分を覆っている。このため、コンタクト抵抗を抑制することが可能である。したがって、素子領域ＡＡのコンタクトプラグＣＰが形成される部分とそれに隣接する素子領域ＡＡの他の部分との間の耐圧を改善することができる。
なお、上述した実施形態では、ビット線ＢＬ方向に沿った選択トランジスタＳＴ間の幅は、保護絶縁膜７０によって埋め込まれない程度の幅としているが、コンタクトプラグＣＰの配置によって適宜変更可能である。
また、上述した変形例１および変形例２では、コンタクトプラグＣＰは、ワード線ＷＬ方向において、素子領域ＡＡ一つおきに隣接して配置されていたが、これに限定されるものではなく、例えば、素子領域ＡＡ２つおきに隣接する配置でも良い。
また、上述した実施形態では、各絶縁膜をシリコン酸化膜（ＰＳＺ膜、ＨＴＯ膜含む）としているが、これに限定されるものではない。また、電荷蓄積層４０としてアモルファスシリコン（熱処理でポリシリコンに変化される）を用いているが、電荷を保持する電荷トラップ型の絶縁膜（例えばシリコン窒化膜）等を用いても良い。また、電極間絶縁膜５０としてＮＯＮＯＮ膜を用いているが、シリコン酸化物よりも誘電率の高い絶縁体なら、どのようなものでも良い。さらに、制御ゲート電極６０としてアモルファスシリコン（熱処理でポリシリコンに変化される）を用いているが、制御ゲート電極として機能するものであれば、どのようなものでも良い。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
ＡＡ…素子領域
ＣＰ…コンタクトプラグ
ＳＴ…選択トランジスタ
ＳＴＩ…素子分離領域
１０ａ…ＨＴＯ膜
１０ｂ…ＰＳＺ膜
２０…層間絶縁膜
３０…ゲート絶縁膜
４０…電荷蓄積層
５０…電極間絶縁膜
６０…制御ゲート電極
７０…保護絶縁膜
８０…シリコン酸化膜
１００…半導体基板

Claims (5)

  1. 第１の方向に延伸した素子領域と、
    前記素子領域の第１の部分上に配置されたコンタクトプラグと、
    前記素子領域の前記第１の部分と前記第１の方向で隣接する第２の部分上に配置されたトランジスタとを備え、
    前記第１の部分の上面領域の前記第１の方向に垂直な第２の方向の幅は、前記第２の部分の上面領域の前記第２の方向の幅よりも狭いことを特徴とする半導体装置。
  2. 前記第２の方向に平行な断面において、前記第１の部分の上面領域はラウンド形状であることを特徴とする請求項１記載の半導体装置。
  3. 前記コンタクトプラグは、前記第１の部分の上面領域を覆っていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記第２の方向において、
    前記素子領域および素子分離領域が交互に配置されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 第１の方向に延伸し、交互に配置された素子領域および素子分離領域と、前記素子領域上のメモリセルトランジスタ構造と、前記素子領域上の選択トランジスタ構造と、を形成する工程と、
    前記素子領域、前記素子分離領域、前記メモリセルトランジスタ構造、および前記選択トランジスタ構造上に絶縁膜を堆積する工程と、
    前記絶縁膜の一部分および前記素子分離領域の一部分を除去して、前記素子領域の上部分を露出させる工程と、
    前記露出した素子領域の上部分の上面および側面を酸化させる工程と、
    を備えることを特徴とする半導体装置の製造方法。
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