JP2009176936A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ビット線間の間隔が狭くなった場合の配線間ショートに対するマージンや耐圧を確保する。
【解決手段】隣接配置される選択ゲートトランジスタのコンタクトプラグを、第１および第２のコンタクトプラグ４、５として交互に配置した構成とし、配線層を２層にして下層側を第１の配線層６、上層を第２の配線層７として形成する。第１のコンタクトプラグ４を第１の配線層６にヴィアプラグ１３を介して接続し、第２のコンタクトプラグ５をヴィアプラグ１３、１６を介して第２の配線層７に接続する構成とする。第１の配線層６、第２の配線層７が共にコンタクトプラグのピッチの倍のピッチで配置できる。ショート不良、耐圧不良、リーク不良、配線間容量の増大を防止できる。
【選択図】図２

Description

本発明は、半導体基板上に所定間隔で配列される複数のコンタクトプラグを備えた構成の半導体装置およびその製造方法に関する。

不揮発性半導体装置としてたとえばＮＡＮＤ型フラッシュメモリ装置では、たとえば特許文献１に示されるように、メモリセル領域に複数のビット線が平行して形成される。このビット線は、設計ルールの微細化が進むに従ってビット線間の間隔も狭くなり、ビット線間のショートに対するマージンや耐圧が減少してしまう。また、これに伴ってビット線間のリーク量も増大したり、あるいは配線間膜厚に反比例して配線間容量も増大したりするなどの問題がある。
特開２００６−３４４９００号公報

本発明は、ビット線間の間隔が狭くなった場合でもショートに対するマージンや耐圧を確保することができるようにした半導体装置およびその製造方法を提供することを目的とする。

本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜中に上面から前記半導体基板の表面に達するように所定間隔で並べて配置された第１および第２のコンタクトプラグと、前記第１の絶縁膜上に形成され、前記第１のコンタクトプラグに電気的に接続された第１の配線層と、前記第１の配線層上に形成された第２の絶縁膜と、前記第２の絶縁膜中に形成され、前記第２のコンタクトプラグに電気的に接続されたヴィアプラグと、前記第２の絶縁膜上に形成され、前記ヴィアプラグに電気的に接続された第２の配線層とを備え、前記第１のコンタクトプラグと前記第２のコンタクトプラグは交互に並べて配置されているところに特徴を有する。

また、本発明の不揮発性半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成すると共にマトリクス状に配置された複数のゲート電極を形成する工程と、前記複数のゲート電極のうちの所定方向に列状に配置されたものの間に位置する前記半導体基板の表層にソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域および前記ゲート電極を覆うように第１の絶縁膜を形成する工程と、前記第１の絶縁膜を貫通して前記ソース／ドレイン領域に達する複数のコンタクトホールを形成する工程と、前記複数のコンタクトホール内に導体を埋め込んでコンタクトプラグを形成する工程と、前記第１の絶縁膜上に前記複数のコンタクトプラグのうちの隣接しない位置関係にある第１のコンタクトプラグと電気的に接続するように第１の配線層を形成する工程と、前記第１の絶縁膜、前記第１の配線層および前記複数のコンタクトプラグのうちの前記第１のコンタクトプラグを除いて隣接しない位置関係にある第２のコンタクトプラグの上面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を貫通して前記第２のコンタクトプラグと電気的に接続するようにヴィアプラグを形成する工程と、前記第２の絶縁膜上に前記第２のコンタクトプラグと前記ヴィアプラグを介して電気的に接続するように第２の配線層を形成する工程とを備えたところに特徴を有する。

本発明によれば、ビット線間の間隔が狭くなった場合でもショートに対するマージンや耐圧を確保することができる。

（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。

図２（ａ）はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３（図２（ｂ）、（ｃ）参照）が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。

また、図２（ａ）中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が一対形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢ（図２（ｂ）、（ｃ）中、第１のコンタクトプラグ４、第２のコンタクトプラグ５に相当）がそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。

そして、上記構成のさらに上層には、図２（ａ）中Ｙ方向に沿ってビット線ＢＬ１、ＢＬ２が交互に形成されている。各ビット線ＢＬ１、ＢＬ２は、ビット線コンタクトＣＢに電気的に接続されるもので、ビット線ＢＬ１は第１の配線層に対応し、ビット線ＢＬ２は第２の配線層に対応している。また、ビット線ＢＬ１の線幅Ｄ１に対してＢＬ２の線幅Ｄ２が大きく設定されている。これらビット線ＢＬ１、ＢＬ２は、図２（ｂ）、（ｃ）に示す断面構成で見ると、ビット線ＢＬ１に相当する第１の配線層６とビット線ＢＬ２に相当する第２の配線層７とに対応しており、両者は上下に高低差を持った位置関係に形成されている。なお、ビット線ＢＬ１の線幅Ｄ１とビット線ＢＬ２の線幅Ｄ２は同じ線幅であってもよい。

図２（ｂ）、（ｃ）は、それぞれ図２に切断線Ａ−Ａ、Ｂ−Ｂで示した部分の本実施形態のメモリセルアレイのワード線ＷＬ方向の断面図で、図２（ｂ）はビット線コンタクト上で切断した状態のものを示し、図２（ｃ）はメモリセルトランジスタのワード線ＷＬ上で切断した状態を示している。

メモリセルトランジスタは、図２（ｃ）に示しているように、ＳＴＩ２で分離されたシリコン基板１の活性領域３上に形成されたゲート絶縁膜８と、ゲート絶縁膜８上に設けられたフローティングゲート電極９、フローティングゲート電極９上に形成された電極間絶縁膜１０、電極間絶縁膜１０上に形成されたコントロールゲート電極１１とからなるゲート電極を有する。コントロールゲート電極１１は、多結晶シリコン層１１ａとタングステンシリサイド（ＷＳｉ）などからなるシリサイド層１１ｂの積層構造とされている。電極間絶縁膜１０はフローティングゲート電極９の表面からＳＴＩ２上にわたり形成されている。また、電極間絶縁膜１０に形成されたコントロールゲート電極１１は、図２（ａ）Ｘ方向の各メモリセルトランジスタのフローティングゲート電極９間を跨るように形成されており、ワード線ＷＬとして機能する。

ワード線ＷＬ、選択ゲート線ＳＧＬ１上には、各メモリセルトランジスタのゲート電極ＭＧの間、選択ゲートトランジスタのゲート電極ＳＧの間、選択ゲートトランジスタ２のゲート電極ＳＧとこのゲート電極ＳＧに隣接するメモリセルトランジスタのゲート電極ＭＧとの間を埋め込むように、層間絶縁膜であるシリコン酸化膜からなる第１の絶縁膜１２が形成されている。

第１の絶縁膜１２には、選択ゲートトランジスタのゲート電極ＳＧ間の活性領域上に、第１の絶縁膜１２を上面から下面まで貫通するコンタクトホールが形成され、このコンタクトホールの下部にタングステン（Ｗ）などの導電性材料からなるコンタクトプラグ４、５が埋め込み形成されている。コンタクトプラグ４、５は同形状のものであるが、接続する上部構造の違いから第１のコンタクトプラグ４、第２のコンタクトプラグ５としている。また、これら第１および第２のコンタクトプラグ４、５は図２（ａ）Ｘ方向（選択ゲート線ＳＧＬ１の延出方向）に交互に配置されている。第１の絶縁膜１２のコンタクトホール上部には、各コンタクトプラグ４、５と電気的に接続されたヴィアプラグ１３が埋め込み形成されている。ヴィアプラグ１３はタングステン（Ｗ）などの導電性材料からなるものである。

第１の絶縁膜１２の上面にはシリコン酸化膜などからなる第１の配線用絶縁膜１４が形成されている。第１のコンタクトプラグ４上に形成されたヴィアプラグ１３上の第１の配線用絶縁膜１４中には、銅（Ｃｕ）などからなる第１の配線層６が埋め込み形成されている。この第１の配線層６は、ビット線ＢＬ１に相当するもので、ヴィアプラグ１３を介して第１のコンタクトプラグ４と電気的に接続されるように形成されている。ビット線ＢＬ１は、ワード線ＷＬおよび選択ゲート線ＳＧＬ１、２と直交する方向（図２（ａ）中Ｙ方向）に沿って第１の絶縁膜１２上に形成されている。

第１の配線層６および第１の配線用絶縁膜１４の上面にはシリコン酸化膜からなる第２の絶縁膜１５が形成されている。第２のコンタクトプラグ５上に形成されたヴィアプラグ１３上の第２の絶縁膜１５および第１の配線用絶縁膜１４中には、ヴィアプラグ１６が埋め込み形成されている。ヴィアプラグ１６は、タングステン（Ｗ）などの材料からなるものである。

第２の絶縁膜１５およびヴィアプラグ１６の上面には第２の配線用絶縁膜１７が形成されている。ヴィアプラグ１６上の第２の配線用絶縁膜１７中には銅（Ｃｕ）などからなる第２の配線層７が埋め込み形成されている。この第２の配線層７は、ビット線ＢＬ２に相当するもので、ヴィアプラグ１６および１３を介して第２のコンタクトプラグ５と電気的に接続されるように形成されている。ビット線ＢＬ２は、ビット線ＢＬ１と同様に、ワード線ＷＬおよび選択ゲート線ＳＧＬ１、２と直交する方向（図２（ａ）中Ｙ方向）に沿って第２の絶縁膜１５上に形成されている。

上記構成において、第１の配線層６（ビット線ＢＬ１）の幅寸法Ｄ１は、第１および第２のコンタクトプラグ４、５が並んで形成された部分に対応していることから、それらの相互間の間隔寸法に応じた寸法が設定されている。また、第２の配線層７（ビット線ＢＬ２）の幅寸法Ｄ２は、第２のコンタクトプラグ５のみに対応しているので、第１の配線層６の幅寸法Ｄ１よりも大きい寸法に設定されている（Ｄ２＞Ｄ１）。なお、第２の配線層７の幅寸法Ｄ２は第１の配線層６の幅寸法Ｄ１に合わせてもよい。

このような構成によれば、交互に並べて配置される第１および第２のコンタクトプラグ４、５に対して、上下の２層に分けて第１の配線層６および第２の配線層７を設け、第１のコンタクトプラグ４を第１の配線層６に接続し、第２のコンタクトプラグ５を第２の配線層７に接続することで、ビット線ＢＬ１、ＢＬ２に相当する第１および第２の配線層６、７の配置間隔Ｓ（図２（ｂ）中にＳで示す距離）を、同一配線層で形成した場合に比べて実質的に広く取ることができるようになる。

この結果、ビット線ＢＬ１、ＢＬ２間のショート不良に対する改善や、耐圧の向上、あるいはリーク電流の低減、さらには配線間の寄生容量の減少を図ることが可能となる。また、第２の配線層７の配置間隔を広くとることができるので、パターン幅Ｄ２も余裕を持たせることができ、加工性の向上を図ると共に、フォトリソグラフィ処理での合わせずれに対しても工程能力の向上を図ることができるようになる。

次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図２と同様の部分を示す図３から図５に示した平面図（ａ）およびワード線方向の各工程断面図（ｂ）、（ｃ）を参照して詳細に説明する。
図３（ａ）〜（ｃ）は、シリコン基板１に、素子分離領域としてのＳＴＩ２およびゲート電極ＧＭを形成した状態を示すものである。この状態に至る工程を説明する。まず、シリコン基板１にゲート絶縁膜８を形成し、この後フローティングゲート電極９用の多結晶シリコン膜を成膜するとともに、図示しない加工用のシリコン窒化膜を形成する。次に、フォトリソグラフィ処理により、ＳＴＩ２を形成するために、シリコン窒化膜、多結晶シリコン膜、ゲート絶縁膜８およびシリコン基板１をＲＩＥ（reactive ion etching）法によりエッチングを行い、所定深さのトレンチを形成する。形成したトレンチの内部にシリコン酸化膜を埋め込み形成しＳＴＩ２とする。埋め込みに用いるシリコン酸化膜は、堆積型のシリコン酸化膜および塗布型のシリコン酸化膜の一方もしくは両方を用いることができる。

次に、シリコン窒化膜を除去した後に、フローティングゲート電極９およびＳＴＩ２の上面に、ＯＮＯ（oxide-nitride-oxide）膜あるいはＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜などの電極間絶縁膜１０を所定膜厚で形成する。さらにコントロールゲート電極１１となる多結晶シリコン膜１１ａおよびタングステンシリサイド（ＷＳｉ）膜からなるシリサイド層１１ｂを成膜する。この後、加工用のシリコン窒化膜を積層した上で、ＳＴＩ２と直交する方向のパターンにエッチングを行う。エッチング処理は、ＲＩＥ法により、シリコン窒化膜、シリサイド層１１ｂ、多結晶シリコン膜１１ａ、電極間絶縁膜１０、フローティングゲート電極９を垂直方向にエッチングする。これにより、ワード線ＷＬ、選択ゲート線ＳＧＬ１、ＳＧＬ２となるコントロールゲート電極１１が形成され，図３（ａ）〜（ｃ）に示す状態の構成が得られる。

図４（ａ）〜（ｃ）は、第１の絶縁膜１２を形成すると共に第１および第２のコンタクトプラグ４、５、ヴィアプラグ１３を形成した状態を示している。この工程では、上記のようにシリコン基板１上に第１の絶縁膜１２を形成するが、実際には、２回に分けて形成している。まず、図４（ｂ）に示すように、第１および第２のコンタクトプラグ４、５の上面位置の高さまでの第１の絶縁膜１２ａを形成する。続いて、フォトリソグラフィ処理により第１の絶縁膜１２ａ中にビット線コンタクトＣＢのコンタクトホールを形成し、そのコンタクトホール内にタングステンなどの金属を埋め込み形成する。ＣＭＰ（chemical mechanical polishing）処理などを経てコンタクトプラグ４、５を形成する。この場合、タングステンを埋め込む前にバリアメタルとなる窒化チタン（ＴｉＮ）膜などを形成しておくことも有効な手段である。

この後、コンタクトプラグ４、５上および第１の絶縁膜１２ａ上に、第１の絶縁膜１２における上部側の第１の絶縁膜１２ｂを成膜する。続いて、この第１の絶縁膜１２ｂにフォトリソグラフィ処理により第１および第２のコンタクトプラグ４、５の位置に対応してヴィアホールを形成し、ヴィアホール内にタングステンなどの金属を埋め込み形成することでヴィアプラグ１３を形成する。この工程では、図４（ｃ）に示しているように、コントロールゲート電極１１上には第１の絶縁膜１２が形成された状態となっている。

次に、図５（ａ）〜（ｃ）においては、第１の配線層６を形成した状態を示している。この工程では、上記した構成すなわち第１の絶縁膜１２、およびこの第１の絶縁膜１２中に埋め込み形成されたヴィアプラグ１３の上面が露出している構成の面に、シリコン酸化膜などの第１の配線用絶縁膜１４を成膜する。この第１の配線用絶縁膜１４中にフォトリソグラフィ処理により第１の配線層６のパターンに対応した開口を形成する。この開口のパターンは、第１のコンタクトプラグ４の上部のヴィアプラグ１３が設けられた部分の上部にワード線ＷＬと直交する方向に沿ったパターンに形成される。

引き続き、形成された開口部に銅（Ｃｕ）などの金属膜を埋め込み、ＣＭＰ処理などを経て第１の配線層６を形成する。この場合、第１の配線層６は、第１のコンタクトプラグ４と第２のコンタクトプラグ５とが交互に配置されていることから、コンタクトプラグ４、５の配置間隔に対してその２倍の配置間隔で形成されることになる。また、第１の配線層６のパターンの幅寸法Ｄ１（図２（ａ）参照）は、隣接する第２のコンタクトプラグ５に対応して形成されているヴィアプラグ１３との絶縁距離を確保するため、活性領域３の幅寸法に相当する幅寸法に設定されている。

この後、ヴィアプラグ１６および第２の配線層７を形成することで図２（ａ）〜（ｃ）に示した構成を得ることができる。この工程では、まず、上記構成すなわち第１の配線層６および第１の配線用絶縁膜１４の上面に、シリコン酸化膜などの第２の絶縁膜１５を成膜する。次に、フォトリソグラフィ処理により、第２のコンタクトプラグ５上に形成されたヴィアプラグ１３上の第２の絶縁膜１５、第１の配線用絶縁膜１４をエッチングしてヴィアプラグ１６用のヴィアホールを形成する。

続いて、第２の絶縁膜１７に形成したヴィアホール内にタングステンなどの金属を埋め込み、ＣＭＰ処理などを経てヴィアプラグ１６を形成する。ヴィアプラグ１６の形成に際して、タングステンを埋め込み形成するときにバリアメタルとしてＴｉＮ膜などを形成することもできる。

次に、第２の絶縁膜１５およびヴィアプラグ１６の上面にシリコン酸化膜などの第２の配線用絶縁膜１７を成膜する。続いて、ヴィアプラグ１６上の第２の配線用絶縁膜１７にフォトリソグラフィ処理により第２の配線層７のパターンに対応した開口を形成する。開口のパターンは、第２のコンタクトプラグ５の上部のヴィアプラグ１６が設けられた部分の上部にワード線ＷＬと直交する方向に沿ったパターンとして形成される。

形成された開口部に銅（Ｃｕ）などの金属膜を埋め込み、ＣＭＰ処理などを経て第２の配線層７を形成する。この場合、第２の配線層７は、第１のコンタクトプラグ４と第２のコンタクトプラグ５とが交互に配置されていることから、コンタクトプラグ４、５の配置間隔に対してその２倍の配置間隔で形成されることになる。これにより、第２の配線層７のパターンの幅寸法Ｄ２（図２（ａ）参照）は、隣接する第２の配線層７との間の間隔が広くなることから、第１の配線層６の幅寸法Ｄ１よりも大きい寸法に設定することができる。

上記した製造工程においては、第１のコンタクトプラグ４に接続される第１の配線層６と、第２のコンタクトプラグ５に接続される第２の配線層７とが、上下に異なる絶縁膜中に形成されるので、図２（ａ）で示した平面図上での距離よりも長い距離Ｓ（図２（ｂ）中に示す）を取ることができるようになる。これによって、前述したような構造上の効果すなわち、従来技術の構成に比べて、隣接するビット線ＢＬ１、ＢＬ２間の距離Ｓが広く取れることになり、ビット線間ショート不良の低減、耐圧の向上、リーク電流の低減、およびビット線配線間容量の低減のすべてについて改善を図ることができるようになる。

さらに、第２の配線層７の形成に際して、リソグラフィ処理ではパターン間の距離が広くとれることで、パターン幅Ｄ２も広くすることができ、これによってリソグラフィ処理の合わせずれに対する工程能力の向上も図ることができる。
また、絶縁距離Ｓの設定は、第２の絶縁膜１５の膜厚を適宜の膜厚に設定することで調整可能となるので、二次元的な距離の制約に対して、前述したビット線間ショート不良の低減、耐圧の向上、リーク電流の低減、およびビット線配線間容量の低減を図るための設計的な自由度を高めることができる。

（第２の実施形態）
図６〜図８は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。
図６（ａ）〜（ｃ）はこの実施形態における構成を第１の実施形態で示した図２に対応させて示している。第１の実施形態と異なるところは、第１の配線層６と同じ層に、第２のコンタクトプラグ５の上部のヴィアプラグ１３の位置に対応して孤立パターンで接続用配線層１８を設けていることである。接続用配線層１８は、たとえば第１の配線層６と平行するように設けられ、図６（ａ）中Ｙ方向の長さは第２のコンタクトプラグ５を中心として選択ゲート線ＳＧＬ１の上面中央部までの長さに設定された孤立パターンである。したがって、図６（ｃ）の断面では接続用配線層１８は現れない。

また、この実施形態においては、接続用配線層１８を設ける構成としたことから、第２の絶縁膜１５中に形成するヴィアプラグ１９は、第２の絶縁膜１５のみを貫通して接続用配線層１８と電気的に接触するように形成されている。
このような第２の実施形態における構成においても、第１の実施形態と同様の効果を得ことができる。

次に、上記構成の製造工程について、第１の実施形態と異なる部分について図７、図８を参照して説明する。第１の実施形態と同様にして、図３、図４に示した状態となるように加工をした後、すなわち第１の絶縁膜１２中に第１および第２のコンタクトプラグ４、５とヴィアプラグ１３を形成した後に、図７に示すように第１の配線層６および接続用配線層１８を形成する。

この工程では、第１の配線用絶縁膜１４を成膜し、その後、フォトリソグラフィ処理により第１の配線層６および接続用配線層１８のパターンに対応した開口部を形成する。開口部のパターンは、第１の配線層６に対応したパターンに加えて、第２のコンタクトプラグ５の上部のヴィアプラグ１３が設けられた部分の上部にワード線ＷＬと直交する方向に沿って短い孤立パターンが形成される。形成された開口部に銅（Ｃｕ）などの金属膜を埋め込み、ＣＭＰ処理などを経て第１の配線層６および接続用配線層１８を形成する。

次に、図８に示す状態は、第２の絶縁膜１５を形成すると共にヴィアプラグ１９を形成した状態である。この工程では、第１の配線層６、接続用配線層１８および第１の配線用絶縁膜１４の上面に、シリコン酸化膜などの第２の絶縁膜１５を成膜し、続いて、フォトリソグラフィ処理により、第２の絶縁膜１７をエッチングしてヴィアプラグ１９用のヴィアホールを形成する。この場合、ヴィアホールは、接続用配線層１８の上面が露出するように形成する。

続いて、第２の絶縁膜１７に形成したヴィアホール内にタングステンなどの金属を埋め込み、ＣＭＰ処理などを経てヴィアプラグ１９を形成する。ヴィアプラグ１９の形成に際して、タングステンを埋め込み形成するときにバリアメタルとしてＴｉＮ膜などを形成することもできる。この後、第２の配線用絶縁膜１７および第２の配線層７を形成する工程を経て図６に示す構成を得ることができる。

このような第２の実施形態における製造工程では、第１の実施形態における効果に加えて次の効果がある。すなわち、第１の配線層６と同じ層にヴィアプラグ１９および第２の配線層７に対応した接続用配線層１８を設けるので、ヴィアプラグ１９を形成する工程では、ヴィアホールの形成時のエッチングで接続用配線層１８をストッパーとして用いることができる。これにより、エッチング加工における工程能力の向上を図ることができる。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第１の配線層６および第２の配線層７の２層の配線層を設ける構成の実施形態を示しているが、配線層を３層以上設ける構成としてそれらに順次コンタクトプラグをヴィアプラグを介して接続する構成とすることもできる。

ＮＡＮＤ型フラッシュメモリ装置に適用した場合で説明したが、ＮＯＲ型フラッシュメモリ装置あるいは他のメモリ装置やその他の同等のコンタクトプラグが狭いピッチで並ぶ構成の半導体装置全般に適用することができる。
第１の配線層６、第２の配線層７の導体は、銅（Ｃｕ）以外にアルミニウム（Ａｌ）などの他の導体となる金属を用いることができる。
コンタクトプラグ４、５、ヴィアプラグ１３、１６、１９の導体はタングステン以外の金属や多結晶シリコン膜などを用いることができる。

配線層６、７、コンタクトプラグ４、５、ヴィアプラグ１３、１６、１９のいずれの形成の際にもバリアメタルを介した状態で形成することができ、バリアメタルは窒化チタン（ＴｉＮ）以外の材料を用いることができる。
シリサイド層を形成する金属は、タングステンを用いたタングステンシリコン（ＷＳi）以外に、合金化する金属として、Ｎｉ、Ｐｔ，Ｔｉ，Ｔａなどを用いることができる。
電極間絶縁膜１０はＯＮＯ膜やＮＯＮＯＮ膜に限らず、アルミナ（Ａｌ_２Ｏ_３）などの高誘電率材料を用いた膜であってもよい。
配線層６およびヴィアプラグ１６がヴィアプラグ１３を介さずに、直接コンタクトプラグ４、５に接続される構造であってもよい。

本発明の第１の実施形態を示すＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部の等価回路図 （ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）、（ｃ）は図２（ａ）の切断線Ａ−Ａ、Ｂ−Ｂでそれぞれ示す部分の模式的な断面図 製造工程の一段階における（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）、（ｃ）は図３（ａ）の切断線Ａ−Ａ、Ｂ−Ｂでそれぞれ示す部分の模式的な断面図（その１） 製造工程の一段階における（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）、（ｃ）は図４（ａ）の切断線Ａ−Ａ、Ｂ−Ｂでそれぞれ示す部分の模式的な断面図（その２） 製造工程の一段階における（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）、（ｃ）は図５（ａ）の切断線Ａ−Ａ、Ｂ−Ｂでそれぞれ示す部分の模式的な断面図（その３） 本発明の第２の実施形態における（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）、（ｃ）は図６（ａ）の切断線Ａ−Ａ、Ｂ−Ｂでそれぞれ示す部分の模式的な断面図 製造工程の一段階における（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）、（ｃ）は図７（ａ）の切断線Ａ−Ａ、Ｂ−Ｂでそれぞれ示す部分の模式的な断面図（その１） 製造工程の一段階における（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）、（ｃ）は図８（ａ）の切断線Ａ−Ａ、Ｂ−Ｂでそれぞれ示す部分の模式的な断面図（その２）

符号の説明

図面中、１はシリコン基板（半導体基板）、４は第１のコンタクトプラグ、５は第２のコンタクトプラグ、６は第１の配線層、７は第２の配線層、１２は第１の絶縁膜、１３、１６、１９はヴィアプラグ、１４、１７は配線用絶縁膜、１８は接続用配線層である。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に形成された第１の絶縁膜と、
   前記第１の絶縁膜中に上面から前記半導体基板の表面に達するように所定間隔で並べて配置された第１および第２のコンタクトプラグと、
   前記第１の絶縁膜上に形成され、前記第１のコンタクトプラグに電気的に接続された第１の配線層と、
   前記第１の配線層上に形成された第２の絶縁膜と、
   前記第２の絶縁膜中に形成され、前記第２のコンタクトプラグに電気的に接続されたヴィアプラグと、
   前記第２の絶縁膜上に形成され、前記ヴィアプラグに電気的に接続された第２の配線層とを備え、
   前記第１のコンタクトプラグと前記第２のコンタクトプラグは交互に並べて配置されていることを特徴とする半導体装置。
2. 半導体基板と、
   前記半導体基板上に形成された第１の絶縁膜と、
   前記第１の絶縁膜中に、前記半導体基板の表面に達するように所定間隔で並べて配置された第１および第２のコンタクトプラグと、
   前記第１および第２のコンタクトプラグ上に位置するよう前記第１の絶縁膜中に形成された第１のヴィアプラグと、
   前記第１の絶縁膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜中の、前記第１のコンタクトプラグ上に形成された第１のヴィアプラグ上に形成され、前記第１のヴィアプラグおよび前記第１のコンタクトプラグを介して前記半導体基板に接続された第１の配線層と、
   前記第２の絶縁膜上に形成された第３の絶縁膜と、
   前記第２のコンタクトプラグ上の前記第２の絶縁膜および第３の絶縁膜中に形成された第２のヴィアプラグと、
   前記第２のヴィアプラグ上に形成された第２の配線層とを備え、
   前記第１および第２のコンタクトプラグは交互に並べて配置されていることを特徴とする半導体装置。
3. 半導体基板と、
   前記半導体基板上に形成された第１の絶縁膜と、
   前記第１の絶縁膜中に、前記半導体基板の表面に達するように所定間隔で並べて配置された第１および第２のコンタクトプラグと、
   前記第１および第２のコンタクトプラグ上に位置するよう前記第１の絶縁膜中に形成された第１のヴィアプラグと、
   前記第１の絶縁膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜中の、前記第１のコンタクトプラグ上に形成された第１のヴィアプラグ上に形成され、前記第１のヴィアプラグおよび前記第１のコンタクトプラグを介して前記半導体基板に接続された第１の配線層と、
   前記第２の絶縁膜中の、前記第２のコンタクトプラグ上に形成された第１のヴィアプラグ上に形成された孤立状の接続用配線層と、
   前記第２の絶縁膜上に形成された第３の絶縁膜と、
   前記接続用配線層上の前記第３の絶縁膜中に形成された第２のヴィアプラグと、
   前記第２のヴィアプラグ上に形成された第２の配線層とを備え、
   前記第１および第２のコンタクトプラグは交互に並べて配置されていることを特徴とする半導体装置。
4. 半導体基板上にゲート絶縁膜を形成すると共にマトリクス状に配置された複数のゲート電極を形成する工程と、
   前記複数のゲート電極のうちの所定方向に列状に配置されたものの間に位置する前記半導体基板の表層にソース／ドレイン領域を形成する工程と、
   前記ソース／ドレイン領域および前記ゲート電極を覆うように第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜を貫通して前記ソース／ドレイン領域に達する複数のコンタクトホールを形成する工程と、
   前記複数のコンタクトホール内に導体を埋め込んでコンタクトプラグを形成する工程と、
   前記第１の絶縁膜上に前記複数のコンタクトプラグのうちの隣接しない位置関係にある第１のコンタクトプラグと電気的に接続するように第１の配線層を形成する工程と、
   前記第１の絶縁膜、前記第１の配線層および前記複数のコンタクトプラグのうちの前記第１のコンタクトプラグを除いて隣接しない位置関係にある第２のコンタクトプラグの上面に第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜を貫通して前記第２のコンタクトプラグと電気的に接続するようにヴィアプラグを形成する工程と、
   前記第２の絶縁膜上に前記第２のコンタクトプラグと前記ヴィアプラグを介して電気的に接続するように第２の配線層を形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記第１の配線層を形成する工程では、前記第２のコンタクトプラグに対応した位置に孤立パターンで形成された接続用配線層を形成し、
   前記ヴィアプラグを形成する工程では、前記ヴィアプラグを前記接続用配線層と電気的に接続するように形成することを特徴とすることを特徴とする半導体装置の製造方法。

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