JP2008098240A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2008098240A JP2008098240A JP2006275372A JP2006275372A JP2008098240A JP 2008098240 A JP2008098240 A JP 2008098240A JP 2006275372 A JP2006275372 A JP 2006275372A JP 2006275372 A JP2006275372 A JP 2006275372A JP 2008098240 A JP2008098240 A JP 2008098240A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- barrier insulating
- gate
- barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 230000004888 barrier function Effects 0.000 claims abstract description 82
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 38
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 31
- 238000009792 diffusion process Methods 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims 3
- 238000009751 slip forming Methods 0.000 claims 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 35
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 35
- 239000010941 cobalt Substances 0.000 abstract description 19
- 229910017052 cobalt Inorganic materials 0.000 abstract description 19
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 38
- 239000010410 layer Substances 0.000 description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000012993 chemical processing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】ゲート電極のシリサイド層を後から形成することでバリア絶縁膜を２重に形成する構造を採用する場合でも、選択ゲートトランジスタのコンタクト形成を容易にする。
【解決手段】シリコン基板１にゲート絶縁膜４、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を積層し、エッチングによりゲート電極Ｇ、ＳＧを形成する。シリコン酸化膜９、１０を形成した後、第１のバリア絶縁膜１１、シリコン酸化膜１２を形成し平坦化する。多結晶シリコン膜７を露出させ、コバルト膜を成膜してシリサイド処理を行いコバルトシリサイド膜８を形成する。第２のバリア絶縁膜１３を形成し、コンタクト部分に広い幅寸法Ｐの開口部１３ａを形成する。シリコン酸化膜１４、１５を積層した後、コンタクトホール１６を形成する。このとき、第２のバリア絶縁膜１３に開口部１３ａがあるので、容易に形成できる。
【選択図】図３
【解決手段】シリコン基板１にゲート絶縁膜４、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を積層し、エッチングによりゲート電極Ｇ、ＳＧを形成する。シリコン酸化膜９、１０を形成した後、第１のバリア絶縁膜１１、シリコン酸化膜１２を形成し平坦化する。多結晶シリコン膜７を露出させ、コバルト膜を成膜してシリサイド処理を行いコバルトシリサイド膜８を形成する。第２のバリア絶縁膜１３を形成し、コンタクト部分に広い幅寸法Ｐの開口部１３ａを形成する。シリコン酸化膜１４、１５を積層した後、コンタクトホール１６を形成する。このとき、第２のバリア絶縁膜１３に開口部１３ａがあるので、容易に形成できる。
【選択図】図３
Description
本発明は、半導体装置およびその製造方法に係わり、特に不揮発性半導体記憶装置およびその製造方法に関する。
ＮＡＮＤ型フラッシュメモリ装置に代表される不揮発性記憶装置としての半導体装置においては、メモリセルトランジスタの微細化が進むに従い、コンタクト径の微細化も重要となる。しかし世代が進むにつれ、リソグラフィー技術によるコンタクトの微細化は困難となりつつある。
また、微細化に伴い、メモリセルトランジスタのゲート電極上に形成するシリサイド層も低抵抗化を図る必要があり、シリサイド層形成用に使用する金属によってはその後の熱処理温度が制約を受けるようになるものがあり、これを考慮してシリサイド化を後工程で形成する場合もある。一方で、加工工程の都合と保護性を考慮して全面に渡ってバリア絶縁膜を形成することが行われるが、上記のシリサイド層を後から形成する場合には、一旦形成したバリア絶縁膜を剥離する関係から、２回にわたりバリア絶縁膜を形成することで対策をすることが考えられている（例えば、特許文献１参照）。
これは、例えば、次のような工程を採用している。ゲート電極の上面および側壁と不純物拡散領域の表面に第１のバリア絶縁膜を形成し、この後、ゲート電極間を絶縁膜で埋め込み、平坦化した後、ゲート電極の上部の多結晶シリコン膜を露出させる。この状態でシリサイドを形成する金属を成膜し、多結晶シリコン膜と反応させた後、未反応の金属膜を剥離する。さらにシリサイド層を覆うように全面に第２のバリア絶縁膜を形成して層間絶縁膜を形成する。
上記のような工程を採用する二重バリア構造ではコンタクトエッチングを行う際、二層のバリア膜をエッチングする必要があり、コンタクトの形状、サイズを制御するのが困難となる。このため、例えば特許文献１に示すように、二重バリア膜の上部側に形成されているバリア膜を用いてセル内拡散層上コンタクトの微細化をしたり、拡散層コンタクト周りの上部バリア膜を除去したりすることで、拡散層上およびＧＣ上へ同時に開口する際に二重のバリア膜を通過するという困難なくしてコンタクト部直上のバリア膜でエッチングを止めることが容易となるというものがある
しかしながら、特許文献１のものは微細化を図るという方向ではメリットがあるが、工程上では微細なパターンを形成することは難しいという不具合があった。
特開２００６−１００４０９号公報
しかしながら、特許文献１のものは微細化を図るという方向ではメリットがあるが、工程上では微細なパターンを形成することは難しいという不具合があった。
本発明は、ゲート電極の上部に金属シリサイド層を形成する構成で、バリア絶縁膜を二重に設ける構造で、コンタクトを形成する場合に二重のバリア絶縁膜を容易且つ確実にエッチングすることができ、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上に設けられた金属シリサイド層と、前記ゲート電極を挟んで前記半導体基板の両側に形成された不純物拡散領域とを有するトランジスタと、前記不純物拡散領域の上面および前記トランジスタのゲート電極の側壁上に設けられた第１のバリア絶縁膜と、前記第１のバリア絶縁膜上に前記ゲート電極の間を埋めるように形成された第１の絶縁膜と、前記金属シリサイド層の上部および前記第１の絶縁膜の上部に連続的に形成され且つ所定の隣接する前記ゲート電極の間に第１の幅寸法の開口部を有する第２のバリア絶縁膜と、前記第２のバリア絶縁膜の上部に形成された第２の絶縁膜と、前記第２のバリア絶縁膜の開口部内を通過する位置で前記第２の絶縁膜、前記第１の絶縁膜、前記第１のバリア絶縁膜および前記ゲート絶縁膜を貫通して前記半導体基板の不純物拡散領域に達するように形成された前記第１の幅寸法よりも小さい第２の幅寸法を有するコンタクトホールに導体を埋め込んで形成したコンタクトとを備えたところに特徴を有する。
また、本発明の半導体装置の製造方法は、半導体基板の主表面上に形成されたメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極の両側に位置する前記半導体基板内に不純物拡散領域を形成する工程と、前記選択ゲートトランジスタのゲート電極が対抗する部分の側壁および前記不純物拡散領域上に第１のバリア絶縁膜を形成する工程と、前記選択ゲートトランジスタのゲート電極間を埋めるように前記第１のバリア絶縁膜上に第１絶縁層を形成する工程と、前記メモリセルトランジスタおよび選択ゲートトランジスタのゲート電極上に金属シリサイド層を形成する工程と、前記金属シリサイド層上および前記第１絶縁層上に第２のバリア絶縁膜を形成する工程と、前記第２のバリア絶縁膜の前記ゲート電極の間部分に第１の幅寸法を有する開口部を形成する工程と、前記第２のバリア絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上にマスク層を形成する工程と、前記第２のバリア絶縁膜の開口部上における前記マスク層に前記第１の幅寸法よりも小さい第２の幅寸法の開口パターンを形成する工程と、前記マスク層をマスクとしてエッチングを行い、前記第２の絶縁膜を貫通し前記第２のバリア絶縁膜の開口部を介して前記第１の絶縁膜および第１のバリア絶縁膜を貫通して前記不純物拡散領域に達する深さのコンタクトホールを形成する工程と、前記コンタクトホール内に導電層を埋め込み、コンタクトを形成する工程とを具備したところに特徴を有する。
本発明の半導体装置によれば、二重バリア構造を有する場合でも、コンタクト形成を容易にできる。
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図１〜図１６を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図１〜図１６を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極Ｇが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
図３は、図２中、切断線Ａ−Ａで示す部分の断面図である。すなわち、活性領域３におけるゲート電極ＳＧ部分を中心として示したものである。この図３において、シリコン基板１上に形成されたゲート電極Ｇおよびゲート電極ＳＧは、ゲート絶縁膜としてのトンネル絶縁膜４を介してフローティングゲート電極用の多結晶シリコン膜５、ＯＮＯ膜などからなる電極間絶縁膜６、コントロールゲート電極用の多結晶シリコン膜７および金属シリサイド層としてのコバルトシリサイド（ＣｏＳｉ２）膜８が順次積層された構成となっている。
ゲート電極ＳＧのゲート間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。シリコン基板１のゲート電極Ｇ−Ｇ間、Ｇ−ＳＧ間にはソース／ドレイン領域となる不純物拡散領域１ａが形成され、ゲート電極ＳＧ−ＳＧ間には同じく不純物拡散領域１ｂが形成されると共に、ＬＤＤ（lightly doped drain）構造のための不純物拡散領域１ｃが形成されている。
ゲート電極Ｇ及びゲート電極ＳＧの側壁には、シリコン基板１の表面から所定高さ（図３においては多結晶シリコン膜７の側壁が２／３程度覆われる高さ）までＲＴＰ（rapid thermal processor）法などの処理によるシリコン酸化膜９が形成されている。ゲート電極Ｇのシリコン酸化膜９とゲート電極ＳＧのシリコン酸化膜９の間およびゲート電極Ｇのシリコン酸化膜９間には、ＬＰ−ＣＶＤ法によるシリコン酸化膜１０が形成されている。
一対のゲート電極ＳＧの間においては、シリコン酸化膜９の内側およびシリコン基板１の表面にわたって第１のバリア絶縁膜としてのシリコン窒化膜１１が形成され、さらにその内側を充填するように第１の絶縁膜としてＢＰＳＧ（boro phospho silicate glass）膜などのシリコン酸化膜１２が形成されている。
上記構成の上面には、これらを覆うように第２のバリア絶縁膜としてのシリコン窒化膜１３が形成されている。シリコン窒化膜１３は、その上面が、ゲート電極Ｇ、ＳＧが形成された領域およびゲート電極Ｇとゲート電極Ｇの間の領域ならびにゲート電極Ｇとゲート電極ＳＧの間の領域において、コバルトシリサイド膜８の上面のシリコン基板１からの高さより高い位置に位置するよう形成されている。
ゲート電極ＳＧとゲート電極ＳＧとの間のシリコン酸化膜１２上において、シリコン窒化膜１３の上面はコバルトシリサイド膜８の上面の高さより低く位置するよう形成されている。この部分には、第２の絶縁膜としてのＴＥＯＳ膜１４が埋め込まれ、さらにその上部には、ＴＥＯＳ膜１５が形成され、平坦化されている。また、この部分のシリコン窒化膜１３にはコンタクト形成用の開口部１３ａが形成されている。開口部１３ａの幅寸法Ｐ（第１の幅寸法）は、ゲート電極ＳＧ−ＳＧ間の幅寸法Ｑよりもやや小さい。
ゲート電極ＳＧ−ＳＧ間には、図示のようにＴＥＯＳ膜１５からシリコン基板１の表面に達するコンタクトホール１６がシリコン酸化膜１２の形成領域に形成されている。このコンタクトホール１６は、ＴＥＯＳ膜１５、１４、シリコン窒化膜１３、シリコン酸化膜１２、シリコン窒化膜１１を貫通し、シリコン基板１の表面を露出するように形成されている。コンタクトホール１６の幅寸法Ｒ（第２の幅寸法）は、シリコン窒化膜１３の開口部１３ａの幅寸法Ｐよりも小さい。コンタクトホール１６の内部には導体を埋め込み形成したコンタクトプラグ１７が形成され、シリコン基板１に電気的に接続されている。
上記構成では、第２のバリア絶縁膜１３に予め広めの第１の幅寸法Ｐの開口部１３ａを形成した構成を採用しているので、その幅寸法Ｐよりも小さい第２の幅寸法Ｒのコンタクトホール１６の形成時には、第２のバリア絶縁膜１３をエッチングするための工程を不要とするので、加工が容易となり、抜け不良などの発生を防止して確実にコンタクト１７を形成することができる。
上記構成においては、第１のバリア絶縁膜としてのシリコン窒化膜１１がゲート電極Ｇ間あるいはゲート電極Ｇとゲート電極ＳＧとの間に入り込まないように構成しているので、セルトランジスタ間の結合容量の増大を招くことなく構成することができる。
そして、第１のバリア絶縁膜１１は、第１の絶縁膜１２、第２の絶縁膜１５中のイオン、水分等の物質の拡散や絶縁層１２、１５中の物質とコバルトシリサイド膜８とが反応することに対するバリアとして働く。加えて、バリア膜１１、１３は、コンタクトホール１６を形成する際のストッパとしても働く。
上記のように、メモリセルトランジスタＴｒｍは、ビット線方向に隣接するものでソース／ドレインとして働く不純物拡散層１ａを共有している。さらに、メモリセルトランジスタは、選択ゲートトランジスタ間に電流経路が直列接続されるように設けられ、選択トランジスタにより選択される。ここではメモリセルトランジスタの電流経路に接続されるべき他方の選択ゲートトランジスタの図示を省略している。さらに、選択トランジスタの間に直列接続されるメモリセルトランジスタの数は、例えば、８個、１６個、３２個等の複数であればよく、その数は限定されるものではない。
次に、上記構成を製造する場合の製造工程について図４〜図１６を参照して説明する。
まず、図４に示すように、シリコン基板１の上にトンネル絶縁膜４を成膜し、この後、フローティングゲートとなる多結晶シリコン膜５、ゲート間絶縁膜６およびコントロールゲート（ワード線）となる多結晶シリコン膜７を積層形成する。さらに、多結晶シリコン膜７の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜１８を積層形成する。この後、フォトリソグラフィー処理により、レジスト１９を塗布して所定の選択ゲート及びワード線パターンを形成する。なお、ゲート間絶縁膜６を多結晶シリコン膜５上に形成した後、ゲート電極ＳＧ形成領域のゲート間絶縁膜６の一部を除去し、開口６ａを形成している。ゲート間絶縁膜６上に多結晶シリコン膜７を形成した際、この開口６ａ内に多結晶シリコン膜７が埋め込まれる。
まず、図４に示すように、シリコン基板１の上にトンネル絶縁膜４を成膜し、この後、フローティングゲートとなる多結晶シリコン膜５、ゲート間絶縁膜６およびコントロールゲート（ワード線）となる多結晶シリコン膜７を積層形成する。さらに、多結晶シリコン膜７の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜１８を積層形成する。この後、フォトリソグラフィー処理により、レジスト１９を塗布して所定の選択ゲート及びワード線パターンを形成する。なお、ゲート間絶縁膜６を多結晶シリコン膜５上に形成した後、ゲート電極ＳＧ形成領域のゲート間絶縁膜６の一部を除去し、開口６ａを形成している。ゲート間絶縁膜６上に多結晶シリコン膜７を形成した際、この開口６ａ内に多結晶シリコン膜７が埋め込まれる。
次に、図５に示すように、ドライエッチング技術（例えばＲＩＥ（reactive ion etching）法）により、まずパターンニングしたレジスト１９をマスクとしてシリコン窒化膜１８をエッチング加工してこれをハードマスクとして、続いて多結晶シリコン膜７、ゲート間絶縁膜６および多結晶シリコン膜５をエッチングする。この後、レジスト１９を除去する。
次に、ＲＴＰ等を用いて、酸化処理を施す。これにより、図６に示すように、ゲート電極Ｇおよびゲート電極ＳＧの多結晶シリコン膜５や７などの側壁部が酸化されてシリコン酸化膜９が形成される。
次に、ＲＴＰ等を用いて、酸化処理を施す。これにより、図６に示すように、ゲート電極Ｇおよびゲート電極ＳＧの多結晶シリコン膜５や７などの側壁部が酸化されてシリコン酸化膜９が形成される。
続いて、図７に示すように、メモリセルトランジスタおよび選択ゲートトランジスタのソース／ドレイン領域に相当する不純物拡散領域１ａ、１ｂを形成するためのイオン注入処理を実施し、この後、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法を用いて約５０ｎｍのシリコン酸化膜１０を形成し、ドライエッチング処理によりスペーサ１０ｂを形成する加工を行う。シリコン酸化膜１０は、ゲート電極Ｇ間およびゲート電極Ｇとゲート電極ＳＧとの間の狭い部分にも形成される。ドライエッチング処理では、シリコン窒化膜１８の上面から少し下がった位置までエッチバックされるが、大部分は残った状態となる。この後、スペーサ１０ｂをマスクとしてゲート電極ＳＧ間の部分にイオン注入処理を行って不純物拡散領域１ｃを形成しＬＤＤ構造とする。
次に、図８に示すように、リソグラフィー処理により、ゲート電極ＳＧの間の領域のみを開口するパターンニングを行い、弗酸系の薬液処理により上述したスペーサ１０ｂを除去する。
続いて、図９に示すように、第１のバリア絶縁膜としてのシリコン窒化膜１１をＬＰ−ＣＶＤ法を用いて２０ｎｍ程度の膜厚で成膜し、その後ＣＶＤ法によりＢＰＳＧ膜などのシリコン酸化膜１２を成膜する。続いて、高温ウェット酸化雰囲気の下でメルト処理を行った後平坦化処理をしてゲート電極ＳＧ−ＳＧ間にシリコン酸化膜１２を埋め込んだ状態とする。平坦化処理では、例えばＣＭＰ（chemical mechanical polishing）処理によりシリコン窒化膜１１をストッパとしてシリコン酸化膜１２が除去される。
続いて、図９に示すように、第１のバリア絶縁膜としてのシリコン窒化膜１１をＬＰ−ＣＶＤ法を用いて２０ｎｍ程度の膜厚で成膜し、その後ＣＶＤ法によりＢＰＳＧ膜などのシリコン酸化膜１２を成膜する。続いて、高温ウェット酸化雰囲気の下でメルト処理を行った後平坦化処理をしてゲート電極ＳＧ−ＳＧ間にシリコン酸化膜１２を埋め込んだ状態とする。平坦化処理では、例えばＣＭＰ（chemical mechanical polishing）処理によりシリコン窒化膜１１をストッパとしてシリコン酸化膜１２が除去される。
次に、図１０に示すように、ＲＩＥ法にてシリコン窒化膜９およびシリコン酸化膜１２をエッチングし、ゲート電極Ｇ、ＳＧの多結晶シリコン膜７の上面および側面の上部を露出させる。この後、図１１に示すように、希弗酸処理等の酸化膜除去技術にて、制御ゲートとなる多結晶シリコン膜７の露出されている表面の自然酸化膜等を剥離して清浄化し、スパッタ技術により金属シリサイド形成用のコバルト膜２０を形成する。
次に、図１２に示すように、金属シリサイド形成用に堆積したコバルト膜２０をアニール処理することでコバルトシリサイド膜８を形成する。アニール処理は、ＲＴＰなどのランプアニール技術を用いて行う。コバルト膜２０は、多結晶シリコン膜７と接触している部分だけがシリサイド化し、他の部分は無反応のまま残るので、これを剥離液により処理して除去する。この後、必要に応じて再びＲＴＰなどによるアニール処理を行って安定したコバルトシリサイド（ＣｏＳｉ２）膜８を形成する。
この後、ＬＰ−ＣＶＤ技術により、３０ｎｍ程度のシリコン窒化膜１３を第２のバリア絶縁膜として形成する。シリコン窒化膜１３は、ゲート電極Ｇ、ＳＧの各コバルトシリサイド膜８を覆うと共に、ゲート電極Ｇ−Ｇ間およびゲート電極Ｇ−ＳＧ間のシリコン酸化膜１０、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜１２を覆うように形成される。
次に、図１３に示すように、フォトリソグラフィー処理によりレジストパターンを形成してシリコン窒化膜１３のゲート電極ＳＧ−ＳＧ間にワード線ＷＬ方向（Ｘ方向）につながった帯状をなす開口部１３ａを形成する。開口部１３ａの幅寸法Ｐは、ゲート電極ＳＧ−ＳＧ間隔Ｑよりも小さいが、開口部端がゲート電極ＳＧに近接した位置となるように形成している。
この後、図１４に示すように、ＬＰ−ＣＶＤ法によりＴＥＯＳ膜１４を成膜し、シリコン窒化膜１３をストッパとしてＣＭＰ処理を行い、シリコン窒化膜１３の開口部１３ａ部分に発生している凹部状の段差をＴＥＯＳ膜１４により埋め込んだ状態とする。
この後、図１４に示すように、ＬＰ−ＣＶＤ法によりＴＥＯＳ膜１４を成膜し、シリコン窒化膜１３をストッパとしてＣＭＰ処理を行い、シリコン窒化膜１３の開口部１３ａ部分に発生している凹部状の段差をＴＥＯＳ膜１４により埋め込んだ状態とする。
続いて、図１５に示すように、ＣＶＤ技術によりＴＥＯＳ膜１５を４００ｎｍ成膜する。その後、フォトリソグラフィー処理により、ビット線コンタクトとなるコンタクトプラグ１７形成の為のコンタクトホール１６のレジストパターン２１を形成する。このときのレジストパターン２１の開口部の幅寸法Ｒは、シリコン窒化膜１３の開口部１３ａの幅寸法Ｐよりも小さい。
次に、レジストパターン２１をマスクとしてＲＩＥ技術によりＴＥＯＳ膜１５、１４、シリコン酸化膜１２、シリコン窒化膜１１を貫通し、シリコン基板１の表面を露出するようにコンタクトホール１６の形成を行い、この後、図３に示しているように、コンタクトホール１６内に導体を埋め込みコンタクトプラグ１７を形成する。コンタクトプラグ１７は、例えばＴｉＮなどのバリアメタル１７ａを成膜した後に導体を成膜し、ＣＭＰ処理などによりコンタクトホール１６内に埋め込んだ状態に形成される。以後、図示はしないが、この上層への多層配線プロセスへ続く。
このような本実施形態によれば、第２のバリア絶縁膜であるシリコン窒化膜１３に予め帯状の開口部１３ａを幅寸法Ｐがコンタクトホール１６の幅寸法Ｒよりも大きく形成しているので、コンタクトホール１６の形成時には、シリコン酸化膜１５、１４、１２をエッチングする条件で一度に第１のバリア絶縁膜であるシリコン窒化膜１１の表面まで進めることができるようになり、コンタクトホール１６の形成工程が容易になる。
また、ゲート電極Ｇ−Ｇ間、Ｇ−ＳＧ間に、シリコン酸化膜１０を埋め込み形成し、シリコン窒化膜１１を設けない構成としているので、シリコン酸化膜１０よりも誘電率が大きいシリコン窒化膜１１が形成されている場合に比べてメモリセルトランジスタにおける寄生容量の低減を図ることができ、メモリセル間での誤動作を防止し電気的に安定した動作を行わせることができる。
第１及び第２のバリア絶縁膜１１、１３を形成する構成としているので、不純物や水分が下層側に進入するのを防止でき、また、コバルトシリサイド膜８と絶縁膜との反応を抑制することができる。また第１及び第２のバリア絶縁膜１１、１３は、エッチング処理やＣＭＰ処理におけるストッパとしても機能するので、加工工程で有効に利用することができる。
（第２の実施形態）
図１７ないし図２４は本発明の第２の実施形態を示すものであり、以下、第１の実施形態と異なる部分について説明する。
この実施形態においては、ゲート電極Ｇ−Ｇ間、Ｇ−ＳＧ間に第１のバリア絶縁膜であるシリコン窒化膜１１を形成するところが異なる。すなわち、図１７に示すように、ゲート電極Ｇの側壁およびこのゲート電極Ｇと対向している側のゲート電極ＳＧの側壁部分には、ＲＴＰ等により熱酸化処理で形成したシリコン酸化膜９が設けられ、そのシリコン酸化膜９の表面およびシリコン基板１の表面部分に第１のバリア絶縁膜であるシリコン窒化膜１１が形成されている。そして、残りの空隙部分を埋めるように第１の絶縁膜であるシリコン酸化膜１２が充填形成されている。
図１７ないし図２４は本発明の第２の実施形態を示すものであり、以下、第１の実施形態と異なる部分について説明する。
この実施形態においては、ゲート電極Ｇ−Ｇ間、Ｇ−ＳＧ間に第１のバリア絶縁膜であるシリコン窒化膜１１を形成するところが異なる。すなわち、図１７に示すように、ゲート電極Ｇの側壁およびこのゲート電極Ｇと対向している側のゲート電極ＳＧの側壁部分には、ＲＴＰ等により熱酸化処理で形成したシリコン酸化膜９が設けられ、そのシリコン酸化膜９の表面およびシリコン基板１の表面部分に第１のバリア絶縁膜であるシリコン窒化膜１１が形成されている。そして、残りの空隙部分を埋めるように第１の絶縁膜であるシリコン酸化膜１２が充填形成されている。
このような構成でも第１の実施形態と同様の技術を利用してコンタクトホール１６を形成することができる。なお、この構成では、シリコン窒化膜１１がゲート電極Ｇの側壁部にも形成されることから、電気的特性上で影響を与えることがない場合には適用することができる。
次に、上記構成の製造工程について、第１の実施形態と異なる部分について説明する。
図１８に示す状態は、第１の実施形態における図６に示した製造工程の段階と同等の状態を示している。すなわち、この状態に至るまでの製造工程は第１の実施形態と同じである。
次に、図１９に示すように、第１のバリア絶縁膜としてのシリコン窒化膜１１をＬＰ−ＣＶＤ法を用いて２０ｎｍ程度の膜厚で成膜し、その後、図２０に示すように、ＣＶＤ法によりＢＰＳＧ膜などのシリコン酸化膜１２を成膜する。このとき、シリコン窒化膜１１およびシリコン酸化膜１２は、ゲート電極Ｇ−Ｇ間およびＧ−ＳＧ間にも形成される。続いて、高温ウェット酸化雰囲気の下でメルト処理を行った後平坦化処理をする。平坦化処理では、ＣＭＰ処理によりシリコン窒化膜１１をストッパとしてシリコン酸化膜１２が除去される。
図１８に示す状態は、第１の実施形態における図６に示した製造工程の段階と同等の状態を示している。すなわち、この状態に至るまでの製造工程は第１の実施形態と同じである。
次に、図１９に示すように、第１のバリア絶縁膜としてのシリコン窒化膜１１をＬＰ−ＣＶＤ法を用いて２０ｎｍ程度の膜厚で成膜し、その後、図２０に示すように、ＣＶＤ法によりＢＰＳＧ膜などのシリコン酸化膜１２を成膜する。このとき、シリコン窒化膜１１およびシリコン酸化膜１２は、ゲート電極Ｇ−Ｇ間およびＧ−ＳＧ間にも形成される。続いて、高温ウェット酸化雰囲気の下でメルト処理を行った後平坦化処理をする。平坦化処理では、ＣＭＰ処理によりシリコン窒化膜１１をストッパとしてシリコン酸化膜１２が除去される。
次に、図２１に示すように、ＲＩＥ法にてシリコン窒化膜９およびシリコン酸化膜１２をエッチングし、ゲート電極Ｇ、ＳＧの多結晶シリコン膜７の上面および側面の上部を露出させる。この後、図２２に示すように、希弗酸処理等の酸化膜除去技術にて、制御ゲートとなる多結晶シリコン膜７の露出されている表面の自然酸化膜等を剥離して清浄化し、スパッタ技術により金属シリサイド形成用のコバルト膜２０を形成する。
次に、図２３に示すように、金属シリサイド形成用に堆積したコバルト膜２０をアニール処理してコバルトシリサイド膜８を形成し、未反応の部分を除去する。この後、再びＲＴＰなどによるアニール処理を行って安定したコバルトシリサイド（ＣｏＳｉ２）膜８を形成する。続いて、第２のバリア絶縁膜としてシリコン窒化膜１３を形成する。
次に、図２４に示すように、フォトリソグラフィー処理によりシリコン窒化膜１３のゲート電極ＳＧ−ＳＧ間にワード線ＷＬ方向（Ｘ方向）につながった帯状をなす開口部１３ａを形成する。以下、第１の実施形態に示したのと同様の工程を経て図１７に示す状態の構成を得る。
次に、図２４に示すように、フォトリソグラフィー処理によりシリコン窒化膜１３のゲート電極ＳＧ−ＳＧ間にワード線ＷＬ方向（Ｘ方向）につながった帯状をなす開口部１３ａを形成する。以下、第１の実施形態に示したのと同様の工程を経て図１７に示す状態の構成を得る。
このような第２の実施形態によっても、第１の実施形態と同様に、第２のバリア絶縁膜であるシリコン窒化膜１３に開口部１３ａを形成しているので、コンタクトホール１６の形成工程が容易になる。また、第１及び第２のバリア絶縁膜１１、１３についても第１の実施形態と同様の効果を得ることができる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態では、メモリセルのゲート電極Ｇの形成としてコバルトシリサイド膜８を適用した事例を紹介したが、電極として、タングステンシリサイド（ＳｉＷ）膜やニッケルシリサイド（ＳｉＮｉ）膜、チタンシリサイド膜などの金属シリサイド層においても同様なプロセスを用いることが可能である。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態では、メモリセルのゲート電極Ｇの形成としてコバルトシリサイド膜８を適用した事例を紹介したが、電極として、タングステンシリサイド（ＳｉＷ）膜やニッケルシリサイド（ＳｉＮｉ）膜、チタンシリサイド膜などの金属シリサイド層においても同様なプロセスを用いることが可能である。
図面中、１はシリコン基板（半導体基板）、１ａ、１ｂ、１ｃは不純物拡散領域、２はＳＴＩ（素子分離領域）、３は活性領域、４はゲート絶縁膜、８はコバルトシリサイド膜（金属シリサイド層）、１０はシリコン酸化膜、１１はシリコン窒化膜（第１のバリア絶縁膜）、１２はシリコン酸化膜（第１の絶縁膜）、１３はシリコン窒化膜（第２のバリア絶縁膜）、１３ａは開口部、１４、１５はＴＥＯＳ膜（第２の絶縁膜）、１７はコンタクトプラグ、Ｇはメモリセルトランジスタのゲート電極、ＳＧは選択ゲートトランジスタのゲート電極である。
Claims (5)
- 半導体基板と、
前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上に設けられた金属シリサイド層と、前記ゲート電極を挟んで前記半導体基板の両側に形成された不純物拡散領域とを有するトランジスタと、
前記不純物拡散領域の上面および前記トランジスタのゲート電極の側壁上に設けられた第１のバリア絶縁膜と、
前記第１のバリア絶縁膜上に前記ゲート電極の間を埋めるように形成された第１の絶縁膜と、
前記金属シリサイド層の上部および前記第１の絶縁膜の上部に連続的に形成され且つ所定の隣接する前記ゲート電極の間に第１の幅寸法の開口部を有する第２のバリア絶縁膜と、
前記第２のバリア絶縁膜の上部に形成された第２の絶縁膜と、
前記第２のバリア絶縁膜の開口部内を通過する位置で前記第２の絶縁膜、前記第１の絶縁膜、前記第１のバリア絶縁膜および前記ゲート絶縁膜を貫通して前記半導体基板の不純物拡散領域に達するように形成された前記第１の幅寸法よりも小さい第２の幅寸法を有するコンタクトホールに導体を埋め込んで形成したコンタクトと
を備えたことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に第１の絶縁膜を介して形成されたゲート電極を有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタが所定個数連続して配置されたメモリセル列の端部に設けられ前記半導体基板上に前記第１の絶縁膜を介して形成されたゲート電極を有する選択トランジスタと、
前記選択トランジスタおよびメモリセルトランジスタのゲート電極の上部に形成された金属シリサイド層と、
前記選択トランジスタのゲート電極側壁とそれらが有するソース・ドレイン領域の表面に形成された第１のバリア絶縁膜と、
前記第１のバリア絶縁膜の上に前記選択トランジスタのゲート電極間を埋めるように形成された第１の絶縁層と、
前記金属シリサイド層および前記第１の絶縁層上に連続的に形成された第２のバリア絶縁膜と、
前記選択トランジスタのゲート電極間の上部の前記第２のバリア絶縁膜にそのゲート電極間距離よりも小さい第１の開口幅で形成された開口部と、
前記第２バリア絶縁膜上に形成された第２の絶縁層と、
前記第２のバリア絶縁膜の開口部内を通過する位置で前記第２の絶縁膜、前記第１の絶縁膜、前記第１のバリア膜および前記ゲート絶縁膜を貫通して前記半導体基板のソース／ドレイン領域に達するように形成され前記第１の幅寸法よりも小さい第２の幅寸法を有するコンタクトホールに導体を埋め込んで形成したコンタクトと
を備えたことを特徴とする半導体装置。 - 請求項１または２のいずれかに記載の半導体装置において、
前記第２のバリア絶縁膜に形成された前記開口部は隣接するメモリセル列間にまたがるように帯状に形成されていることを特徴とする半導体装置。 - 半導体基板の主表面上に形成されたメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極の両側に位置する前記半導体基板内に不純物拡散領域を形成する工程と、
前記選択ゲートトランジスタのゲート電極が対抗する部分の側壁および前記不純物拡散領域上に第１のバリア絶縁膜を形成する工程と、
前記選択ゲートトランジスタのゲート電極間を埋めるように前記第１のバリア絶縁膜上に第１絶縁層を形成する工程と、
前記メモリセルトランジスタおよび選択ゲートトランジスタのゲート電極上に金属シリサイド層を形成する工程と、
前記金属シリサイド層上および前記第１絶縁層上に第２のバリア絶縁膜を形成する工程と、
前記第２のバリア絶縁膜の前記ゲート電極の間部分に第１の幅寸法を有する開口部を形成する工程と、
前記第２のバリア絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にマスク層を形成する工程と、
前記第２のバリア絶縁膜の開口部上における前記マスク層に前記第１の幅寸法よりも小さい第２の幅寸法の開口パターンを形成する工程と、
前記マスク層をマスクとしてエッチングを行い、前記第２の絶縁膜を貫通し前記第２のバリア絶縁膜の開口部を介して前記第１の絶縁膜および第１のバリア絶縁膜を貫通して前記不純物拡散領域に達する深さのコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を埋め込み、コンタクトを形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法において、
前記第１のバリア絶縁膜を形成する工程に先立って、前記メモリセル列のゲート電極間に第３の絶縁膜を埋め込む工程を設け、
前記第１のバリア絶縁膜を形成する工程では、前記メモリセル列のゲート電極の上面部および前記第３の絶縁膜の上部に渡り前記第１のバリア絶縁膜を連続的に形成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006275372A JP2008098240A (ja) | 2006-10-06 | 2006-10-06 | 半導体装置およびその製造方法 |
| US11/868,130 US20080083947A1 (en) | 2006-10-06 | 2007-10-05 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006275372A JP2008098240A (ja) | 2006-10-06 | 2006-10-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008098240A true JP2008098240A (ja) | 2008-04-24 |
Family
ID=39274368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006275372A Pending JP2008098240A (ja) | 2006-10-06 | 2006-10-06 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080083947A1 (ja) |
| JP (1) | JP2008098240A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| JP5977002B2 (ja) * | 2011-08-25 | 2016-08-24 | 東京エレクトロン株式会社 | トレンチの埋め込み方法および半導体集積回路装置の製造方法 |
| CN104752360B (zh) | 2013-12-30 | 2018-11-16 | 中芯国际集成电路制造(上海)有限公司 | 存储器件及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223770A (ja) * | 1997-02-10 | 1998-08-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005150336A (ja) * | 2003-11-14 | 2005-06-09 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2005286155A (ja) * | 2004-03-30 | 2005-10-13 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2006019372A (ja) * | 2004-06-30 | 2006-01-19 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006100409A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128188A (ja) * | 2002-10-02 | 2004-04-22 | Renesas Technology Corp | 半導体装置の製造方法 |
-
2006
- 2006-10-06 JP JP2006275372A patent/JP2008098240A/ja active Pending
-
2007
- 2007-10-05 US US11/868,130 patent/US20080083947A1/en not_active Abandoned
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223770A (ja) * | 1997-02-10 | 1998-08-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005150336A (ja) * | 2003-11-14 | 2005-06-09 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2005286155A (ja) * | 2004-03-30 | 2005-10-13 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2006019372A (ja) * | 2004-06-30 | 2006-01-19 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006100409A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080083947A1 (en) | 2008-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100936585B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100414220B1 (ko) | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 | |
| US7786004B2 (en) | Method of treating an exposed conductive film prior to forming a silicide | |
| JP2009158591A (ja) | 半導体装置およびその製造方法 | |
| JP2008283045A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2009010011A (ja) | 半導体装置およびその製造方法 | |
| JP2009026802A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2010080853A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2010040753A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP4822792B2 (ja) | 半導体装置およびその製造方法 | |
| JP2009049235A (ja) | 半導体装置およびその製造方法 | |
| JP2006278967A (ja) | 半導体装置およびその製造方法 | |
| US20070145491A1 (en) | Semiconductor device and method of manufacture | |
| JP2008098240A (ja) | 半導体装置およびその製造方法 | |
| US20080087943A1 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| JP2009267107A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2008192891A (ja) | 半導体装置及びその製造方法 | |
| JP2008211016A (ja) | 半導体装置およびその製造方法 | |
| JP2008177223A (ja) | 半導体装置およびその製造方法 | |
| KR20070059324A (ko) | Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법 | |
| JP2008218452A (ja) | 半導体装置およびその製造方法 | |
| JP2008218638A (ja) | 半導体装置およびその製造方法 | |
| JP2008251942A (ja) | 半導体装置およびその製造方法 | |
| JP2009252773A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2009283826A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090817 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120911 |