KR20110106780A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

일 실시 형태에 따르면, 반도체 장치는, 제1 방향으로 연장되는 소자 영역과, 소자 영역의 제1 부분 상에 배치된 콘택트 플러그와, 소자 영역의 제1 부분과 제1 방향에서 인접하는 제2 부분 상에 배치된 트랜지스터를 구비하고 있다. 제1 부분의 상면 영역의 제1 방향에 수직인 제2 방향의 폭은, 제2 부분의 상면 영역의 제2 방향의 폭보다도 좁다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 일본 특허 출원 제2010-066950호(2010년 3월 23일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
실시 형태는, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 미세화에 수반하여, 회로 패턴의 선 폭의 축소화가 진행되어 오고 있다. 이에 의해, 확산층 및 채널이 되는 소자 영역(active area)과 그것에 인접하는 다른 소자 영역과의 사이의 거리가 근접해 오고 있다. 그 결과, 콘택트부가 형성되는 소자 영역과 그것에 인접하는 다른 소자 영역과의 사이의 내압이 열화하고 있다.
그로 인해, 콘택트부가 형성되는 소자 영역과 그것에 인접하는 다른 소자 영역과의 사이의 내압이 우수한 반도체 장치를 형성하는 것이 곤란했다.
또한, 관련하는 기술로서, 인접하는 플로팅 게이트, 컨트롤 게이트 사이에 보이드 부분(void portion)을 형성하는 기술이 제안되어 있다(예를 들어, 일본 특허 공개 제2006-302950 공보를 참조). 그러나, 이 기술은, 서로 인접하는 메모리 셀 트랜지스터 사이에 이용된다. 그로 인해, 이 기술은, 콘택트부가 형성되는 소자 영역과 그것에 인접하는 다른 소자 영역과의 사이의 내압을 향상시키는 것은 아니다.
일반적으로, 일 실시 형태에 따르면, 반도체 장치는, 제1 방향으로 연장되는 소자 영역과, 소자 영역의 제1 부분 상에 배치된 콘택트 플러그와, 소자 영역의 제1 부분과 제1 방향에서 인접하는 제2 부분 상에 배치된 트랜지스터를 구비하고 있다. 제1 부분의 상면 영역의 제1 방향에 수직인 제2 방향의 폭은, 제2 부분의 상면 영역의 제2 방향의 폭보다도 좁다.
이하, 실시 형태의 상세를 도면을 참조하여 설명한다. 또한, 본 실시 형태에서는, 복수의 메모리 셀 트랜지스터가 워드선 방향 및 비트선 방향으로 배열되고, 직렬 접속된 복수의 메모리 셀 트랜지스터를 선택 트랜지스터 사이에 설치한 구성을 갖는 NAND형 불휘발성 반도체 기억 장치에 대해 설명한다.
도 1은, 실시 형태에 관한 반도체 장치의 기본적인 구성을 모식적으로 도시한 평면도.
도 2는, 실시 형태에 관한 반도체 장치의 기본적인 구성을 모식적으로 도시한 평면도.
도 3은, 도 1 및 도 2의 A-A선을 따른 단면도.
도 4의 (a)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도이고, 도 4의 (b)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 비트선 BL 방향을 따른 단면도.
도 5의 (a)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도이고, 도 5의 (b)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 비트선 BL 방향을 따른 단면도.
도 6의 (a)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도이고, 도 6의 (b)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 비트선 BL 방향을 따른 단면도.
도 7의 (a)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도이고, 도 7의 (b)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 비트선 BL 방향을 따른 단면도.
도 8의 (a)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도이고, 도 8의 (b)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 비트선 BL 방향을 따른 단면도.
도 9의 (a)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도이고, 도 9의 (b)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 비트선 BL 방향을 따른 단면도.
도 10의 (a)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도이고, 도 10의 (b)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 비트선 BL 방향을 따른 단면도.
도 11의 (a) 및 도 11의 (b)는, 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도.
도 12는, 실시 형태의 변형예 1 및 변형예 2에 관한 반도체 장치의 기본적인 구성을 모식적으로 도시한 평면도.
도 13은, 실시 형태의 변형예 1 및 변형예 2에 관한 반도체 장치의 기본적인 구성을 모식적으로 도시한 평면도.
도 14는, 도 12 및 도 13의 C-C선을 따른 단면도.
도 15는, 도 12 및 도 13의 C-C선을 따른 단면도.
(실시 형태)
도 1 내지 도 3을 사용하여, 본 실시 형태에 관한 반도체 장치의 기본적인 구성을 개략적으로 설명한다. 도 1 및 도 2는, 본 실시 형태에 관한 반도체 장치의 기본적인 구성을 모식적으로 도시한 평면도이고, 도 3은, 도 1 및 도 2의 A-A선을 따른 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 소자 영역 AA 및 STI(shallow trench isolation) 구조의 소자 분리 영역(shallow trench isolation region) STI가 교대로 배치되고, 비트선 BL 방향(제1 방향)으로 연장하고 있다. 이 소자 분리 영역 STI에 의해, 서로 인접하는 소자 영역 AA끼리 전기적으로 분리되어 있다. 그리고, 복수의 소자 영역 AA 및 복수의 소자 분리 영역 STI 상에는, 워드선 WL 방향(제2 방향)으로 연장된 스트라이프 형상의 워드선 WL 및 셀렉트 게이트선 SGD, SGS가 형성되어 있다. 워드선 WL과 소자 영역 AA가 교차하는 영역에는 메모리 셀 트랜지스터 MT가 설치되고, 셀렉트 게이트선 SGD, SGS와 소자 영역 AA가 교차하는 영역에는 각각 선택 트랜지스터 ST1, ST2가 설치되어 있다. 비트선 BL 방향에서 인접하는 워드선 WL 사이, 및 워드선 WL과 셀렉트 게이트선 SGD, SGS와의 사이의 소자 영역 AA에는, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 소스 영역 또는 드레인 영역으로 되는 불순물 확산층이 형성되어 있다.
비트선 BL 방향에서 메모리 셀 트랜지스터 MT와 인접하지 않는 선택 트랜지스터 ST1의 소자 영역 AA에 형성되는 불순물 확산층은, 선택 트랜지스터 ST1의 드레인 영역으로서 기능한다. 그리고 이 드레인 영역 상에는 콘택트 플러그(콘택트부) CP1이 형성된다. 콘택트 플러그 CP1은, 소자 영역 AA 방향을 따라 설치된 스트라이프 형상의 비트선 BL(도시하지 않음)에 접속된다.
또한, 비트선 BL 방향에서 메모리 셀 트랜지스터 MT와 인접하지 않는 선택 트랜지스터 ST2의 소자 영역 AA에 형성되는 불순물 확산층은, 선택 트랜지스터 ST2의 소스 영역으로서 기능한다. 그리고 이 소스 영역 상에는 콘택트 플러그 CP2가 형성된다. 콘택트 플러그 CP2는 소스선 SL(도시하지 않음)에 접속된다. 또한 설명의 간단화를 위해, 이하에서는 콘택트 플러그 CP1과 콘택트 플러그 CP2를 구별하지 않는 경우에는, 간단히 콘택트 플러그 CP라 칭하는 경우가 있다. 또한, 마찬가지로, 이하에서는 선택 트랜지스터 ST1과 선택 트랜지스터 ST2를 구별하지 않는 경우에는, 간단히 선택 트랜지스터 ST라 칭하는 경우가 있다.
이 선택 트랜지스터 ST1의 드레인 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭, 및 선택 트랜지스터 ST2의 소스 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭은, 메모리 셀 트랜지스터 MT의 소스 영역, 드레인 영역, 선택 트랜지스터 ST1의 소스 영역, 및 선택 트랜지스터 ST2의 드레인 영역이 형성되는 소자 영역 AA의 워드선 WL 방향의 폭보다도 좁다.
다음으로, 도 3에 도시한 바와 같이, 소자 영역 AA(100)의 콘택트 플러그 CP가 형성되는 부분의 상면 영역의 워드선 WL 방향의 폭은, 소자 영역 AA의 다른 부분의 상면 영역의 워드선 WL 방향의 폭보다도 좁다. 예를 들어, 콘택트 플러그 CP가 형성되는 소자 영역 AA의 상측 부분은, 하측 부분에 비해 2 내지 4nm 정도 가늘게 되어 있다. 보다 구체적으로는, 소자 영역 AA의 소자 분리 영역 STI로부터 돌출(노출)되어 있는 부분 및 돌출되어 있는 부분 근방의 워드선 WL 방향의 폭은, 소자 영역 AA 하측 부분의 워드선 방향의 폭에 비해 좁게 되어 있다. 예를 들어, 소자 영역 AA의 돌출되어 있는 부분 근방에서는, 소자 영역 AA가 소자 분리 영역 STI로부터 이격되어 있다. 바꾸어 말하면, 소자 영역 AA의 돌출되어 있는 부분 및 돌출되어 있는 부분 근방의 워드선 WL 방향의 폭은, 메모리 셀 트랜지스터 MT, 선택 트랜지스터 ST1, ST2(의 채널), 메모리 셀 트랜지스터 MT의 소스 영역, 드레인 영역, 선택 트랜지스터 ST1의 소스 영역, 및 선택 트랜지스터 ST2의 드레인 영역이 형성되는 소자 영역 AA의 워드선 WL 방향의 폭보다도 좁다. 또한, 소자 영역(100)을 분리하도록, HTO(high temperature oxide)막(10a)과 폴리실라잔(PSZ)막(10b)으로 이루어지는 소자 분리 영역 STI가 형성된다. 또한, 콘택트 플러그 CP를 분리하도록 층간 절연막(20)이 형성되어 있다.
상술한 실시 형태에 따르면, 반도체 장치는, 비트선 BL 방향으로 연장되는 소자 영역 AA와, 소자 영역 AA의 제1 부분 상에 배치된 콘택트 플러그 CP와, 소자 영역 AA의 제1 부분과 비트선 BL 방향에서 인접하는 제2 부분 상에 배치된 선택 트랜지스터 ST를 구비하고, 제1 부분의 상면 영역의 비트선 BL 방향에 수직인 워드선 WL 방향의 폭은, 제2 부분의 상면 영역의 워드선 WL 방향의 폭보다도 좁다. 즉, 선택 트랜지스터 ST1의 드레인 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭, 및 선택 트랜지스터 ST2의 소스 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭은, 소자 영역 AA의 다른 부분의 워드선 WL 방향의 폭에 비해 좁다. 이로 인해, 서로 인접하고, 콘택트 플러그 CP가 형성되는 소자 영역 AA가 충분히 이격된다. 그 결과, 인접하는 소자 영역 AA 사이의 패턴 치수를 실질적으로 넓히는 것과 마찬가지의 효과가 얻어진다. 따라서, 소자 영역 AA의 콘택트 플러그 CP가 형성되는 부분과 그것에 인접하는 소자 영역 AA의 다른 부분과의 사이의 내압을 개선할 수 있다.
다음으로, 도 1 내지 도 11을 사용하여, 본 실시 형태에 관한 반도체 장치의 기본적인 제조 방법에 대해 개략적으로 설명한다. 도 4의 (a) 내지 도 10의 (a)는, 본 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도이고, 도 4의 (b) 내지 도 10의 (b)는, 본 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 비트선 BL 방향을 따른 단면도이다. 또한, 도 11의 (a) 및 도 11의 (b)는, 본 실시 형태에 관한 반도체 장치의 기본적인 제조 방법을 모식적으로 도시하는 워드선 WL 방향을 따른 단면도이다.
우선, 도 4에 도시한 바와 같이, 반도체 기판(실리콘 기판)(100) 상에 게이트 절연막(30)으로 되는 실리콘 산화막을 형성한다. 그리고, 게이트 절연막(30) 상에 열처리에 의해 폴리실리콘으로 변화되는 아몰퍼스 실리콘(전하 축적층)(40)을 형성한다.
다음으로, 도 5에 도시한 바와 같이, 전하 축적층(40) 상에 도시하지 않은 하프 피치가 19nm 정도인 라인 앤 스페이스 형상의 마스크 패턴을 형성하고, 전하 축적층(40), 게이트 절연막(30), 실리콘 기판(100)의 에칭을 행한다. 이에 의해, 소자 분리 홈이 형성된다. 그리고, 소자 분리 홈의 내벽, 및 저면에 HTO막(10a)을 형성하고, HTO막(10a) 상에 PSZ막(10b)을 형성한다. 이에 의해, HTO막(10a) 및 PSZ막(10b)으로 이루어지는 소자 분리 영역 STI가 형성된다.
다음으로, 도 6에 도시한 바와 같이, 에치백을 행하여 전하 축적층(40), PSZ막(10b) 및 HTO막(10a)을 가공한다. 에치백을 행한 후, 전체면에 전극간 절연막(50)으로서 NONON막을 형성한다. 또한, 선택 트랜지스터 부분의 전극간 절연막(50)은 미리 패터닝된다. 계속해서, 전극간 절연막(50) 상에, 제어 게이트 전극(60)으로 되는 아몰퍼스 실리콘막을 형성한다.
다음으로, 도 7에 도시한 바와 같이, 도 1 및 도 2에 도시한 워드선 WL 및 셀렉트 게이트선 SGD, SGS에 대응한 영역을 소정의 마스크 재료 패턴으로 덮고, 스페이스부만 RIE법에 의해 제어 게이트 전극막(60), 전극간 절연막(50), 전하 축적층(40), 게이트 절연막(30), 및 소자 분리 영역 STI를 에칭한다. 이에 의해, 스페이스부에 있어서는, 소자 영역(반도체 기판)(100)이 노출되어도 된다. 이에 의해, 반도체 기판(100) 상에 형성된 게이트 절연막(30)과, 게이트 절연막(30) 상에 형성된 전하 축적층(40)과, 전하 축적층(40) 상에 형성된 전극간 절연막(50)과, 전극간 절연막(50) 상에 형성된 제어 게이트 전극(60)을 구비하는 메모리 셀 트랜지스터 MT 구조가 형성된다. 또한, 반도체 기판(100) 상에 형성된 게이트 절연막(30)과, 게이트 절연막(30) 상에 형성된 전하 축적층(40) 형성용의 아몰퍼스 실리콘막과, 전하 축적층(40) 상에 형성된 제어 게이트 전극(60) 형성용의 아몰퍼스 실리콘에 의해 선택 트랜지스터 ST 구조가 형성된다.
다음으로, 도 8에 도시한 바와 같이, 소자 영역(100) 상, 소자 분리 영역 STI 상, 메모리 셀 트랜지스터 MT 구조 상, 및 선택 트랜지스터 ST 구조 상에 보호 절연막(70)으로 되는 실리콘 산화막을 형성한다. 이때, 상기 실리콘 산화막의 막 두께는, 비트선 BL 방향에서 인접하는 메모리 셀 트랜지스터 MT 구조 사이, 및 메모리 셀 트랜지스터 MT 구조와 선택 트랜지스터 ST 구조와의 사이를 매립하고, 비트선 BL 방향에서 인접하는 선택 트랜지스터 ST 구조 사이를 매립하지 않을 정도의 막 두께이다. 이 보호 절연막(70)은, 예를 들어 소자 영역(100)의 보호 및 후에 선택 트랜지스터 사이에 이온을 주입시키는 임플란테이션의 스페이서로서 사용된다.
다음으로, 도 9에 도시한 바와 같이, 에치백을 행하여, 비트선 BL 방향에서 인접하는 선택 트랜지스터 ST 구조 사이의 보호 절연막(70)을 제거한다. 이때, 오버에칭 경향으로 에치백을 행하여, 비트선 BL 방향에서 인접하는 선택 트랜지스터 ST 구조 사이의 소자 분리 영역 STI의 상부를 후퇴시킨다. 이에 의해, 선택 트랜지스터 ST 구조의 메모리 셀 트랜지스터 MT 구조와는 인접하지 않는 측방에 있어서, 소자 영역(100)의 상부를 소자 분리 영역 STI의 상면으로부터 1 내지 2nm 정도 돌출(노출)시킨다. 또한, 상술한 에치백은, 비트선 BL 방향에서 인접하는 메모리 셀 트랜지스터 MT 구조 사이, 메모리 셀 트랜지스터 MT 구조와 선택 트랜지스터 ST 구조와의 사이, 및 선택 트랜지스터 ST 구조의 측벽의 보호 절연막(70)은 제거되지 않을 정도로 행한다.
다음으로, 도 10에 도시한 바와 같이, 소자 영역(100)의 상부를 소자 분리 영역 STI의 상면으로부터 돌출시킨 상태에서 열산화 처리를 행한다. 이에 의해, 돌출되어 있는(노출되어 있는) 소자 영역(100)의 상면 및 측벽(측면)이 1 내지 2nm 정도로 산화되어, 실리콘 산화막(80)이 형성된다. 그 결과, 돌출되어 있는 소자 영역(100)은 실질적으로 슬리밍되어, 워드선 WL 방향의 폭이 가늘어진다. 또한, 소자 영역(100)의 산화에 의해 슬리밍되는 폭은, 후에 형성되는 콘택트 플러그 CP와의 콘택트 저항에 의존하여 결정된다. 이 열산화 처리는, 소자 영역(100)의 표면을 산화시키는 방법이면, 어떠한 방법이어도 된다.
또한, 돌출되어 있는 소자 영역(100)의 상부 및 측벽을 산화할 때, 750℃ 이상 또한 30초 이상으로 열산화 처리를 행한다. 그러나, 저온 또는 단시간에의 열산화 처리에서는, 도 11의 (b)에 도시한 바와 같이, 산화 후의 소자 영역(100)의 돌출부의 코너의 산화막의 막 두께가 얇아져, 소자 영역(100)의 돌출부의 코너가 예각이 되어 버린다. 이에 의해, 돌출되어 있는 소자 영역(100)의 상부 및 측벽의 코너가 예각이 된다. 이것은 소자 영역(100)의 돌출부의 코너에서의 전계 집중을 초래하게 되어 바람직하지 않다. 그로 인해, 보다 고온이며, 보다 장시간의 처리가 바람직하다. 예를 들어, 850℃ 정도의 고온, 또는 10분 정도의 긴 시간으로 열산화 처리를 행함으로써, 소자 영역(100)으로의 스트레스를 경감시키면서 실리콘의 산화를 행할 수 있다. 이에 의해, 도 11의 (a)에 도시한 바와 같이, 산화 후의 소자 영역(100)의 돌출부의 코너를 둥글게 할(라운드 형상으로 할) 수 있다.
그 후, 아몰퍼스 실리콘막을 폴리실리콘으로 결정화시키는 열처리 공정이나, 소자 영역(100) 상에 콘택트 플러그를 형성하는 공정 등 주지의 기술을 이용하여, 배선층 등(도시하지 않음)을 형성하여, 본 실시 형태의 반도체 장치를 완성시킨다. 또한, 소자 영역(100) 및 콘택트 플러그 사이에 절연막(80)이 남아 있어도, 절연막(80)의 막 두께는 매우 얇기 때문에, 특별히 제거하지 않아도 된다.
상술한 실시 형태에 따르면, 소자 영역(100)의 상부를 소자 분리 영역 STI로부터 돌출시킨 상태에서 열산화 처리를 행하고 있다. 이에 의해, 돌출된 소자 영역(100)의 상면 및 측벽을 산화시킬 수 있어, 워드선 방향에서의 소자 영역(100)의 폭을 좁게 할 수 있다. 그 결과, 인접하는 소자 영역(100) 사이의 패턴 치수를 실질적으로 넓히는 것과 마찬가지의 효과가 얻어진다. 따라서, 소자 영역 AA의 콘택트 플러그 CP가 형성되는 부분과 그것에 워드선 방향에서 인접하는 소자 영역 AA의 다른 부분과의 사이의 내압을 개선할 수 있다.
(변형예 1)
다음으로, 도 12 내지 도 14를 사용하여, 본 실시 형태의 변형예 1에 관한 반도체 장치의 기본적인 구성에 대해 개략적으로 설명한다. 상술한 실시 형태에서는, 콘택트 플러그 CP가 워드선 WL 방향에서 직선 형상으로 배치되어 있는 경우에 대해 설명했다. 본 변형예 1에서는, 콘택트 플러그 CP가 워드선 WL 방향에서 어긋나 배치되어 있는 경우에 대해 설명한다. 또한, 기본적인 구성 및 제조 방법은, 상술한 실시 형태의 구성 및 제조 방법과 마찬가지이다. 따라서, 상술한 실시 형태에서 설명한 사항 및 상술한 실시 형태로부터 용이하게 유추 가능한 사항에 대한 설명은 생략한다.
도 12 및 도 13은, 본 실시 형태의 변형예 1에 관한 반도체 장치의 기본적인 구성을 모식적으로 도시한 평면도이고, 도 14는, 도 12 및 도 13의 C-C선을 따른 단면도이다.
도 12 및 도 13에 도시한 바와 같이, 소자 영역 AA 및 소자 분리 영역 STI가 교대로 배치되고, 비트선 BL 방향으로 연장하고 있다. 그리고, 복수의 소자 영역 AA 및 복수의 소자 분리 영역 STI 상에는, 워드선 WL 방향으로 연장된 스트라이프 형상의 워드선 WL 및 셀렉트 게이트선 SGD, SGS가 형성되어 있다. 워드선 WL과 소자 영역 AA가 교차하는 영역에는 메모리 셀 트랜지스터 MT가 설치되고, 셀렉트 게이트선 SGD, SGS와 소자 영역 AA가 교차하는 영역에는 각각 선택 트랜지스터 ST1, ST2가 설치되어 있다. 비트선 BL 방향에서 인접하는 워드선 WL 사이, 및 워드선 WL과 셀렉트 게이트선 SGD, SGS와의 사이의 소자 영역 AA에는, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 소스 영역 또는 드레인 영역으로 되는 불순물 확산층이 형성되어 있다.
비트선 BL 방향에서 메모리 셀 트랜지스터 MT와 인접하지 않는 선택 트랜지스터 ST1의 소자 영역 AA에 형성되는 불순물 확산층은, 선택 트랜지스터 ST1의 드레인 영역으로서 기능한다. 그리고 이 드레인 영역 상에는 콘택트 플러그 CP1이 형성된다. 콘택트 플러그 CP1은, 소자 영역 AA 방향을 따라 설치된 스트라이프 형상의 비트선 BL(도시하지 않음)에 접속된다. 그리고, 이 콘택트 플러그 CP1은, 워드선 WL 방향에서, 지그재그로 배치되고, 워드선 방향에서 직선 형상으로 배치되어 있지 않다.
또한, 비트선 BL 방향에서 메모리 셀 트랜지스터 MT와 인접하지 않는 선택 트랜지스터 ST2의 소자 영역 AA에 형성되는 불순물 확산층은, 선택 트랜지스터 ST2의 소스 영역으로서 기능한다. 그리고 이 소스 영역 상에는 콘택트 플러그 CP2가 형성된다. 콘택트 플러그 CP2는 소스선 SL(도시하지 않음)에 접속된다. 그리고, 이 콘택트 플러그 CP2는, 워드선 WL 방향에서 지그재그로 배치되고, 워드선 방향에서 직선 형상으로 배치되어 있지 않다.
이 선택 트랜지스터 ST1의 드레인 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭, 및 선택 트랜지스터 ST2의 소스 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭은, 메모리 셀 트랜지스터 MT, 선택 트랜지스터 ST1, ST2(의 채널), 메모리 셀 트랜지스터 MT의 소스 영역, 드레인 영역, 선택 트랜지스터 ST1의 소스 영역, 및 선택 트랜지스터 ST2의 드레인 영역이 형성되는 소자 영역 AA의 워드선 WL 방향의 폭보다도 좁다.
다음으로, 도 14에 도시한 바와 같이, 소자 영역 AA(100)의 콘택트 플러그 CP가 형성되는 부분의 상면 영역의 워드선 WL 방향의 폭은, 소자 영역 AA의 다른 부분의 상면 영역의 워드선 WL 방향의 폭보다도 좁다. 예를 들어, 콘택트 플러그 CP가 형성되는 소자 영역 AA의 상측 부분은, 하측 부분에 비해 2 내지 4nm 정도 가늘게 되어 있다. 또한, 소자 영역(100)을 분리하도록, HTO막(10a)과 PSZ막(10b)으로 이루어지는 소자 분리 영역 STI가 형성된다. 또한, 콘택트 플러그 CP를 분리하도록 층간 절연막(20)이 형성되어 있다.
상술한 변형예 1에 따르면, 상술한 실시 형태와 마찬가지로 선택 트랜지스터 ST1의 드레인 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭, 및 선택 트랜지스터 ST2의 소스 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭은, 소자 영역 AA의 다른 부분의 워드선 WL 방향의 폭에 비해 좁다. 이로 인해, 서로 인접하고, 콘택트 플러그 CP가 형성되는 소자 영역 AA가 충분히 이격된다. 그 결과, 상술한 실시 형태와 마찬가지로, 인접하는 소자 영역(100) 사이의 패턴 치수를 실질적으로 넓히는 것과 마찬가지의 효과가 얻어진다. 또한, 콘택트 플러그 CP는 워드선 WL 방향에서 지그재그로 설치되어 있기 때문에, 인접하는 콘택트 플러그 CP 사이의 폭이 넓어지고 있다. 따라서, 소자 영역 AA의 콘택트 플러그 CP가 형성되는 부분과 그것에 워드선 방향에서 인접하는 소자 영역 AA의 다른 부분과의 사이의 내압을 개선할 수 있다.
(변형예 2)
다음으로, 도 12, 도 13, 및 도 15를 사용하여, 본 실시 형태의 변형예 2에 관한 반도체 장치의 기본적인 구성에 대해 개략적으로 설명한다. 본 변형예 2에서는, 콘택트 플러그 CP가 돌출된 소자 영역 AA의 상면 및 측면을 덮고 있는 경우에 대해 설명한다. 또한, 기본적인 구성 및 제조 방법은, 상술한 실시 형태 및 변형예 1의 구성 및 제조 방법과 마찬가지이다. 따라서, 상술한 실시 형태 및 변형예 1에서 설명한 사항 및 상술한 실시 형태 및 변형예 1로부터 용이하게 유추 가능한 사항에 대한 설명은 생략한다.
도 15는, 도 12 및 도 13의 C-C선을 따른 단면도이다.
본 변형예 2의 반도체 장치는 도 12 및 도 13에서 설명한 구조를 갖고 있다. 그리고, 도 15에 도시한 바와 같이, 콘택트 플러그 CP가 형성되는 소자 영역 AA(100)의 상측 부분은, 하측 부분에 비해 예를 들어 2 내지 4nm 정도 가늘게 되어 있다. 또한, 콘택트 플러그 CP는 이 슬리밍된 소자 영역 AA의 상측 부분을 덮고 있다. 또한, 소자 영역(100)을 분리하도록, HTO막(10a)과 PSZ막(10b)으로 이루어지는 소자 분리 영역 STI가 형성된다. 또한, 콘택트 플러그 CP를 분리하도록 층간 절연막(20)이 형성되어 있다.
상술한 변형예 2에 따르면, 상술한 실시 형태와 마찬가지로 선택 트랜지스터 ST1의 드레인 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭, 및 선택 트랜지스터 ST2의 소스 영역으로서 기능하는 소자 영역 AA의 워드선 WL 방향의 폭은, 소자 영역 AA의 다른 부분의 워드선 WL 방향의 폭에 비해 좁다. 이로 인해, 서로 인접하고, 콘택트 플러그 CP가 형성되는 소자 영역 AA가 충분히 이격된다. 그 결과, 상술한 실시 형태와 마찬가지로, 인접하는 소자 영역(100) 사이의 패턴 치수를 실질적으로 넓히는 것과 마찬가지의 효과가 얻어진다. 또한, 콘택트 플러그 CP는 워드선 WL 방향에서 지그재그로 설치되어 있기 때문에, 인접하는 콘택트 플러그 CP 사이의 폭이 넓어지고 있다. 따라서, 소자 영역 AA의 콘택트 플러그 CP가 형성되는 부분과 그것에 워드선 방향에서 인접하는 소자 영역 AA의 다른 부분과의 사이의 내압을 개선할 수 있다. 또한, 콘택트 플러그 CP는, 슬리밍된 소자 영역(100)의 상측 부분을 덮고 있다. 이로 인해, 소자 영역(100)이 슬리밍되어 워드선 WL 방향의 폭이 콘택트 플러그 CP의 그것보다 좁아진 경우이어도, 콘택트 저항의 상승을 억제하는 것이 가능하다.
또한, 상술한 실시 형태에서는, 비트선 BL 방향을 따른 선택 트랜지스터 ST 사이의 폭은, 보호 절연막(70)에 의해 매립되지 않을 정도의 폭으로 하고 있다. 그러나, 콘택트 플러그 CP의 배치에 따라 적절하게 변경 가능하다.
또한, 상술한 변형예 1 및 변형예 2에서는, 콘택트 플러그 CP는, 워드선 WL 방향에 있어서, 소자 영역 AA 1개 걸러 얼라인되어 배치되어 있었지만, 이것에 한정되는 것이 아니라, 예를 들어 소자 영역 AA 2개 걸러 얼라인하는 배치이어도 된다.
또한, 상술한 실시 형태에서는, 각 절연막을 실리콘 산화막(PSZ막, HTO막 포함함)으로 하고 있지만, 이것에 한정되는 것은 아니다. 또한, 전하 축적층(40)으로서 아몰퍼스 실리콘을 사용하고 있지만, 전하를 유지하는 전하 트랩형의 절연막(예를 들어 실리콘 질화막) 등을 사용해도 된다. 또한, 전극간 절연막(50)으로서 NONON막을 사용하고 있지만, 실리콘 산화물보다도 유전율이 높은 절연체이면, 어떠한 것이어도 된다. 또한, 제어 게이트 전극(60)으로서 아몰퍼스 실리콘(열처리에 의해 폴리실리콘으로 변화됨)을 사용하고 있지만, 제어 게이트 전극으로서 기능하는 것이면, 어떠한 것이어도 된다.
본 발명의 소정 실시예를 설명하였지만, 이들 실시예는 단지 예로서 제시된 것으로 발명의 범위를 제한하려는 것은 아니다. 실제로, 본 명세서에 기재된 신규의 방법 및 시스템은 다양한 다른 형태로 구현될 수 있다. 또한, 본 발명의 사상으로부터 일탈하지 않는 범위 내에서, 본 명세서에 기재된 방법 및 시스템의 형태에 있어 각종의 생략, 치환 및 변경을 행할 수 있다. 첨부하는 청구범위 및 그 균등물은, 본 발명의 범위 및 사상 내에 들어가는 이러한 형태 또는 수정을 포함시키기 위한 것이다.

Claims (20)

  1. 반도체 장치로서,
    제1 방향으로 연장된 소자 영역과,
    상기 소자 영역의 제1 부분 상에 배치된 콘택트 플러그와,
    상기 소자 영역의 상기 제1 부분과 상기 제1 방향에서 인접하는 제2 부분 상에 배치된 트랜지스터를 구비하고,
    상기 제1 부분의 상면 영역의 상기 제1 방향에 수직인 제2 방향의 폭은, 상기 제2 부분의 상면 영역의 상기 제2 방향의 폭보다도 좁은, 반도체 장치.
  2. 제1항에 있어서, 상기 제2 방향에 평행한 단면에 있어서, 상기 제1 부분의 상면 영역은 라운드 형상인, 반도체 장치.
  3. 제1항에 있어서, 상기 제2 방향에서, 복수의 상기 소자 영역 및 복수의 소자 분리 영역이 교대로 배치되는, 반도체 장치.
  4. 제3항에 있어서, 상기 제1 부분의 상면 영역은, 상기 소자 분리 영역의 상면보다도 높은, 반도체 장치.
  5. 제4항에 있어서, 제1 부분의 상기 소자 분리 영역의 상면보다 높은 위치에 있어서의 상기 제2 방향의 폭은, 상기 제1 부분의 상기 소자 분리 영역의 상면보다 낮은 위치에 있어서의 상기 제2 방향의 폭보다도 좁은, 반도체 장치.
  6. 제4항에 있어서, 상기 제1 부분의 상면 영역의 상기 제2 방향의 폭은, 상기 콘택트 플러그의 상기 제2 방향의 폭보다도 좁은, 반도체 장치.
  7. 제6항에 있어서, 상기 콘택트 플러그는, 상기 제1 부분의 상면 및 측면을 덮고 있는, 반도체 장치.
  8. 제3항에 있어서, 상기 제2 방향에서, 복수의 상기 소자 영역의 제1 부분 상에 각각 배치된 복수의 상기 콘택트 플러그가 직선 형상으로 배치되는, 반도체 장치.
  9. 제3항에 있어서, 상기 제2 방향에서, 복수의 상기 소자 영역의 제1 부분 상에 각각 배치된 복수의 상기 콘택트 플러그가 지그재그 형상으로 배치되는, 반도체 장치.
  10. 제1항에 있어서, 상기 제1 부분은 상기 트랜지스터의 소스 영역 또는 드레인 영역을 포함하는, 반도체 장치.
  11. 제10항에 있어서, 상기 제2 부분은 상기 트랜지스터의 드레인 영역 또는 소스 영역을 포함하는, 반도체 장치.
  12. 제1항에 있어서, 상기 트랜지스터는 선택 트랜지스터인, 반도체 장치.
  13. 반도체 장치의 제조 방법으로서,
    제1 방향으로 연장되고, 교대로 배치된 복수의 소자 영역 및 복수의 소자 분리 영역과, 상기 소자 영역 상의 메모리 셀 트랜지스터 구조와, 상기 소자 영역 상의 선택 트랜지스터 구조를 형성하는 것과,
    상기 소자 분리 영역의 일부분을 후퇴시켜, 상기 선택 트랜지스터 구조의 상기 메모리 셀 트랜지스터 구조와는 인접하지 않는 측방에 있어서 상기 소자 영역의 상측 부분을 돌출시키는 것과,
    상기 돌출된 소자 영역의 상측 부분의 상면 및 측면을 산화시키는 것을 구비하는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 돌출된 소자 영역의 상측 부분의 상면 및 측면은 열산화에 의해 산화되는, 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 열산화는 750℃ 이상 또한 30초 이상으로 행해지는, 반도체 장치의 제조 방법.
  16. 제13항에 있어서, 상기 산화에 의해 상기 소자 영역의 상측 부분의 상기 제1 방향에 수직인 제2 방향의 폭이 좁게 되는, 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 산화에 의해 상측 부분에 있어서의 상기 제2 방향의 폭이 좁게 된 상기 소자 영역 상에는 콘택트 플러그를 형성하는 것을 더 포함하는, 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 콘택트 플러그는 상기 소자 영역의 상측 부분의 상면 및 측면을 덮도록 형성되는, 반도체 장치의 제조 방법.
  19. 제13항에 있어서, 상기 제1 방향에 수직인 제2 방향으로 평면인 단면에 있어서, 상기 돌출된 소자 영역의 상측 부분은 산화되어 라운드 형상으로 되는, 반도체 장치의 제조 방법.
  20. 제13항에 있어서, 상기 제1 방향으로 연장되고, 교대로 배치된 복수의 소자 영역 및 복수의 소자 분리 영역과, 상기 소자 영역 상의 메모리 셀 트랜지스터 구조와, 상기 소자 영역 상의 선택 트랜지스터 구조를 형성하는 것은, 상기 소자 영역 상에 한 쌍의 상기 선택 트랜지스터 구조를 형성하는 것을 포함하고, 상기 한 쌍의 선택 트랜지스터 구조 사이에 있어서, 상기 소자 분리 영역의 일부를 후퇴시켜, 상기 소자 영역의 상측 부분이 선택적으로 돌출되는, 반도체 장치의 제조 방법.
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