JP2019041061A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP2019041061A
JP2019041061A JP2017163695A JP2017163695A JP2019041061A JP 2019041061 A JP2019041061 A JP 2019041061A JP 2017163695 A JP2017163695 A JP 2017163695A JP 2017163695 A JP2017163695 A JP 2017163695A JP 2019041061 A JP2019041061 A JP 2019041061A
Authority
JP
Japan
Prior art keywords
region
insulating layer
layer
forming
edge seal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017163695A
Other languages
English (en)
Inventor
祐弥 松田
Yuya Matsuda
祐弥 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2017163695A priority Critical patent/JP2019041061A/ja
Priority to US15/908,006 priority patent/US10546867B2/en
Publication of JP2019041061A publication Critical patent/JP2019041061A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】コンタクトホール加工時の下地へのダメージや過剰エッチングを抑制できる半導体装置の製造方法及び半導体装置を提供する。【解決手段】基板の第２領域上にトランジスタを覆う第１絶縁層を形成し、第１絶縁層を貫通しアクティブ領域およびゲート電極に達する複数の第１ホールを形成し、第１ホール内に第１金属材を形成し、基板の第１領域上に絶縁体を介して積層された複数の金属層を形成し、第１絶縁層上および金属層のテラス部上に第２絶縁層を形成し、第２絶縁層を貫通し、第１金属材に達する第２ホールと、テラス部に達する複数の第３ホールと、を同時に形成する。【選択図】図２７

Description

実施形態は、半導体装置の製造方法及び半導体装置に関する。
３次元構造のメモリセルアレイと、そのメモリセルアレイの周辺に形成されたＣＭＯＳ（complementary metal-oxide-semiconductor）トランジスタとを同じ基板上に有するデバイスの製造方法において、メモリセルアレイとＣＭＯＳトランジスタに同時にコンタクトを形成する方法が提案されている。
特開２０１１−１８７７９４号公報 特開２００８−７２０５１号公報 特開２００７−２６６１４３号公報
実施形態は、コンタクトホール加工時の下地へのダメージや過剰エッチングを抑制できる半導体装置の製造方法及び半導体装置を提供する。
実施形態によれば、半導体装置の製造方法は、第１領域と、前記第１領域の周辺の第２領域とを有する基板における前記第２領域に、アクティブ領域とゲート電極とを含むトランジスタを形成し、前記第２領域上に、前記トランジスタを覆う第１絶縁層を形成し、前記第１絶縁層を貫通し、前記アクティブ領域および前記ゲート電極に達する複数の第１ホールを形成し、前記第１ホール内に、第１金属材を形成し、前記第１領域上に、絶縁体を介して積層された複数の金属層を形成し、前記複数の金属層は段差を形成して階段状に並んだ複数のテラス部を有し、前記第１絶縁層上および前記複数のテラス部上に、第２絶縁層を形成し、前記第２絶縁層を貫通し、前記第１金属材に達する第２ホールと、前記テラス部に達する複数の第３ホールと、を同時に形成し、前記第２ホール内および前記第３ホール内に、第２金属材を形成する。
実施形態の半導体装置の平面レイアウトを示す模式図。 実施形態の半導体装置のメモリセルアレイの模式斜視図。 実施形態の半導体装置のメモリセルアレイの模式断面図。 実施形態の半導体装置のテラス領域および周辺領域の模式断面図。 実施形態の半導体装置の一部分の模式拡大断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、実施形態の半導体装置の平面レイアウトを示す模式図である。
１つのチップまたは基板は、メモリ領域ＭＡと、テラス領域（または階段領域）ＴＡと、周辺領域ＰＡとを有する。
メモリ領域ＭＡにメモリセルアレイ１が設けられている。テラス領域ＴＡに階段部２が設けられている。周辺領域ＰＡには、メモリセルアレイ１を制御する回路が設けられている。さらに回路の外側には、チップをダイシングカットする際にチップを保護するエッジシール部９７、７７が設けられている。メモリセルアレイ１、階段部２、回路、およびエッジシール部９７、７７は、同じ基板上に設けられている。
図２は、メモリセルアレイ１の模式斜視図である。
図３は、メモリセルアレイ１の模式断面図である。
図２において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。他の図に示すＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図２のＸ方向、Ｙ方向、およびＺ方向に対応する。
メモリセルアレイ１は、基板１０と、基板１０上に設けられた積層体１００と、複数の柱状部ＣＬと、複数の分離部６０と、積層体１００の上方に設けられた上層配線とを有する。図２には、上層配線として、例えばビット線ＢＬとソース線ＳＬを示す。
複数の柱状部ＣＬは、図１に示すメモリ領域ＭＡに配置されている。柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。
分離部６０は、メモリ領域ＭＡおよびテラス領域ＴＡをＸ方向に延び、積層体１００をＹ方向に複数のブロック（またはフィンガー）１００に分離している。
複数のビット線ＢＬは積層体１００の上方に設けられている。複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
柱状部ＣＬの後述する半導体ボディ２０の上端部は、図２に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
図３に示すように、積層体１００は、基板１０上に積層された複数の金属層７０を有する。複数の金属層７０が、絶縁層（絶縁体）７２を介して、基板１０の主面に対して垂直な方向（Ｚ方向）に積層されている。
金属層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、酸化シリコンを主成分として含むシリコン酸化層である。
基板１０は例えばシリコン基板であり、その基板１０の表面側にはアクティブ領域１０ａが設けられている。アクティブ領域１０ａは、例えばＰ型シリコン領域（Ｐ型ウェル）である。
絶縁層４１がアクティブ領域１０ａの表面に設けられている。最下層の金属層７０が絶縁層４１上に設けられている。絶縁層４２が最上層の金属層７０上に設けられ、その絶縁層４２上に絶縁層４３が設けられている。絶縁層４３は柱状部ＣＬの上端を覆っている。
図５（ａ）は、図３における一部分の拡大断面図である。
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。
半導体ボディ２０は、積層体１００内を積層方向（Ｚ方向）にパイプ状に連続して延びている。メモリ膜３０は、金属層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。
半導体ボディ２０の上端部は、図２に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。図３に示すように、半導体ボディ２０の下端部は、アクティブ領域１０ａに接している。
図５（ａ）に示すように、メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する積層膜である。
トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられている。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と金属層７０との間に設けられている。
半導体ボディ２０、メモリ膜３０、および金属層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、金属層７０が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、金属層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が金属層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、金属層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
図２に示すように、ドレイン側選択トランジスタＳＴＤが積層体１００の上層部に設けられ、ソース側選択トランジスタＳＴＳが積層体１００の下層部に設けられている。
少なくとも最上層の金属層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能することができる。少なくとも最下層の金属層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能することができる。
複数のメモリセルＭＣがドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
次に、分離部６０について説明する。
図２および図３に示すように、分離部６０は、配線部ＬＩと絶縁膜６３を有する。なお、図２では絶縁膜６３の図示を省略している。
配線部ＬＩは、Ｘ方向およびＺ方向に広がる例えば金属を含む膜である。その配線部ＬＩの側面に絶縁膜６３が設けられている。図３に示すように、絶縁膜６３は、積層体１００と配線部ＬＩとの間に設けられている。
アクティブ領域１０ａの表面には複数の半導体領域８１が形成されている。配線部ＬＩの下端部は半導体領域８１に接している。複数の配線部ＬＩに対応して複数の半導体領域８１が設けられている。半導体領域８１は、例えばＮ型の半導体領域である。配線部ＬＩの上端は、図２に示すコンタクトＣｓを介してソース線ＳＬに接続されている。
最下層の金属層７０に与える電位制御により、半導体領域８１と半導体ボディ２０の下端部との間におけるアクティブ領域１０ａの表面にチャネル（反転層）を誘起し、半導体領域８１と半導体ボディ２０の下端部との間に電流を流すことができる。最下層の金属層７０はアクティブ領域１０ａの表面にチャネルを誘起するためのコントロールゲートとして機能し、絶縁層４１はゲート絶縁膜として機能する。読み出し動作時、配線部ＬＩから、半導体領域８１およびチャネルを介して半導体ボディ２０に電子が供給される。
次に、テラス領域ＴＡについて説明する。
図４は、基板１０におけるテラス領域ＴＡおよび周辺領域ＰＡの模式断面図である。
積層体１００は、前述したメモリ領域ＭＡからテラス領域ＴＡまで延びている。テラス領域ＴＡにおいて、積層体１００の一部は階段状に加工され、複数の金属層７０はＸ方向に沿って段差を形成して階段状に並んだ複数のテラス部７０ａをもつ。複数の絶縁層７２も階段状に加工され、複数の絶縁層７２はＸ方向に沿って段差を形成して階段状に並んだ複数のテラス部７２ａをもつ。
金属層７０のテラス部７０ａおよび絶縁層７２のテラス部７２ａを、まとめてテラス部Ｔと表す。１つのテラス部Ｔは、１つのテラス部７０ａと、その上に積層された１つのテラス部７２ａを有する。
複数のテラス部Ｔによって階段部２が形成されている。それぞれのテラス部Ｔの上には、他のレイヤーの金属層７０が重なっていない。
絶縁層４５が階段部２の上に設けられている。絶縁層４５は、複数のテラス部Ｔの間の段差を埋めている。
テラス部Ｔの上方にコンタクト９１が設けられている。１つのテラス部Ｔに少なくとも１つのコンタクト９１が配置されている。複数のテラス部Ｔに対応して、複数のコンタクト９１が階段部２上に設けられている。
コンタクト９１は、略円柱状の金属材であり、例えばタングステンまたはモリブデンを主成分として含む。
コンタクト９１は、絶縁層４５内を積層体１００の積層方向に延び、金属層７０のテラス部７０ａに接している。コンタクト９１は、図示しない上層配線と接続されている。その上層配線は、後述する回路３と電気的に接続されている。コンタクト９１およびテラス部７０ａを通じて、メモリセルアレイ１の金属層（コントロールゲート）７０の電位が制御される。
次に、周辺領域ＰＡについて説明する。
アクティブ領域１０ａは周辺領域ＰＡにも形成されている。周辺領域ＰＡのアクティブ領域１０ａと、テラス領域ＴＡおよびメモリ領域ＭＡのアクティブ領域１０ａは、素子分離部４９によって分離されている。素子分離部４９は、例えば、トレンチ内に絶縁膜が埋め込まれたＳＴＩ（shallow trench isolation）構造を有する。
トランジスタＴｒを含む回路３が周辺領域ＰＡに設けられている。図４には、１つのトランジスタＴｒしか図示しないが、回路３は複数のトランジスタＴｒを有する。複数のトランジスタＴｒどうしは、素子分離部４９によって分離されている。回路３は、例えばＣＭＯＳ回路を含む。
トランジスタＴｒは、ソース領域またはドレイン領域となる半導体領域（アクティブ領域）８２と、ゲート絶縁膜４８と、ゲート電極８５とを有する。半導体領域８２は、アクティブ領域１０ａの表面に形成されている。アクティブ領域１０ａにおける、半導体領域８２の間の領域（チャネル領域）上に、ゲート絶縁膜４８を介してゲート電極８５が設けられている。
周辺領域ＰＡの基板１０上には、トランジスタＴｒを覆うように、絶縁層４７が設けられている。その絶縁層４７上には、絶縁層４５が設けられている。絶縁層４５は、周辺領域ＰＡの絶縁層４７上、およびテラス領域ＴＡにおける階段部２上に設けられている。また、絶縁層４５は、周辺領域ＰＡとテラス領域ＴＡ（積層体１００）との間の基板１０の上にも設けられている。
複数のコンタクト７５、７６が絶縁層４７内に設けられている。コンタクト７５、７６は、金属を含み、例えばタングステンを主成分に含む。
コンタクト７５は、絶縁層４７内を積層方向（Ｚ方向）に延び、トランジスタＴｒの半導体領域８２に接続している。コンタクト７５の底面（下端面）は、半導体領域８２の表面よりも深い位置にある。
コンタクト７６は、絶縁層４７内を積層方向（Ｚ方向）に延び、トランジスタＴｒのゲート電極８５に接続している。
コンタクト７５の上方の絶縁層４５内にコンタクト９５が設けられ、コンタクト７６の上方の絶縁層４５内にコンタクト９６が設けられている。コンタクト９５、９６は、金属を含み、例えばタングステンを主成分に含む。
コンタクト９５は、絶縁層４５内を積層方向（Ｚ方向）に延び、コンタクト７５に接続している。コンタクト９６は、絶縁層４５内を積層方向（Ｚ方向）に延び、コンタクト７６に接続している。
コンタクト７５の積層方向（Ｚ方向）の長さは、コンタクト９５の積層方向（Ｚ方向）の長さよりも短い。コンタクト７６の積層方向（Ｚ方向）の長さは、コンタクト９６の積層方向（Ｚ方向）の長さよりも短い。
コンタクト７５の積層方向（Ｚ方向）の長さは、金属層７０の１層の厚さよりも大きい。コンタクト７６の積層方向（Ｚ方向）の長さは、金属層７０の１層の厚さよりも大きい。
トランジスタＴｒは、コンタクト７５、７６、９５、９６を通じて、絶縁層４５上に設けられた図示しない上層配線と接続されている。
周辺領域ＰＡにおいてトランジスタＴｒが形成された領域よりもさらに外側の領域に、エッジシール部７７、９７が設けられている。エッジシール部７７、９７は、金属を含み、例えばタングステンを主成分に含む。
エッジシール部７７は、絶縁層４７内を積層方向（Ｚ方向）に延び、基板１０に達している。エッジシール部９７は、エッジシール部７７上で積層方向（Ｚ方向）に延び、エッジシール部７７に接続している。
エッジシール部７７の積層方向（Ｚ方向）の長さは、エッジシール部９７の積層方向（Ｚ方向）の長さよりも短い。エッジシール部７７の積層方向（Ｚ方向）の長さは、金属層７０の１層の厚さよりも大きい。
図１に示すように、エッジシール部９７、７７は、メモリ領域ＭＡ、テラス領域ＴＡ、およびトランジスタＴｒが形成された領域を連続して囲んでいる。
図５（ｂ）は、コンタクト９５とコンタクト７５との接続部、コンタクト９６とコンタクト７６との接続部、およびエッジシール部９７とエッジシール部７７との接続部の模式拡大断面図である。
コンタクト７５の上端の直径はコンタクト９５の下端の直径よりも大きく、コンタクト７５とコンタクト９５との接続部において、コンタクト７５の側面とコンタクト９５の側面との間に段差が形成されている。
同様に、コンタクト７６の上端の直径はコンタクト９６の下端の直径よりも大きく、コンタクト７６とコンタクト９６との接続部において、コンタクト７６の側面とコンタクト９６の側面との間に段差が形成されている。
エッジシール部７７の上端の幅はエッジシール部９７の下端の幅よりも大きく、エッジシール部７７とエッジシール部９７との接続部において、エッジシール部７７の側面とエッジシール部９７の側面との間に段差が形成されている。
次に、実施形態の半導体装置の製造方法について説明する。
まず、図６〜図１６を参照して、メモリ領域ＭＡに対するプロセスについて説明する。図６〜図１６は、図３に対応する断面図である。
図６に示すように、基板１０のアクティブ領域１０ａ上に、複数の第１層７１と複数の第２層７２を含む積層体１００が形成される。絶縁層４１がアクティブ領域１０ａ上に形成され、第１層（犠牲層）７１と第２層（絶縁層）７２が絶縁層４１上に交互に積層される。第１層７１と第２層７２を交互に積層する工程が複数回繰り返される。最上層の第１層７１上に絶縁層４２が形成される。第１層７１はシリコン窒化層であり、第２層７２はシリコン酸化層である。
図７に示すように、複数のメモリホールＭＨが積層体１００に形成される。メモリホールＭＨは、図示しないマスク層を用いたＲＩＥ（reactive ion etching）で形成される。メモリホールＭＨは、積層体１００を貫通し、アクティブ領域１０ａに達する。
図８に示すように、メモリ膜３０がメモリホールＭＨに形成される。メモリ膜３０は、メモリホールＭＨの側面および底面に沿ってコンフォーマルに形成される。
図９に示すように、カバー膜２０ａがメモリ膜３０の内側にコンフォーマルに形成される。
そして、図１０に示すように、絶縁層４２上にマスク層５５が形成され、ＲＩＥによって、メモリホールＭＨの底面に堆積したカバー膜２０ａおよびメモリ膜３０が除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成されたメモリ膜３０は、カバー膜２０ａで覆われて保護され、ＲＩＥのダメージを受けない。
マスク層５５を除去した後、図１１に示すように、半導体ボディ２０ｂがメモリホールＭＨ内に形成される。半導体ボディ２０ｂは、カバー膜２０ａの側面、およびメモリホールＭＨの底面のアクティブ領域１０ａ上に形成される。半導体ボディ２０ｂの下端部は、アクティブ領域１０ａに接する。
カバー膜２０ａおよび半導体ボディ２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化される。
図１２に示すように、コア膜５０が半導体ボディ２０ｂの内側に形成される。メモリ膜３０、半導体ボディ２０、およびコア膜５０を含む複数の柱状部ＣＬが、メモリ領域ＭＡの積層体１００内に形成される。
図１２に示す絶縁層４２上に堆積した膜は、ＣＭＰ（chemical mechanical polishing）またはエッチバックにより除去される。
その後、図１３に示すように、絶縁層４３が絶縁層４２上に形成される。絶縁層４３は柱状部ＣＬの上端を覆う。
そして、図示しないマスク層を用いたＲＩＥ法により、複数のスリットＳＴが積層体１００に形成される。スリットＳＴは、積層体１００を貫通し、アクティブ領域１０ａに達する。
スリットＳＴの底面に露出するアクティブ領域１０ａには、イオン注入法により不純物が打ち込まれ、スリットＳＴの底面のアクティブ領域１０ａの表面に半導体領域８１が形成される。
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、第１層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である第１層７１を除去する。
第１層７１が除去され、図１４に示すように、上下で隣接する第２層７２の間に空隙４４が形成される。空隙４４は、絶縁層４１と最下層の第２層７２との間、および最上層の第２層７２と絶縁層４２との間にも形成される。
メモリ領域ＭＡの複数の第２層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の第２層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、第２層７２間の空隙４４が保たれる。
空隙４４には、図１５に示す金属層７０が形成される。例えばＣＶＤ法により、金属層７０が形成される。スリットＳＴを通じてソースガスが空隙４４に供給される。スリットＳＴの側面に形成された金属層７０の材料膜は除去される。
その後、スリットＳＴの側面および底面に、図１６に示すように、絶縁膜６３が形成される。スリットＳＴの底面に形成された絶縁膜６３をＲＩＥで除去した後、スリットＳＴ内における絶縁膜６３の内側に、図３に示すように配線部ＬＩが埋め込まれる。配線部ＬＩの下端部は、半導体領域８１を介してアクティブ領域１０ａに接する。
次に、図１７〜図２７を参照して、テラス領域ＴＡおよび周辺領域ＰＡに対するプロセスについて説明する。図１７〜図２７は、図４に対応する断面図である。
周辺領域ＰＡにおける基板１０の表面には、アクティブ領域１０ａを分断する素子分離部４９が形成される。複数の素子分離部４９によって区切られた領域には、半導体領域８２、ゲート絶縁膜４８、およびゲート電極８５を有するトランジスタＴｒが形成される。周辺領域ＰＡには、複数のトランジスタＴｒを有する回路３が形成される。その回路３を覆うように、周辺領域ＰＡの基板１０上に絶縁層４７が形成される。
一方、テラス領域ＴＡおよびメモリ領域ＭＡの基板１０上には、積層体１００の一部として、積層部１００ａが形成される。積層部１００ａは、複数の第１層７１および複数の第２層７２を有する。
積層部１００ａを形成した後、その積層部１００ａにおけるテラス領域ＴＡに設けられた一部に階段部が形成される。その階段部は絶縁層４７で覆われる。
図１８に示すように、絶縁層４７に複数のコンタクトホール１０５、１０６が形成される。また、トランジスタＴｒが形成された領域の周辺における絶縁層４７にトレンチ１０７が形成される。
コンタクトホール１０５、１０６、およびトレンチ１０７は、図示しないマスク層を用いたＲＩＥで同時に形成される。
コンタクトホール１０５は、絶縁層４７を貫通して半導体領域８２に達する。コンタクトホール１０５の底面は、半導体領域８２の表面よりも深い位置にある。ただし、コンタクトホール１０５は、半導体領域８２を突き抜けずに、アクティブ領域１０ａには達しない。
コンタクトホール１０６は、絶縁層４７を貫通してゲート電極８５に達する。
トレンチ１０７は、絶縁層４７を貫通して、少なくとも基板１０の表面に達する。トレンチ１０７を基板１０の表面よりも深く形成してもよい。トレンチ１０７は、メモリ領域ＭＡ、テラス領域ＴＡ、およびトランジスタＴｒが形成された領域を連続して囲んでいる。
コンタクトホール１０５、１０６内、およびトレンチ１０７内に、金属材が形成される。これにより、図１９に示すように、絶縁層４７内にコンタクト７５、７６、およびエッジシール部７７が形成される。コンタクト７５、７６、およびエッジシール部７７は、例えばタングステンを主成分に含む。
コンタクト７５はトランジスタＴｒの半導体領域８２に接続し、コンタクト７６はトランジスタＴｒのゲート電極８５に接続する。エッジシール部７７は、メモリ領域ＭＡ、テラス領域ＴＡ、およびトランジスタＴｒが形成された領域を囲むように絶縁層４７を貫通して、基板１０に達する。
その後、絶縁層４７の上面、コンタクト７５、７６の上端、およびエッジシール部７７の上端を、例えばＣＭＰで後退させ、且つ平坦化する。
図２０に示すように、絶縁層４７の上面、コンタクト７５、７６の上端、およびエッジシール部７７の上端の高さは、積層部１００ａの上面の高さと揃えられる。ここでの、高さは、基板１０の表面を基準にした高さを表す。
そして、複数の第１層７１および複数の第２層７２を含む積層体１００が、メモリ領域ＭＡ、テラス領域ＴＡ、および周辺領域ＰＡに連続して形成される。積層体１００は、積層部１００ａ上、および絶縁層４７上に形成される。
周辺領域ＰＡ上の積層体１００は、例えば、図２２に示すマスク層５６を用いたＲＩＥにより、除去される。積層体１００が除去された部分には、図２３に示すように、絶縁層４５が埋め込まれる。
その後、図２４に示すように、積層体１００の一部に階段部２が形成される。例えば、積層体１００の上に図示しないレジスト膜が形成され、そのレジスト膜から露出している領域の第２層７２および第１層７１を上から１層ずつエッチングして除去する。レジスト膜の端をＸ方向に後退させる工程（スリミング工程）と、レジスト膜から露出している領域の第２層７２および第１層７１を上から１層ずつエッチングする工程と、を複数回繰り返すことで、積層体１００の一部を階段状に加工していく。
階段部２を形成するとき、絶縁層４５の一部もエッチングされ得る。その絶縁層４５が除去された部分、および階段部２の上には、絶縁層４５が形成される。
絶縁層４５を形成した後、メモリ領域ＭＡの積層体１００に柱状部ＣＬが形成され、さらにその後、積層体１００、および階段部２の上の絶縁層４５に、スリットＳＴが形成される。
スリットＳＴを形成した後、前述したように、そのスリットＳＴを通じて供給される例えば燐酸を含むエッチング液を用いて、積層体１００の第１層７１を除去する。第１層７１が除去され、図２５に示すように、積層体１００に空隙４４が形成される。
空隙４４には、図２６に示すように金属層７０が形成される。その後、スリットＳＴ内に絶縁膜６３を介して配線部ＬＩが形成される。
図２７に示すように、テラス領域ＴＡおよび周辺領域ＰＡの絶縁層４５に複数のコンタクトホール９０、９２、９３、およびトレンチ９４が形成される。コンタクトホール９０、９２、９３、およびトレンチ９４は、図示しないマスク層を用いたＲＩＥで同時に形成される。
コンタクトホール９０は、絶縁層４５を貫通して、金属層７０のテラス部７０ａに接続する。コンタクトホール９２は、絶縁層４５を貫通して、コンタクト７５に接続する。コンタクトホール９３は、絶縁層４５を貫通して、コンタクト７６に接続する。
トレンチ９４は、絶縁層４５を貫通して、エッジシール部７７に接続する。トレンチ９４は、メモリ領域ＭＡ、テラス領域ＴＡ、およびトランジスタＴｒが形成された領域を連続して囲む。
トレンチ９４の深さ方向サイズは、エッジシール部７７が埋め込まれたトレンチの深さ方向サイズよりも大きい。エッジシール部７７が埋め込まれたトレンチの幅は、コンタクト７５が埋め込まれたコンタクトホールの直径、およびコンタクト７６が埋め込まれたコンタクトホールの直径よりも大きい。トレンチ９４の幅は、コンタクトホール９２の直径、およびコンタクトホール９３の直径よりも大きい。
コンタクトホール９０、９２、９３、およびトレンチ９４内に、金属材が形成される。これにより、図４に示すように、絶縁層４５内にコンタクト９１、９５、９６、およびエッジシール部９７が形成される。コンタクト９１、９５、９６、およびエッジシール部９７は、例えばタングステンを主成分に含む。
実施形態によれば、コンタクトホール９０、９２、９３、およびトレンチ９４を一括で形成するとき、いずれも金属である金属層７０、コンタクト７５、７６、およびエッジシール部７７がエッチングストッパーとなる。金属層７０、コンタクト７５、７６、およびエッジシール部７７は、同種金属であり、例えばタングステンを主成分に含む金属である。このような金属層７０、コンタクト７５、７６、およびエッジシール部７７は、例えば酸化シリコン層である絶縁層４５をフッ素系ガスを用いてＲＩＥするときにストッパーとなる。
したがって、トランジスタＴｒが形成された領域の基板１０やトランジスタＴｒの要素にダメージを与えることなく、且つコンタクトホール９０が金属層７０を突き抜けることなく、トランジスタＴｒ用のコンタクトホール９２、９３を、金属層７０用のコンタクトホール９０と同時に高パワーＲＩＥで加工できる。これは、トランジスタＴｒ用のコンタクトホールと、金属層７０用のコンタクトホールとを別工程で形成する場合に比べて、加工コストを低減する。
なお、金属層７０、コンタクト７５、７６、およびエッジシール部７７は、同種金属でなくてもよく、絶縁層４５をエッチングするときに選択比をとれる金属であればよい。
比較例として、絶縁層４５および絶縁層４７を貫通してトランジスタＴｒの半導体領域８２に達するコンタクトホールを１回のＲＩＥで形成すると、非常にアスペクト比の高いコンタクトホールを形成することになる。
高アスペクト比のコンタクトホールのＲＩＥにおいて、そのコンタクトホールの底には主にイオンが到達し、コンタクトホールの底に露出する半導体領域８２やゲート電極８５が正に帯電しやすい。これは、帯電部の間の電位差を生じさせ、いわゆるシェーディング効果によってトランジスタＴｒの絶縁破壊を引き起こし得る。
実施形態によれば、まだ厚い絶縁層４５が形成される前の状態で、図１８に示すように絶縁層４７にコンタクトホール１０５、１０６を形成する。浅いコンタクトホール１０５、１０６の底にはイオンだけでなく電子も到達し、ホール底の電荷極性が中和される。したがって、シェーディング効果によるトランジスタＴｒの絶縁破壊を防ぐことができる。
エッジシール部７７、９７は、ダイシング時にエッジシール部７７、９７よりも内側の領域へのイオン侵入を防いでチップを保護する。エッジシール部は、コンタクトホールの直径よりも大きな幅をもつトレンチ内に金属材を埋め込んで得られる。
アスペクト比の高いトレンチをコンタクトホールと同時にＲＩＥで形成するとき、エッチング対象物とは異なる材料の膜がトレンチの底に堆積し、コンタクトホールに比べてトレンチのエッチングが進行しにくくなる場合がある。
エッジシール部が基板に達していないと、ダイシング時に、エッジシール部の下端と基板との間からチップ領域へのイオン等の侵入を許容してしまう。また、エッジシール部用のトレンチが基板に達するようにエッチング条件を設定すると、コンタクトホールのエッチングが過剰に進むおそれがある。
実施形態によれば、まだ厚い絶縁層４５が形成される前の状態で、図１８に示すように、浅いトレンチ１０７を形成する。そのため、トレンチ１０７の底への堆積物を抑制し、確実に基板１０に達したエッジシール部を形成することができる。
前述した実施形態では、犠牲層７１を金属層７０に置換したが、犠牲層７１を形成せずに、金属層７０と絶縁層７２とを交互に積層して積層体１００を形成してもよい。
また、絶縁層７２をスリットＳＴを通じたエッチングにより除去して、上下で隣接する金属層７０の間を空隙にしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、２…階段部、３…回路、１０…基板、２０…半導体ボディ、７０…金属層、７０ａ…テラス部、７２…絶縁層、７５，７６，９１，９５，９６…コンタクト、７７，９７…エッジシール部、８２…半導体領域、８５…ゲート電極、１００…積層体、Ｔｒ…トランジスタ

Claims (7)

  1. 第１領域と、前記第１領域の周辺の第２領域とを有する基板における前記第２領域に、アクティブ領域とゲート電極とを含むトランジスタを形成し、
    前記第２領域上に、前記トランジスタを覆う第１絶縁層を形成し、
    前記第１絶縁層を貫通し、前記アクティブ領域および前記ゲート電極に達する複数の第１ホールを形成し、
    前記第１ホール内に、第１金属材を形成し、
    前記第１領域上に、絶縁体を介して積層された複数の金属層を形成し、前記複数の金属層は段差を形成して階段状に並んだ複数のテラス部を有し、
    前記第１絶縁層上および前記複数のテラス部上に、第２絶縁層を形成し、
    前記第２絶縁層を貫通し、前記第１金属材に達する第２ホールと、前記テラス部に達する複数の第３ホールと、を同時に形成し、
    前記第２ホール内および前記第３ホール内に、第２金属材を形成する半導体装置の製造方法。
  2. 前記第１領域上に、交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体が形成され、
    前記積層体の一部に、前記複数の第１層が段差を形成して階段状に並んだ複数のテラス部を形成し、
    前記第１層のテラス部上に前記第２絶縁層を形成した後、前記第１層を前記金属層に置換する請求項１記載の半導体装置の製造方法。
  3. 第１領域と、前記第１領域の周辺の第２領域と、前記第２領域の周辺の第３領域とを有する基板における前記第２領域に、アクティブ領域とゲート電極とを含むトランジスタを形成し、
    前記第２領域上および前記第３領域上に、前記トランジスタを覆う第１絶縁層を形成し、
    前記第１絶縁層を貫通し、前記アクティブ領域および前記ゲート電極に達する複数の第１ホール、および前記第３領域における前記基板の少なくとも表面に達する第１トレンチを形成し、
    前記第１ホール内に、第１金属材を形成し、
    前記第１トレンチ内に、第２金属材を形成し、
    前記第１領域上に、絶縁体を介して積層された複数の金属層を形成し、前記複数の金属層は段差を形成して階段状に並んだ複数のテラス部を有し、
    前記第１絶縁層上および前記複数のテラス部上に、第２絶縁層を形成し、
    前記第２絶縁層を貫通し、前記第１金属材に達する第２ホールと、前記第２金属材に達する第２トレンチと、前記テラス部に達する第３ホールと、を同時に形成し、
    前記第２ホール内、前記第２トレンチ内、および前記第３ホール内に、第３金属材を形成する半導体装置の製造方法。
  4. 前記第１領域上に、交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体が形成され、
    前記積層体の一部に、前記複数の第１層が段差を形成して階段状に並んだ複数のテラス部を形成し、
    前記第１層のテラス部上に前記第２絶縁層を形成した後、前記第１層を前記金属層に置換する請求項３記載の半導体装置の製造方法。
  5. 基板と、
    前記基板上に設けられ、絶縁体を介して積層された複数の金属層を有し、前記複数の金属層は段差を形成して階段状に並んだ複数のテラス部をもつ、積層体と、
    前記積層体内を前記積層体の積層方向に延びる半導体ボディと、
    前記半導体ボディと前記金属層との間に設けられた電荷蓄積部と、
    前記基板における前記積層体から離間した領域に設けられ、アクティブ領域とゲート電極とを含むトランジスタと、
    前記トランジスタを覆う第１絶縁層と、
    前記第１絶縁層上および前記複数のテラス部上に設けられた第２絶縁層と、
    前記第１絶縁層内を前記積層方向に延び、前記アクティブ領域および前記ゲート電極に接続し、金属を含む複数の第１コンタクトと、
    前記第２絶縁層内を前記積層方向に延び、前記複数の第１コンタクトに接続し、金属を含む複数の第２コンタクトと、
    前記第２絶縁層内を前記積層方向に延び、前記複数のテラス部に接続し、金属を含む複数の第３コンタクトと、
    を備え、
    前記第１コンタクトの上端の直径は、前記第２コンタクトの下端の直径よりも大きく、
    前記第１コンタクトと前記第２コンタクトとの接続部において、前記第１コンタクトの側面と前記第２コンタクトの側面との間に段差が形成されている半導体装置。
  6. 前記基板における前記トランジスタが形成された領域よりも外側の領域に設けられ、前記積層方向に延び前記基板に達し、金属を含む第１エッジシール部と、
    前記第１エッジシール部上で前記積層方向に延び前記第１エッジシール部に達し、金属を含む第２エッジシール部と、
    をさらに備え、
    前記第１エッジシール部の前記積層方向の長さは、前記第２エッジシール部の前記積層方向の長さよりも短く、
    前記第１エッジシール部の上端の幅は、前記第２エッジシール部の下端の幅よりも大きく、
    前記第１エッジシール部と前記第２エッジシール部との接続部において、前記第１エッジシール部の側面と前記第２エッジシール部の側面との間に段差が形成されている請求項５記載の半導体装置。
  7. 前記第１エッジシール部および前記第２エッジシール部は、前記トランジスタおよび前記積層体が形成された領域を連続して囲んでいる請求項６記載の半導体装置。
JP2017163695A 2017-08-28 2017-08-28 半導体装置の製造方法及び半導体装置 Pending JP2019041061A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017163695A JP2019041061A (ja) 2017-08-28 2017-08-28 半導体装置の製造方法及び半導体装置
US15/908,006 US10546867B2 (en) 2017-08-28 2018-02-28 Method for manufacturing semiconductor device and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017163695A JP2019041061A (ja) 2017-08-28 2017-08-28 半導体装置の製造方法及び半導体装置

Publications (1)

Publication Number Publication Date
JP2019041061A true JP2019041061A (ja) 2019-03-14

Family

ID=65437816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017163695A Pending JP2019041061A (ja) 2017-08-28 2017-08-28 半導体装置の製造方法及び半導体装置

Country Status (2)

Country Link
US (1) US10546867B2 (ja)
JP (1) JP2019041061A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681553B (zh) * 2019-03-21 2020-01-01 華邦電子股份有限公司 積體電路及其製造方法
US10971508B2 (en) 2019-04-23 2021-04-06 Winbond Electronics Corp. Integrated circuit and method of manufacturing the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289429B2 (en) 2019-10-07 2022-03-29 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
WO2021071545A1 (en) * 2019-10-07 2021-04-15 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures or stress-absorbing seal ring structures and methods for making the same
US11069631B2 (en) 2019-10-07 2021-07-20 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
CN112768462B (zh) * 2021-01-29 2022-12-20 长江存储科技有限责任公司 三维存储器及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2011187794A (ja) 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9142454B1 (en) * 2014-03-17 2015-09-22 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US9601502B2 (en) * 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
KR102298775B1 (ko) * 2015-01-21 2021-09-07 에스케이하이닉스 주식회사 싱글 폴리 비휘발성 메모리 소자 및 그 제조방법
US9984963B2 (en) * 2015-02-04 2018-05-29 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
KR102565716B1 (ko) * 2015-12-24 2023-08-11 삼성전자주식회사 메모리 장치
US10115735B2 (en) * 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof
JP2019009385A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681553B (zh) * 2019-03-21 2020-01-01 華邦電子股份有限公司 積體電路及其製造方法
US10971508B2 (en) 2019-04-23 2021-04-06 Winbond Electronics Corp. Integrated circuit and method of manufacturing the same

Also Published As

Publication number Publication date
US10546867B2 (en) 2020-01-28
US20190067310A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
US10978464B2 (en) Vertical non-volatile memory device with high aspect ratio
TWI635598B (zh) 半導體裝置及其製造方法
CN108630699B (zh) 半导体装置及其制造方法
US10741571B2 (en) Vertical memory devices and methods of manufacturing the same
US8378409B2 (en) Non-volatile memory device and method for fabricating the same
JP5121792B2 (ja) 半導体装置の製造方法
JP2019041061A (ja) 半導体装置の製造方法及び半導体装置
CN110277401B (zh) 半导体装置
US10804194B2 (en) Semiconductor device and method of manufacturing the same
US20170047341A1 (en) Semiconductor device and method for manufacturing same
TWI618124B (zh) 具有整合式高ｋ金屬閘之非揮發性分離閘記憶體單元，及其製作方法
TWI663716B (zh) 半導體裝置及其製造方法
JP2010192646A (ja) 半導体装置及びその製造方法
US20210375886A1 (en) Method of manufacturing a three-dimensional non-volatile memory device
JP2011100921A (ja) 半導体装置及びその製造方法
US20180277564A1 (en) Semiconductor memory device and method for manufacturing the same
JP2018142654A (ja) 半導体装置及びその製造方法
JP2017107938A (ja) 半導体装置およびその製造方法
JP2019009382A (ja) 半導体装置
US9853052B1 (en) Semiconductor device and method for manufacturing same
KR102476354B1 (ko) 반도체 소자의 제조 방법
TW201826506A (zh) 半導體記憶裝置
JP5268979B2 (ja) 半導体装置および半導体装置の製造方法。
US20160247816A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP2021136346A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905